CN103946963A - 在用于cmos器件的含锗沟道上对氧化硅和高k栅极电介质的无氧化锗的原子层沉积 - Google Patents

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Abstract

包括含锗衬底的一种半导体器件，其中该半导体器件包括在半导体衬底的沟道区域上的栅极结构。该栅极结构可以包括与含锗衬底的上表面直接接触的氧化硅层、与氧化硅层直接接触的至少一个高-k栅极电介质层、以及与高-k栅极电介质层直接接触的至少一个栅极导体。氧化硅层和含锗衬底的上表面之间的界面基本上不含氧化锗。源极区域和漏极区域可以存在于沟道区域的相对侧上。

Description

在用于CMOS器件的含锗沟道上对氧化硅和高K栅极电介质的无氧化锗的原子层沉积
技术领域
本公开内容涉及半导体器件。更具体地，本公开内容涉及含锗衬底上的半导体器件。
背景技术
通过减少半导体器件的尺寸可以实现多方面的益处。其中一个益处是在不增加半导体衬底相对尺寸的情况下，能够增加放置到半导体衬底上的个别器件的数量。而且，增加个别器件的数量导致功能性的增强。还有另一个益处是提高了个别器件的速度以及它们的集体布置。半导体工业已经认识到这些利用硅衬底缩小尺寸所带来的益处。但是，除了尺寸缩放即缩小尺寸外，还在研究其它材料以提高半导体器件的性能。一种有前途的用于在各种半导体和光电器件中使用的材料是锗(Ge)。锗相对于其它材料具有非常高的载流子迁移率和总体上优越的传输特性。例如，相对于硅(Si)，锗的电子迁移率是硅的2倍大，并且其空穴迁移率是硅的4倍大。
发明内容
本公开内容提供了在含锗的半导体衬底上形成半导体器件的栅极结构的方法。在一个实施例中，该方法包括在375℃到450℃范围的沉积温度下用原子层沉积(ALD)在含锗衬底上沉积氧化硅层，其中沉积温度使氧化锗从含锗衬底的表面挥发。然后，可以在氧化硅层的顶上形成高-k栅极电介质层。然后，在含锗衬底的沟道部分上形成栅极结构，其中栅极结构包括在电介质叠层的上表面上的至少一个栅极导体，该电介质叠层由高-k栅极电介质层和氧化硅层组成。然后，在含锗衬底的沟道部分的相对侧上形成源极区域和漏极区域。
在另一个实施例中，提供了形成包括高-k栅极电介质层的半导体器件的栅极结构的方法，该方法包括用含氨烘培钝化含锗衬底的沉积表面。该含氨烘培在含锗衬底的沉积表面上形成氮化硅电介质。在沉积表面的钝化之后，通过原子层沉积在该沉积表面的氮化硅层上沉积氧化硅层。然后，可以在氧化硅层的顶上形成高-k栅极电介质层。然后，在含锗衬底的沟道部分上形成栅极结构，其中栅极结构包括在电介质叠层的上表面上的至少一个栅极导体，该电介质叠层由高-k栅极电介质层和氧化硅层组成。然后，在含锗衬底的沟道部分的相对侧上形成源极区域和漏极区域。
在还有一个实施例中，本公开内容提供了形成用于包括高-k栅极电介质层的半导体器件的栅极结构的方法，其中该方法包括用含氮退火来钝化含锗衬底的沉积表面。该氮退火在含锗衬底的沉积表面上形成氮氧化硅电介质。在沉积表面的钝化之后，通过原子层沉积在沉积表面的氮氧化硅层上沉积氧化硅层。然后，可以在氧化硅层的顶上形成高-k栅极电介质层。然后，在含锗衬底的沟道部分上形成栅极结构，其中栅极结构包括在电介质叠层的上表面上的至少一个栅极导体，该电介质叠层由高-k栅极电介质层和氧化硅层组成。然后，在含锗衬底的沟道部分的相对侧上形成源极区域和漏极区域。
在另一个实施例中，提供了在半导体衬底上形成栅极结构的方法，其中半导体衬底包括硅区域和含锗区域。在一个实施例中，该方法包括提供包括硅区域和含锗区域的衬底。通过在衬底的硅区域和含锗区域的上表面上的化学气相沉积来沉积第一氧化硅层。通过原子层沉积在第一氧化硅层上沉积第二氧化硅层。然后，在第二氧化硅层的顶上形成高-k栅极电介质层。然后，在衬底的含硅区域的第一沟道部分上形成第一栅极结构并且在含锗区域的第二沟道部分上形成第二栅极结构，其中第一栅极结构和第二栅极结构中的每一个都包括在电介质叠层的上表面上的至少一个栅极导体，该电介质叠层由高-k栅极电介质层的一部分、第一氧化硅层的一部分和第二氧化硅层的一部分组成。然后，在第一沟道部分和第二沟道部分的相对侧上形成源极区域和漏极区域。
在本公开内容的另一方面中，提供了包括含锗衬底以及该半导体衬底的沟道区域上的栅极结构的半导体器件。该栅极结构包括与包括沟道区域的含锗衬底的上表面直接接触的氧化硅层、与氧化硅层直接接触的至少一个高-k栅极电介质层、和与该至少一个高-k栅极电介质层直接接触的至少一个栅极导体。氧化硅层和含锗衬底的上表面之间的界面基本上不含氧化锗。源极区域和漏极区域存在于该沟道区域的相对侧上。
附图说明
作为示例给出但不是要将本公开内容仅仅限于其的以下具体描述将结合附图得到更好的理解，其中相同的参考标号表示相同的元件和部分，其中:
图1是根据本公开内容的描绘形成半导体器件的方法的一个实施例的流程图，其中该方法包括用高温原子层沉积(ALD)方法在含锗衬底上形成氧化硅层。
图2是根据本公开内容的一个实施例的描绘钝化含锗衬底上表面的侧剖视图。
图3是根据本公开内容的一个实施例的描绘在含锗衬底的钝化表面上形成氧化硅层的侧剖视图。
图4是根据本公开内容的一个实施例的描绘在氧化硅层上方形成高-k栅极电介质层的侧剖视图。
图5是根据本公开内容的一个实施例的描绘形成包括高-k栅极电介质和氧化硅层一部分的栅极结构以及在含锗衬底中在该栅极结构相对侧上形成源极区域和漏极区域的侧剖视图。
图6是根据本公开内容的一个实施例的描绘形成半导体器件的方法的一个实施例的流程图，其中该方法包括在含氨预烘培之后在含锗衬底上形成氧化硅层。
图7是根据本公开内容的一个实施例的描绘形成半导体器件的方法的一个实施例的流程图，其中该方法包括伴在含氮退火之后在含锗衬底上形成氧化硅栅极电介质层。
图8是根据本公开内容的一个实施例的描绘形成带有栅极结构的半导体器件的方法的流程图，其中栅极结构包括具有硅区域和含锗区域的衬底上的高-k栅极电介质层。
图9是根据本公开内容的一个实施例的描绘提供包括硅区域和含锗区域的衬底的侧剖视图。
图10是根据本公开内容的一个实施例的描绘通过化学气相沉积在图9所绘衬底的硅区域和含锗区域的上表面上沉积第一氧化硅层的侧剖视图。
图11是根据本公开内容的一个实施例的描绘通过原子层沉积在第一氧化硅层上来沉积第二氧化硅层的侧剖视图。
图12是根据本公开内容的一个实施例的描绘在第二氧化硅层的顶上形成高-k栅极电介质层的侧剖视图。
图13是根据本公开内容的一个实施例的侧剖视图，其描绘了在衬底的含硅区域的第一沟道部分上形成第一栅极结构和在含锗区域的第二沟道部分上形成第二栅极结构，以及在该第一沟道区域和第二沟道区域的相对侧上形成源极区域和漏极区域。
具体实施例
本文公开了要求保护的结构与方法的具体实施例。但是，应当理解，所公开的实施例仅仅是说明可以体现为各种形式的要求保护的结构与方法。此外，与各种实施例相关联给出的示例中的每一个都是说明性的，而不是限制性的。另外，附图不一定是按比例的，为了示出特定组件的细节，有些特征可能夸大了。因此，这里所公开的具体结构与功能性细节不应当解释为限制，而仅仅是用于向本领域技术人员讲述以各种方式采用本公开内容的方法与结构的代表性基础。
应当理解，当作为层、区域或衬底的元件被称为是“在另一个元件上”或“在另一个元件上方”时，它可以直接在其它元件上或者也可以存在中间元件。相比之下，当元件被称为“直接在另一个元件上”或“直接在另一个元件上方”时，其中不存在中间元件。也应当理解，当元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦合”到另一个元件时，其中不存在中间元件。
在说明书中引用“一个实施例”、“实施例”、“示例性实施例”等来指示所描述的实施例可以包括具体特征、结构或特性，但是每个实施例可以不必包括该具体特征、结构或特性。而且，这种语句并不必指代相同的实施例。而且，当结合实施例对具体特征、结构或特性进行描述时，应当认为，结合其它无论是否明确描述的实施例来实现这种特征、结构或特性是在本领域技术人员的知识范围内的。
本公开内容涉及形成半导体器件。如本文所使用的，术语“半导体器件”指已经被掺杂的本征半导体材料，也就是说，已经向其中引入了掺杂剂，从而给其与本征半导体不同的电性质。掺杂涉及把掺杂剂原子添加到本征半导体，这改变了本征半导体在热平衡时的电子和空穴载流子浓度。非本征半导体中主导载流子浓度决定半导体的导电类型。在一个实施例中，半导体器件是场效应晶体管。
如本文所使用的，“场效应晶体管”是其中输出电流，即，源极-漏极电流由施加到栅极结构的电压控制的晶体管。场效应晶体管具有三个端子，即栅极结构、源极区域和漏极区域。如本文所使用的，术语“源极”是半导体器件中掺杂区域，其中多数载流子流入到沟道中。如本文所使用的，术语“沟道”是栅极结构下面并且在半导体器件源极和漏极之间的区域，它在半导体器件被接通时变得导电。如本文所使用的，术语“漏极”意思是半导体器件中位于沟道末端的掺杂区域，其中载流子通过该漏极流出晶体管。“栅极结构”意思是用于通过电场或磁场控制半导体器件的输出电流(即，载流子在沟道中的流动)的结构。虽然本公开内容描述了形成场效应晶体管(FET)的细节，但是本公开内容并不仅仅局限于这种类型的半导体器件，因为其它半导体器件也是预期的并且在本公开内容的范围之内。例如，本文所公开的方法适用于任何包括栅极结构的半导体器件，包括存储器器件和逻辑器件。
硅锗衬底和锗衬底在互补金属氧化物半导体(CMOS)器件的布置中适用于p-型半导体器件。对于半导体器件，氧化硅栅极电介质和氮氧化硅栅极电介质通常用作栅极电介质。由于衬底中的锗，避免了采用例如温度范围从850℃到1300℃的沉积过程的高温沉积过程，因为高温会引起锗扩散，并可能改变硅锗的化学计量。为了避免高温处理，已经采用了低温化学气相沉积，例如采用温度从600℃到800℃范围的沉积过程，来沉积氧化硅。已经确定，用低温化学气相沉积而沉积在含锗衬底上的氧化物层不是很均匀，例如，通过低温化学气相沉积而沉积的氧化硅会具有从0.4到0.5范围变动的1西格玛非均匀度的厚度。这种厚度变化会导致反型层厚度的变化并且会引起漏电变化。
与原子层沉积(ALD)不同的化学气相沉积(CVD)是这样一种沉积过程：在高于室温的温度(25℃到900℃)下由于气态反应物之间的化学反应而形成沉积物种；其中该反应的固态产物沉积在膜、涂层或固态产物要形成的层的表面上。在化学气相沉积中，期望的层由气化金属前体化合物和在沉积室中使用的任意反应气体沉积在衬底上，无需分离反应成分。
在一个实施例中，本公开内容提供了利用原子层沉积(ALD)过程在含锗衬底的顶上形成氧化硅层的方法，该方法避免了含锗衬底的表面上的氧化锗(GeO)的形成。在有些实施例中，通过在不形成或基本消除氧化锗(GeO)的情况下用原子层沉积来沉积氧化硅，本文所公开的方法克服了利用低温化学气相沉积在含锗衬底上所沉积的氧化硅层厚度的变化性。
本文所使用的“原子层沉积”(ALD)这样一种指气相沉积过程：其中在沉积室中进行多个连续的沉积循环。通常，在每一个循环期间金属前体被化学吸附到衬底表面；过多的前体被清除出；引入后续前体和/或反应气体与化学吸附的层进行反应；并且去除多余的反应气体(如果使用了)及副产物。如本文所使用的“化学吸附”以及“化学吸附的”指气化的反应性前体化合物在沉积表面上的化学吸附。由于以与普通化学键强度相当的高吸附能(>30千卡/摩尔)为特征的相对强的结合力，吸附的物质不可逆地结合到沉积表面。化学吸附的物质限于在沉积表面上形成单层。
在原子层沉积中，一个或多个适当的反应性前体化合物被交替地引入(例如，脉动)到沉积室并且化学吸附到沉积表面上。反应性前体化合物每一次顺序引入通常是通过惰性载气吹扫进行分离的。每一次前体化合物协同反应向先前沉积的层增加一个新原子层以形成积累的固体层。重复该循环，通常几百次，以逐渐形成所期望的层厚度。但是，应当理解，原子层沉积可以使用一种前体化合物和一种反应气体。与一个循环的化学汽相淀积过程相比，持续时间较长的多循环原子层沉积过程通过自限制层的增长并且通过反应成分的分离来最小化有害气相反应而允许提高对层厚度的控制。
通常，原子层沉积是自限制性的(在每个反应循环中沉积的膜材料量是恒定的)、顺序的表面化学过程，该化学过程把材料的保形薄膜沉积到不同组合物的沉积表面上。原子层沉积在化学上类似于化学气相沉积，不同的是原子层沉积反应把化学气相沉积反应分为两个一半的反应，使前体材料在反应期间保持分离。
在有些实施例中，根据本文所公开的方法通过原子层沉积而沉积的氧化硅层具有小于0.2的1西格玛非均匀度的厚度。因此，当与利用化学气相沉积而沉积的氧化硅层相比，通过提供在含锗衬底上覆盖更均匀沉积的氧化硅层，本公开内容在有些实施例中提供了对反型层厚度均匀性的改进并且减少了漏电。因此，由于本文所公开的方法减少了氧化硅层厚度的变化，所以在有些实施例中，本公开内容减少了反型层厚度的变化并且减少了半导体器件中的漏电。
图1是描绘用高温原子层沉积过程在含锗衬底上形成氧化硅层的方法的一个实施例的流程图。“高温”意味着沉积过程的温度范围从375℃到450℃。应当注意，图1仅仅描绘了形成半导体器件的方法的一个实施例的步骤，它并不是要把本公开内容限制到图1中所包括的步骤。
在形成氧化硅层之前，该方法可以从步骤10开始该步骤钝化，即，在含锗衬底5的上表面S1上形成钝化层6，如图2所绘出的。在一个实施例中，图2中所绘的含锗衬底5可以是具有大于25at.％(原子百分比)锗含量和小于75at.％硅含量的硅锗衬底。在另一个实施例中，含锗衬底5可以具有大于50at.％锗含量和小于50at.％硅含量。在另一个实施例中，含锗衬底5可以是基本上100％锗的衬底。例如，含锗衬底5可以具有大于99at.％的锗含量。在另一个例子中，含锗衬底5可以具有100at.％的锗含量。在一个实施例中，含锗衬底5的厚度可以是从10μm到1mm的范围。在另一个实施例中，含锗衬底5的厚度可以是从150μm到700μm的范围。应当注意，以上提供的含锗衬底5的厚度仅仅是为了说明的目的，并不是要限制本公开内容。
可以把含锗衬底5掺杂成n-型或p-型导电性，或者可以是本征半导体层。如本文所使用的，“p-型”指把杂质添加到本征半导体以建立价电子(即空穴)的缺陷。如本文所使用的，“n-型”指杂质的添加有助于自由电子进入本征半导体。提供含锗衬底5导电类型的掺杂剂可以通过原位掺杂过程引入。术语“导电类型”表示p-型或n-型掺杂剂。
图2中说明的钝化层6可以在375℃到450℃范围的沉积温度中通过原子层沉积来形成。如图2中所绘出的，在某些采用高温原子层沉积过程的实施例中，在氧化硅层沉积之前，在含锗衬底的上表面S1上形成由氧化硅锗(SiGeO)组成的钝化层6。在这个实施例中，沉积温度使氧化锗(GeO)从含锗衬底5的表面挥发。“挥发”意味着把氧化锗从固体转化为蒸气，即，气体形式，并且从含锗衬底5的表面去除。在一个例子中，使氧化锗从含锗衬底5挥发的沉积温度在400℃到425℃的范围。
在一个实施例中，通过高温ALD过程形成的钝化层6由氧化硅锗(SiGeO)组成，其中钝化层6具有从30％到40％范围的硅含量、从1％到5％范围的锗含量和从60％到70％范围的氧含量。在另一个实施例中，钝化层6由氧化硅锗(SiGeO)组成，其中钝化层6具有从30％到35％范围的硅含量、从1％到3％范围的锗含量和从60％到63％范围的氧含量。由氧化硅锗组成的钝化层6的厚度可以是从0.1nm到0.5nm的范围。在另一个实施例中，钝化层6的厚度是从0.1nm到0.2nm的范围。
参考图3，在含锗衬底5表面S1上存在的钝化层6的顶上形成氧化硅层7。氧化硅层7通过与形成钝化层6相同的高温ALD过程形成。氧化硅层7的ALD可以包括沉积前体，其中沉积前体选自乙烯基三甲氧基硅烷(VTMOS)、三乙烯基甲氧基硅烷(TVMOS)、四(二甲基氨基)硅烷(TKDMAS)、三(二甲基氨基)硅烷(TDMAS)、(N，N二甲基氨基三甲基硅胺)DMATMS、BTBAS(二(叔丁基)硅烷)及其组合。也可以采用其它前体。
通过原子层沉积而沉积的氧化硅层7可以具有从20％到40％范围的硅含量和从50％到70％范围的氧含量。在另一个实施例中，硅含量范围从25％到30％并且氧含量范围从70％到75％。氧化硅层7的厚度可以是从0.1nm到50nm的范围。在另一个实施例中，氧化硅层7的厚度可以是从0.1nm到0.4nm的范围。在一个实施例中，氧化硅层7的厚度跨含锗衬底5的整个宽度上都是均匀的。
在一个实施例中，氧化硅层7与由氧化硅锗组成的钝化层6直接接触，其中硅钝化层6与含锗衬底5的上表面S1直接接触。在另一个实施例中，氧化硅层7和下面含锗衬底5的上表面S1之间的界面没有氧化锗。没有氧化锗意味着氧化锗被全部去除。通过从含锗衬底5的表面S1上基本消除氧化锗，与在其上存在氧化锗的含锗衬底5的顶上形成的氧化硅层相比，在钝化层6上形成的氧化硅层7是基本上均匀的。具体而言，在一个实施例中，在含锗衬底5的基本上不含氧化锗的表面上形成的氧化硅层7的厚度具有小于0.2的1西格玛非均匀度。
参考图1的步骤20和图4中所绘的结构，在氧化硅层7上形成高-k栅极电介质层8。术语“高-k”表示比氧化硅的介电常数大的介电常数。例如，高-k栅极电介质层8在室温(例如，20℃到25℃)和大气压力(例如，1atm)下通常具有4.0或者大于4.0的介电常数。在另一个实施例中，高-k栅极电介质层8在室温和大气压力下具有7.0或者大于7.0的介电常数。在还有一个实施例中，高-k栅极电介质层8在室温和大气压力下具有10.0或者更大的介电常数。
在一个实施例中，高-k栅极电介质层8是基于铪(Hf)的电介质。在有些实施例中，提供高-k栅极电介质层8的基于铪(Hf)的电介质可以是氧化铪(HfO2)，硅酸铪(HfSiOx)、铪氮氧化硅(HfSiON)中的一层或其多层。在有些实施例中，提供高-k栅极电介质层8的基于Hf的电介质包括HfO2和ZrO2的混合物。应当注意，以上用于高-k栅极电介质层8的化合物的提供仅仅是为了说明的目的，并不是要限制本公开内容。高-k栅极电介质层8的物理厚度可以是从0.5nm到10nm的范围。在另一个实施例中，高-k栅极电介质层8的物理厚度可以是从0.5nm到3nm的范围。
在一个实施例中，高-k栅极电介质层8可以利用化学气相沉积或原子层沉积过程进行沉积。在其中高-k栅极电介质层8是利用化学气相沉积进行沉积的实施例中，化学气相沉积过程可以选自由以下组成的组：常压CVD(APCVD)、低压CVD(LPCVD)和等离子体增强的CVD(EPCVD)、金属-有机CVD(MOCVD)及其组合。在其中高-k栅极电介质层8由氧化铪(HfO2)组成的一个实施例中，该氧化铪可以通过如下的MOCVD来形成：铪四丁酯(Hf-前体)从70mg/m到90mg/m范围的流速和O2从250sccm到350sccm的范围的流速。在0.3托(Torr)和0.5Torr之间的腔室压力以及400℃和500℃之间的沉积温度发生氧化铪的沉积。在其中高-k栅极电介质层8是由硅酸铪组成的另一个实施例中，该硅酸铪是通过如下MOCVD形成的：前体铪四丁酯以70mg/m和90mg/m之间的流速、O2以25sccm和100sccm之间的流速、和SiH4以20sccm和60sccm之间的流速；在0.3Torr和0.5Torr之间的腔室压力；以及在400℃和500℃之间的沉积温度。
参考图1和5，该方法可以在步骤30继续，步骤30在含锗衬底5的沟道部分上形成栅极结构9。术语“栅极结构”意思是用来控制诸如场效应晶体管(FET)的半导体器件的输出电流(即，载流子在沟道中的流动)的结构，并且包括至少一个栅极导体和至少一个栅极电介质。“沟道”是在随后形成的源极区域和漏极区域之间的栅极结构9下面的含锗衬底5的部分。栅极结构9可以包括在由高-k栅极电介质层8、氧化硅层7和钝化层6组成的电介质层叠的上表面上的至少一个栅极导体11。
栅极导体11可以包括任何导电材料，包括但不限于，多晶硅、诸如W、Pt、Ru、Ir、Rh、Mo、Ni和Re的导电的基本金属、包括上述导电基础金属的至少一种的合金、包括上述导电基础金属的至少一种的硅化物及其组合。栅极导体11可以通过诸如化学气相沉积、物理气相沉积(PVD)或原子层沉积的沉积过程来形成。
在其中栅极导体11是利用化学气相沉积进行沉积的实施例中，化学气相沉积过程可以选自由以下组成的组：常压CVD(APCVD)、低压CVD(LPCVD)和等离子体增强的CVD(EPCVD)、金属-有机CVD(MOCVD)及其组合。在其中栅极导体11是由多晶硅组成的有些实施例中，硅前体可以是硅烷(SiH4)或二氯甲硅烷(SiCl2H2)。在其中栅极导体11是由多晶硅组成的实施例中，多晶硅可以是在原位(in-situ)用n-型或p-型掺杂剂。在原位掺杂中，也可以把掺杂剂前体添加到沉积环境。在有些实施例中，可以用PH3、AsH3、B2H6气体分别作为P、As或B掺杂剂的来源。
然后，可以利用光刻和蚀刻过程对提供钝化层6、氧化硅层7、高-k栅极电介质层8和栅极导体11的材料层进行图案化和蚀刻以提供栅极结构9。具体地，通过把光刻胶层施加到要被蚀刻的表面、把光刻胶层曝光于辐射的图案，然后利用光刻胶显影剂把图案显影到光刻胶中，从而产生图案。一旦光刻胶层的图案化完成，那么被图案化的光刻胶覆盖的部分被保护住，而曝光的区域则利用去除未受保护区域的选择性蚀刻过程被去除。蚀刻过程可以是诸如反应离子蚀刻(RIE)的各向异性蚀刻。
参考图1和5，该方法可以在步骤40继续，步骤40在含锗衬底5的沟道部分的相对侧上形成源极区域13和漏极区域14。可以把源极区域13和漏极区域14掺杂成n-型或p-型导电性。如本文所使用的，术语“导电类型”表示掺杂剂区域是p-型或n-型。如本文所使用的，“p-型”指把杂质添加到本征半导体以建立价电子的缺陷。在含硅的衬底中，n-型掺杂剂即杂质的例子包括但不限于，硼、铝、镓和铟。如本文所使用的，“n-型”指杂质的添加有助于自由电子进入本征半导体。在含硅的衬底中，n-型掺杂剂即杂质的例子包括但不限于锑、砷和磷。决定源极区域和漏极区域13、14的导电类型的掺杂剂可以利用离子注入来引入。尽管源极区域和漏极区域13、14被描述为在含锗衬底5中形成，但是也预期了其中源极区域和漏极区域13、14是由存在于含锗衬底5的上表面S1上的外延生长和原位掺杂的半导体材料提供的凸起的源极区域和漏极区域的实施例。在有些实施例中，在形成源极区域和漏极区域13、14之前，可以与栅极结构9的侧壁直接接触地形成一组间隔物12。可以利用间隔物12决定要注入含锗衬底5中的掺杂剂的位置。在有些实施例中，间隔物12具有从2.0nm到15.0nm范围的宽度。
图6是描绘形成半导体器件的方法的另一个实施例的流程图，其中该方法包括在含氨预烘培之后在含锗衬底上形成氧化硅层。应当注意，图6仅仅绘出了用包括含氨预烘培的处理序列形成半导体器件的方法的一个实施例的步骤，它并不是要把本公开内容仅仅限制在图6所包括的步骤中。在一个实施例中，该方法可以在步骤50开始，该步骤钝化，即，用含氨预烘培在含锗衬底5的上表面S1上形成钝化层6。在一个实施例中，如在图2中绘出的，氨烘培在含锗衬底5的沉积表面S1上形成由氮化硅电介质组成的钝化层6。
在图2-5中绘出的结构适用于描述与图6的流程图中的所述方法一致的本公开内容的实施例。具体而言，参考图6所绘流程图进行描述的实施例的含锗衬底5类似于以上参考图1所绘流程图进行描述的含锗衬底5。因此，上述参考图1对含锗衬底5的描述适用于参考图6进行描述的含锗衬底5。
通过与图6中流程图一致的方法形成的钝化层6可以由氮化硅组成，如通过含氨预烘培所形成的钝化层那样，并因此区别于通过图1中所绘流程图产生的钝化层6。通过图1中流程图的方法产生的钝化层6由硅锗氧化物组成，如通过上述高温原子层沉积过程形成的钝化层那样。
在一个实施例中，含氨预烘培包括基本上没有氧气(O2)的氨气(NH3)。在一个实施例中，含氨预烘培的气体环境全部由氨气组成，即，含氨预烘培由100％的氨气组成。在其它实施例中，含氨预烘培由氨气和诸如氢气(H2)的惰性载气组合组成。含氨预烘培的温度可以是从350℃到850℃的范围。在另一个实施例中，含氨预烘培的温度可以是从400℃到800℃的范围。在有些实施例中，可以把含氨预烘培的氨气以5sccm到50sccm范围的流速引入到沉积室。通常的NH3流是在5sccm到20sccm的范围内，而腔室压力在2Torr到10Torr的范围。
通过含氨预烘培形成的钝化层6具有氮化硅成分。在一个实施例中，钝化层6的氮化硅具有85％到90％范围的硅含量和10％到15％范围的氮含量。在另一个实施例中，钝化层6的氮化硅具有90％到95％范围的硅含量和5％到10％范围的氮含量。在另一个实施例中，钝化层6的氮化硅具有90％到97％范围的硅含量和3％到10％范围的氮含量。在一个实施例中，根据图6中所绘处理流程形成的氮化硅的钝化层6可以具有从0.5nm到1nm范围的厚度。
参考图3和6，在随后的步骤60中，通过原子层沉积在含锗衬底5的表面S1上存在的氮化硅的钝化层6上沉积氧化硅层7。在一个实施例中，氧化硅层7与由氮化硅组成的钝化层6直接接触，其中氮化硅的钝化层6与含锗衬底5的上表面S1直接接触。类似于参考图1所绘的高温原子层沉积过程进行描述的实施例，图6所绘的处理流程可以直接在钝化层6上形成氧化硅层7，其中氧化硅层7和含锗衬底5的上表面S1之间的界面没有氧化锗。通过从含锗衬底5的表面S1上基本消除氧化锗，与包括在其上存在的氧化锗的含锗衬底5的顶上形成的氧化硅层相比，该氧化硅层7的厚度基本是均匀的。具体而言，在一个实施例中，在含锗衬底5的基本上不含氧化锗的表面上形成的氧化硅层7的厚度具有小于0.2的1西格玛非均匀度。
参考图6，类似于以上参考图1进行描述的实施例，氧化硅层7的原子层沉积可以包括沉积前体，其中沉积前体选自由以下组成的组：乙烯基三甲氧基硅烷(VTMOS)、三乙烯基甲氧基硅烷(TVMOS)、四(二甲基氨基)硅烷(TKDMAS)、三(二甲基氨基)硅烷(TDMAS)、(N，N二甲基氨基三甲基硅胺)DMATMS、BTBAS(二(叔丁基)硅烷)及其组合。也可以采用其它前体。沉积前体可以跨含锗衬底5以0.1sccm到1sccm范围的流速流动。在另一个实施例中，沉积前体可以跨含锗衬底5以0.3sccm到0.5sccm范围的流速流动。
在采用氨气预烘培来钝化含锗衬底5的表面的本公开内容实施例中，用于形成氧化硅层7的原子层沉积过程的温度可以是从室温(例如，20℃到25℃)到600℃的范围。在另一个实施例中，在图6所公开的方法的步骤60中，采用的原子层沉积过程的温度可以是从200℃到400℃的范围。在其中含氨预烘培钝化的含锗衬底5的上表面S1例如形成含锗衬底5的氮化硅的钝化层6的实施例中，用于形成氧化硅层7的原子层沉积过程的沉积温度可以小于用于形成上述参考图1的氧化硅层7的高温原子层沉积过程的温度。
通过原子层沉积而沉积的氧化硅层7可以具有从30％到40％范围的硅含量和从60％到70％范围的氧含量。氧化硅层7的厚度可以是从1nm到10nm的范围。在另一个实施例中，氧化硅层7的厚度可以是1.5nm到3.5nm的范围。在一个实施例中，氧化硅层7的厚度在跨含锗衬底5的整个宽度上都是均匀的。
在图6所绘处理流程的步骤70中，如在图4中所绘出的，高-k栅极电介质层8在氧化硅层7上形成。在图6所绘处理流程中形成的高-k栅极电介质层8类似于上述用于图6中所绘处理流程的高-k栅极电介质层8。因此，以上参考图1和4的高-k栅极电介质层8的描述适用于在图6所绘处理流程中参考的高-k栅极电介质层8。
在图6所绘处理流程的步骤80中，如在图5中所绘出的，栅极结构9在含锗衬底5的沟道部分上形成，其中栅极结构9包括在由高-k栅极电介质层8、氧化硅层7和由氮化硅组成的钝化层6组成的电介质层叠的上表面上的至少一个栅极导体11。在图6所绘处理流程中形成的所述至少一个栅极导体11和栅极结构9类似于上述用于图1中所绘处理流程的至少一个栅极导体11和栅极结构9。因此，以上参考图1和5的至少一个栅极导体11和栅极结构9的描述适用于在图6所绘处理流程中参考的至少一个栅极导体11和栅极结构9。
在图6所绘处理流程的步骤90中，如在图5中所绘出的，源极区域13和漏极区域14在含锗衬底5的沟道部分的相对侧上形成。在图6所绘处理流程中形成的源极区域13和漏极区域14类似于上述用于图1中所绘处理流程的源极区域13和漏极区域14。因此，以上参考图1和5的源极区域13和漏极区域14的描述适用于在图6所绘处理流程中参考的源极区域13和漏极区域14。
图7是描绘形成半导体器件的方法的一个实施例的流程图，其中该方法包括在含氮退火之后在含锗衬底上形成氧化硅层。应当注意，图7仅仅绘出了包括含氮退火的形成半导体器件的方法的一个实施例的步骤，这并不是要把本公开内容限制到仅仅在图7所包括的步骤中。在一个实施例中，该方法可以在步骤100开始，该步骤钝化，即，利用含氮退火在含锗衬底5的上表面S1上形成钝化层6。在一个实施例中，如在图2中所绘出的，含氮退火在含锗衬底5的沉积表面S1上形成由氮氧化硅电介质组成的钝化层6。在图2-5中绘出的结构适用于描述与图7流程图中描述的方法一致的本公开内容的实施例。具体而言，参考图7所绘流程图进行描述的实施例的含锗衬底5类似于以上参考图1所绘流程图进行描述的含锗衬底5。因此，以上参考图1的含锗衬底5的描述适用于参考图7描述的含锗衬底5。通过与图7中流程图一致的、包括含氮退火的方法形成的钝化层6可以由氮化硅组成，并因此区别于通过上述参考图1和6中所绘流程图的方法产生的钝化层6。
在一个实施例中，含氮退火包括一氧化二氮(N2O)气体。在一个实施例中，含氮退火的气体环境全部都由一氧化二氮气体组成，即，含氮退火由100％一氧化二氮组成。在其它实施例中，含氮退火由一氧化二氮气体和诸如氢气(H2)和氮气(N2)的惰性载气组合组成。含氮退火的温度可以是350℃到850℃的范围。在另一个实施例中，含氮退火的温度可以是400℃到800℃的范围。在有些实施例中，可以把含氮退火的一氧化二氮气体以10sccm到10000sccm范围的流速引入到沉积室。
在一个实施例中，通过含氮退火形成的钝化层6具有氮氧化硅成分。在一个实施例中，钝化层6的氮氧化硅具有20％到30％范围的硅含量、65％到75％范围的氧含量以及5％到10％范围的氮含量。在另一个实施例中，钝化层6的氮氧化硅具有30％到40％范围的硅含量、5％到10％范围的氧含量以及5％到10％范围的氮含量。在还有一个实施例中，钝化层6的氮氧化硅具有20％到30％范围的硅含量、40％到60％范围的氧含量以及2％到3％范围的氮含量。根据图7中所绘处理流程形成的氮氧化硅的钝化层6可以具有0.5nm到1nm范围的厚度。在另一个实施例中，氮氧化硅的钝化层6可以具有0.4nm到0.7nm范围的厚度。
参考图3和7，在随后的步骤110中，通过原子层沉积在含锗衬底5的表面S1上存在的氮氧化硅的钝化层6上沉积氧化硅层7。类似于参考图1所绘高温原子层沉积过程和图6所绘包括含氨预烘培的原子层沉积过程进行描述的实施例，图7所绘的处理流程可以直接在钝化层6上形成氧化硅层7，其中氧化硅层7和含锗衬底5的上表面S1之间的界面没有氧化锗。在一个实施例中，氧化硅层7与由氮氧化硅组成的钝化层6直接接触，其中氮氧化硅的钝化层6与含锗衬底5的上表面S1直接接触。通过用含氮退火从含锗衬底5的表面S1上基本消除氧化锗，与包括在其上存在的氧化锗的含锗衬底5的顶上形成的氧化硅层相比，原子层沉积形成的氧化硅层7的厚度基本是均匀的。在一个实施例中，在含锗衬底5的基本上不含氧化锗(GeO)的表面上通过采用含氮退火的原子层沉积过程形成的氧化硅层7的厚度具有小于0.2的1西格玛非均匀度。
参考图7，类似于以上参考图1进行描述的实施例，氧化硅层7的原子层沉积可以包括沉积前体，其中沉积前体选自由以下组成的组：乙烯基三甲氧基硅烷(VTMOS)、三乙烯基甲氧基硅烷(TVMOS)、四(二甲基氨基)硅烷(TKDMAS)、三(二甲基氨基)硅烷(TDMAS)、(N，N二甲基氨基三甲基硅胺)DMATMS、BTBAS(二(叔丁基)硅烷)及其组合。沉积前体可以跨含锗衬底5以0.3sccm到1sccm范围的流速流动。在另一个实施例中，沉积前体可以跨含锗衬底5以0.3sccm到0.5sccm范围的流速流动。
在采用含氮退火来钝化含锗衬底5的表面的本公开内容实施例中，用于形成氧化硅层7的原子层沉积过程的温度可以是从室温(例如，20℃到25℃)到600℃的范围。在另一个实施例中，在图7所公开的方法的步骤110中，采用的原子层沉积过程的温度可以是从200℃到400℃的范围。在其中含氮退火钝化含锗衬底5的上表面S1例如形成含锗衬底5的氮氧化硅的钝化层6的实施例中，用于形成氧化硅层7的原子层沉积过程的沉积温度可以小于用于形成上述参考图1的氧化硅层7的高温原子层沉积过程的温度。
根据图7的通过原子层沉积而沉积的氧化硅层7可以具有从30％到40％范围的硅含量和从60％到70％范围的氧含量。在一个实施例中，氧化硅层7的厚度可以是从0.1nm到10nm的范围。在一个实施例中，氧化硅层7的厚度在跨含锗衬底5的整个宽度上都是均匀的。
如在图4中所绘出的，在图7所绘处理流程的步骤120中，高-k栅极电介质层8在氧化硅层7上形成。在图7所绘处理流程中形成的高-k栅极电介质层8类似于上述用于图1中所绘处理流程的高-k栅极电介质层8。如在图5中所绘出的，在图7所绘处理流程的步骤130中，栅极结构9在含锗衬底5的沟道部分上形成，其中栅极结构9包括在由高-k栅极电介质层8、氧化硅层7和由氮化硅组成的钝化层6组成的电介质层叠的上表面上的至少一个栅极导体11。在图7所绘处理流程中形成的所述至少一个栅极导体11和栅极结构9类似于上述用于图1中所绘处理流程的至少一个栅极导体11和栅极结构9。如在图5中所绘出的，在图7所绘处理流程的步骤140中，源极区域13和漏极区域14在含锗衬底5的沟道部分的相对侧上形成。在图7所绘处理流程中形成的源极区域13和漏极区域14类似于上述用于图1中所绘处理流程的源极区域13和漏极区域14。
图8是描绘形成半导体器件的方法的一个实施例的流程图，其中该方法包括在包括硅区域和含锗区域的衬底上形成包括高-k栅极电介质层的栅极结构。已经确定原子层沉积形成的氧化硅在硅上具有与在含锗材料上不同的生长速率。因此，在包括硅区域和含锗区域的衬底上通过氧化硅原子层沉积的均厚(blanket)沉积导致在衬底的硅区域上沉积的氧化硅层部分与在衬底的含锗区域上沉积的氧化硅层部分之间沉积的氧化硅的厚度变化。在一个实施例中，为克服由于衬底的硅区域和含锗区域的不同成分导致的厚度变化，首先通过化学气相沉积在衬底的硅区域和含锗区域上进行氧化硅层的均厚沉积。此后，在有些实施例中，可以通过原子层沉积而在已通过化学气相沉积在衬底的硅区域和含锗区域上两者沉积的氧化硅层上沉积均匀厚度的氧化硅层。
如图9中所绘出的，在一个实施例中，该方法可以从步骤150开始，该步骤提供包括硅区域310和含锗区域320的衬底300。衬底300可以是由硅组成的体半导体衬底。例如，硅的体半导体衬底可以由大于99％的硅组成，例如100％的硅。在其它实施例中，衬底300可以是绝缘体上半导体(SOI)衬底(未示出)，包括覆盖在掩埋电介质层上面的绝缘体上半导体(SOI)层，其中该掩埋的电介质层在基础半导体层的上方。
在一个实施例中，可以利用沉积、光刻、蚀刻和外延生长过程在体半导体衬底中形成含锗区域320。具体而言，可以在初始衬底300的提供半导体衬底的硅区域310的部分上方形成块状掩膜(未示出)。该块状掩膜可以包括已图案化的光刻胶层。具体地，通过把光刻胶层施加到要被蚀刻的表面、把光刻胶曝光于辐射的图案、然后利用光刻胶显影剂把图案显影到光刻胶中，从而产生图案化的光刻胶层。一旦该光刻胶的图案化完成，那么被图案化的光刻胶覆盖的部分(也称作块状掩膜)被保护，而曝光的区域则利用去除未受保护区域的选择性蚀刻过程被去除。在一个实施例中，衬底300的曝光部分是用诸如反应离子蚀刻(RIE)的各向异性蚀刻进行蚀刻的。
在衬底300上表面的凹陷之后，然后在衬底300的被蚀刻的表面上外延形成含锗半导体层，其中该含锗半导体层提供衬底300的含锗区域320。术语“外延生长和/或沉积”和“外延形成”意思是在半导体材料的沉积表面上半导体材料的生长，其中用生长法生产的半导体材料具有与沉积表面的半导体材料相同的晶体特征。在外延沉积过程中，通过源气体提供的化学反应物受控制，并且系统参数被设置成使得到达半导体衬底的沉积表面的沉积原子带有足够的能量在表面上移动并把自己定位到沉积表面的原子的晶体排列中。因此，在{100}晶体表面上沉积的外延薄膜将采用{100}定位。另一方面，如果晶片表面可能由于注入的原因具有非晶表面层，那么沉积原子没有要对齐的表面，从而导致形成多晶硅而不是单晶硅。用于外延硅沉积的温度通常是从550℃到900℃的范围。尽管较高的温度通常导致更快的沉积，但是更快的沉积会导致晶体缺陷和薄膜开裂。
可以使用许多不同的来源用于外延的锗的沉积。在有些实施例中，用于锗的外延生长的含锗气体来源包括锗烷(GeH4)、乙锗烷(Ge2H6)、卤代锗烷(halogermane)、二氯锗烷(dichlorogermane)、三氯锗烷(trichlorogermane)、四氯锗烷(tetrachlorogermane)及其组合。
当含锗区域320还包括硅时，硅可以通过含硅的气体源引入到外延生长的材料，其中含硅的气体源选自由以下组成的组：硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、四硅烷(Si4H10)、六氯二硅烷(Si2Cl6)、四氯硅烷(SiCl4)、二氯硅烷(Cl2SiH2)、三氯硅烷(Cl3SiH)、甲基硅烷((CH3)的SiH3)、二甲基硅烷((CH3)2SiH2)、乙基硅烷((CH3CH2)SiH3)、甲基乙硅烷((CH3)Si2H5)、二甲基二硅烷((CH3)2Si2H4)、六甲基二硅烷((CH3)6Si2)及其组合。
在衬底300的含锗区域320的形成期间，衬底300的硅区域310通常被块状掩膜保护。在含锗区域320的形成之后，可以去除在半导体衬底的硅区域310上存在的块状掩膜。在一个实施例中，半导体衬底的硅区域310是没有锗的。在一个实施例中，硅区域310由大于99％的硅组成，例如，硅区域310可以由100％的硅组成。
在一个实施例中，含锗区域320可以由具有大于25at.％锗含量及小于75at.％硅含量的硅锗组成。在另一个实施例中，含锗区域320可以具有大于50at.％的锗含量和小于50at.％的硅含量。在另一个实施例中，含锗区域320可以是基本上100at.％的锗。例如，含锗区域320可以具有大于99at.％的锗含量。在另一个实施例中，含锗区域320可以具有100at.％的锗含量。在一个实施例中，含锗区域320的厚度可以是从10μm到1mm的范围。在另一个实施例中，含锗区域320的厚度可以是从150μm到700μm的范围。
如图10中所绘出的，在图8中所绘处理流程的步骤160中，通过化学气相沉积在衬底300的硅区域310和含锗区域320的上表面上沉积第一氧化硅层330。用于形成第一氧化硅层330的化学气相沉积过程可以选自由以下组成的组：常压CVD(APCVD)、低压CVD(LPCVD)和等离子增强的CVD(EPCVD)、金属-有机CVD(MOCVD)及其组合。第一氧化硅层330的厚度可以具有从0.1nm到7nm范围的厚度。在另一个实施例中，第一氧化硅层330的厚度可以具有从0.2nm到0.3nm范围的厚度。在一个实施例中，第一氧化硅层330的厚度跨整个衬底300的宽度上是均匀的。
如图11中所绘出的，在图8中所绘处理流程的步骤170中，通过原子层沉积在第一氧化硅层330上沉积第二氧化硅层340。第二氧化硅层340可以利用参考图1所绘流程图描述的高温原子层沉积过程进行沉积。在另一个实施例中，如以上参考图6描述的，第二氧化硅层340可以通过利用含氨烘培的原子层沉积进行沉积。在还有一个实施例中，如以上参考图7描述的，第二氧化硅层340可以通过利用含氮退火的原子层沉积进行沉积。第二氧化硅层340的厚度可以是从0.1nm到0.8nm的范围。在另一个实施例中，第二氧化硅层340的厚度可以是从0.2nm到0.35nm的范围。在一个实施例中，第二氧化硅层340的厚度可以跨衬底300整个宽度上是均匀的。
如图12中所绘出的，在图8中所绘处理流程的步骤180中，高-k栅极电介质层350在第二氧化硅层340的顶上形成。在图12中所绘的高-k栅极电介质层350类似于以上参考图1和4进行描述的高-k栅极电介质层8。因此，图4中所绘高-k栅极电介质层8的描述适用于图12中所绘的高-k栅极电介质层350。
如图13中所绘出的，在图8中所绘处理流程的步骤190中，第一栅极结构370a在衬底300的硅区域310的第一沟道部分上形成并且第二栅极结构370b在衬底300的含锗区域320的第二沟道部分上形成。第一栅极结构370a和第二栅极结构370b中的每一个都包括在由高-k栅极电介质层350的一部分、第二氧化硅层340的一部分以及第一氧化硅层330的一部分组成的电介质层叠的上表面上的至少一个栅极导体360。在图8所绘处理流程中形成的至少一个栅极导体360、第一栅极结构370a和第二栅极结构370b类似于上述用于图1所述处理流程的至少一个栅极导体11和栅极结构9。因此，以上参考图1和5的至少一个栅极导体11和栅极结构9的描述适用于在图13所绘的和在图8所绘处理流程中参考的至少一个栅极导体360、第一栅极结构370a和第二栅极结构370b。与第一栅极结构370a和第二栅极结构370b相邻可以存在间隔物309。
如图13中所绘出的，在图8中所绘处理流程的步骤200中，第一源极区域380a和第一漏极区域390a在衬底300硅区域310中的第一沟道的相对侧上形成，并且第二源极区域380b和第二漏极区域390b在衬底300含锗区域320中的第二沟道的相对侧上形成。在图8所绘处理流程中形成的源极区域380a、380b和漏极区域390a、390b类似于上述用于图1所绘处理流程的源极区域13和漏极区域14。因此，以上参考图1和5的源极区域13和漏极区域14的描述适用于在图8和13所绘处理流程中参考的源极区域380a、380b和漏极区域390a、390b。在一个实施例中，第一源极区域380a和第一漏极区域390a被掺杂成n-型导电性，并且第二源极区域380b和第二漏极区域390b被掺杂成p-型导电性。提供源极区域380a、380b和漏极区域390a、390b的导电性类型的掺杂剂可以被离子注入到衬底300的硅区域310和含锗区域320中。通过在衬底300的要被保护以防止注入的区域上方形成块状掩膜(未示出)可以提供选择性的离子注入。
在有些实施例中，可以提供沟槽隔离区395来把衬底300的硅区域310与衬底300的含锗区域320分离开来。可以通过利用诸如反应离子蚀刻(RIE)或等离子体蚀刻的干法蚀刻过程，在衬底300中蚀刻沟槽来形成沟槽隔离区395。利用化学气相沉积或其它类似沉积过程，用从原硅酸四乙酯(TEOS)前体生长的氧化物、高密度氧化物或其它类似的沟槽电介质材料来填充沟槽。沟槽隔离区395可以在衬底300的硅区域310和含锗区域320中存在的半导体器件形成之前形成。
虽然本公开内容已经关于其优选实施例特定地示出并进行了描述，但是本领域技术人员应当理解，在不背离本公开内容主旨与范围的情况下，可以对形式和细节进行以上及其它改变。因此，本公开内容不是要限制到所描述和说明的精确形式与细节，而是属于所附权利要求的范围之内。

Claims (25)

1.一种形成半导体器件的方法，包括：
在从375℃到450℃范围的沉积温度下，利用原子层沉积(ALD)在含锗衬底上沉积氧化硅层，其中沉积温度使氧化锗从含锗衬底的表面挥发；
在氧化硅层上形成高-k栅极电介质层；
在含锗衬底的沟道部分上形成栅极结构，其中栅极结构包括在电介质层叠的上表面上的至少一个栅极导体，该电介质层叠由高-k栅极电介质层的一部分和氧化硅层的一部分组成；及
在含锗衬底的沟道部分的相对侧上形成源极区域和漏极区域。
2.如权利要求1所述的方法，其中含锗衬底是包括大于25％锗的硅锗。
3.如权利要求1所述的方法，其中含锗衬底包括大于99％的锗。
4.如权利要求1所述的方法，其中氧化硅层的原子层沉积(ALD)包括沉积前体，其中沉积前体选自由以下各项组成的组：乙烯基三甲氧基硅烷(VTMOS)、三乙烯基甲氧基硅烷(TVMOS)、四(二甲基氨基)硅烷(TKDMAS)、三(二甲基氨基)硅烷(TDMAS)、(N，N二甲基氨基三甲基硅胺)DMATMS、BTBAS(二(叔丁基)硅烷)及其组合。
5.如权利要求1所述的方法，其中氧化硅层包括25％至30％范围的硅含量和70％至75％范围的氧含量。
6.如权利要求5所述的方法，其中氧化硅层和含锗衬底之间的界面基本上不包括氧化锗。
7.如权利要求1所述的方法，其中高-k栅极电介质层在氧化硅层上的形成包括化学气相沉积(CVD)或原子层沉积。
8.一种形成半导体器件的方法，包括：
用含氨烘培钝化含锗衬底的沉积表面，其中含氨烘培在含锗衬底的沉积表面上形成氮化硅层；
通过原子层沉积在沉积表面的氮化硅层上沉积氧化硅层；
在氧化硅层的顶上形成高-k栅极电介质层；
在含锗衬底的沟道部分上形成栅极结构，其中栅极结构包括在电介质层叠的上表面上的至少一个栅极导体，该电介质层叠由高-k栅极电介质层的一部分和氧化硅层的一部分组成；及
在含锗衬底的沟道部分的相对侧上形成源极区域和漏极区域。
9.如权利要求8所述的方法，其中用含氨烘培钝化含锗衬底的沉积表面包括基本上无氧并且温度是从350℃到850℃的范围。
10.如权利要求8所述的方法，其中用含氨烘培钝化含锗衬底的沉积表面包括用由100％氨气(NH3)组成的气体流处理沉积表面。
11.如权利要求8所述的方法，其中氮化硅层包括90％至95％的硅和5％至10％的氮。
12.如权利要求8所述的方法，其中氧化硅层的原子层沉积(ALD)包括沉积前体，其中沉积前体选自由以下各项组成的组：乙烯基三甲氧基硅烷(VTMOS)、三乙烯基甲氧基硅烷(TVMOS)、四(二甲基氨基)硅烷(TKDMAS)、三(二甲基氨基)硅烷(TDMAS)、(N，N二甲基氨基三甲基硅胺)DMATMS、BTBAS(二(叔丁基)硅烷)及其组合。
13.如权利要求8所述的方法，其中氧化硅层的原子层沉积(ALD)包括从20℃到600℃范围的沉积温度。
14.一种形成半导体器件的方法，包括：
用含氮退火钝化含锗衬底的沉积表面，其中含氮退火在含锗衬底的沉积表面上形成氮氧化硅层；
通过原子层沉积(ALD)在沉积表面的氮氧化硅层上沉积氧化硅层；
在氧化硅层的顶上形成高-k栅极电介质层；
然后在含锗衬底的沟道部分上形成栅极结构，其中栅极结构包括在电介质层叠的上表面上的至少一个栅极导体，该电介质层叠由高-k栅极电介质层的一部分和氧化硅层的一部分组成；及
在含锗衬底的沟道部分的相对侧上形成源极区域和漏极区域。
15.如权利要求14所述的方法，其中用含氮退火钝化含锗衬底的沉积表面包括一氧化二氮(N2O)气体的退火气体环境。
16.如权利要求15所述的方法，其中含氮退火包括从20℃到400℃范围的温度。
17.如权利要求14所述的方法，其中氮氧化硅层包括20％至30％的硅、40％至60％的氧和2％至3％的氮。
18.一种形成半导体器件的方法，包括：
提供包括硅区域和含锗区域的衬底；
通过化学气相沉积，在衬底的硅区域和含锗区域的上表面上沉积第一氧化硅层；
通过原子层沉积，在第一氧化硅层上沉积第二氧化硅层；
在第二氧化硅层的顶上形成高-k栅极电介质层；
在衬底的含硅区域的第一沟道部分上形成第一栅极结构并且在含锗区域的第二沟道部分上形成第二栅极结构，其中第一栅极结构和第二栅极结构中的每一个都包括在电介质层叠的上表面上的至少一个栅极导体，该电介质层叠由高-k栅极电介质层的一部分、第二氧化硅层的一部分和第一氧化硅层的一部分组成；及
在第一沟道部分和第二沟道部分的相对侧上形成源极区域和漏极区域。
19.如权利要求18所述的方法，其中用原子层沉积(ALD)沉积第二氧化硅层包括从375℃到450℃范围的沉积温度。
20.如权利要求18所述的方法，还包括用氮退火或氨烘培钝化第一氧化硅层。
21.一种半导体器件，包括：
含锗衬底；
在含锗衬底的沟道区域上的栅极结构，该栅极结构包括与含锗衬底的上表面直接接触的氧化硅层、与氧化硅层直接接触的至少一个高-k栅极电介质层、以及与高-k栅极电介质层直接接触的至少一个栅极导体，其中氧化硅层和含锗衬底的上表面之间的界面基本上不含氧化锗；以及
在沟道区域的相对侧上的源极区域和漏极区域。
22.如权利要求21所述的半导体器件，其中氧化硅层具有从0.1nm至0.5nm范围的厚度。
23.如权利要求21所述的半导体器件，其中氧化硅层和含锗衬底之间的界面包括由30％至35％的硅、50％至65％的氧和2％至10％的氮组成的钝化层。
24.如权利要求21所述的半导体器件，其中含锗衬底是包括大于25％锗的硅锗。
25.如权利要求21所述的半导体器件，其中含锗衬底包括大于99％的锗。
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