KR20100047558A - 반도체 소자 및 그 형성 방법 - Google Patents

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KR20100047558A
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신유균
박홍배
조학주
홍석훈
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Abstract

반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따른 반도체 소자의 형성 방법은 선택적 주입 방식으로, 문턱전압을 조절하기 위한 불순물들을 채널 영역내에 공급하는 것을 포함한다. 채널 영역내에서 활성화된 제1 도펀트들은 반도체 격자 구조의 반도체 원자들과 치환되고, 공급된 불순물들은 반도체 격자 구조의 침입형 위치에서 활성화된 침입형 불순물들을 포함한다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMIGN THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자는 다양한 단일 구성 요소들을 포함할 수 있다. 예컨대, 반도체 소자는 PN 다이오드, 전계 효과 트랜지스터, 캐패시터 또는 저항체등을 포함할 수 있다. 이러한 단일 구성 요소들은 절연막 및/또는 소자분리 패턴등에 의하여 서로 절연되거나, 배선 및/또는 콘택 구조체등에 의하여 서로 전기적으로 접속될 수 있다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 반도체 소자의 단일 구성 요소들의 선폭들이 매우 미세해지고 있다. 이러한 미세화로 인하여 여러 문제점들이 야기될 수 있으며, 반도체 소자의 제조가 점점 어려워지고 있다. 이에 반하여, 소비자들은 반도체 소자의 여러 특성들(예컨대, 고속화, 저소비전력화 및/또는 신뢰성등)의 향상을 요구하고 있다. 이러한 미세화 및 소비자들의 요구사항들을 충족시키기 위하여, 반도체 소자에 대한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 향상된 신뢰성을 갖는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고속으로 동작하는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 본 발명의 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판에 제1 도전형의 도펀트들로 도핑된 채널 영역을 정의하는 것; 상기 채널 영역의 양측의 반도체 기판에 제2 도전형의 도펀트들로 도핑된 소오스/드레인을 형성하는 것; 및 선택적 주입 방식으로, 문턱전압을 조절하기 위한 불순물들을 상기 채널 영역내에 공급하는 것을 포함할 수 있다. 상기 채널 영역내에서 활성화된 제1 도전형의 도펀트들은 반도체 격자 구조의 반도체 원자들과 치환되고, 상기 공급된 불순물들은 상기 반도체 격자 구조의 침입형 위치에서 활성화된 침입형 불순물들을 포함한다.
일 실시예에 따르면, 상기 제1 도전형의 도펀트들은 n형 도펀트들이고, 상기 제2 도전형의 도펀트들은 p형 도펀트들일 수 있다. 이때, 상기 불순물들은 할로겐족 원소일 수 있다.
일 실시예에 따르면, 상기 방법은 상기 불순물들을 상기 채널 영역내에 공급한 후에, 상기 기판에 열처리 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 불순물들은 이온 주입법으로 상기 채널 영역내에 공급될 수 있다. 이때, 상기 이온 주입법의 불순물 이온들의 도즈량은 1×1015/㎠ 내지 1×1017/㎠일 수 있다.
일 실시예에 따르면, 상기 불순물들은 n형 도펀트들 및 p형 도펀트들을 포함하지 않을 수 있다.
일 실시예에 따르면, 상기 채널 영역을 정의하는 것 및 상기 불순물들을 채널 영역내에 공급하는 것은, 상기 기판 상에 가이드 패턴을 형성하여 상기 가이드 패턴 아래에 상기 채널 영역을 정의하는 것; 상기 기판 전면 상에 층간 절연막을 형성하는 것; 상기 층간 절연막을 상기 가이드 패턴이 노출될때까지 평탄화시키는 것; 상기 가이드 패턴을 식각하여 그루브를 형성하는 것; 및 상기 그루브를 갖는 기판에 불순물 이온들을 주입하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 가이드 패턴은 차례로 적층된 더미 유전 패턴 및 더미 게이트를 포함하고, 상기 그루브를 형성하는 것은 적어도 상기 더미 게이트를 제거하는 것을 포함할 수 있다. 이 경우에, 상기 불순물들을 공급한 후에, 상기 방법은 상기 그루브 아래의 반도체 기판을 노출시키는 것; 상기 노출된 반도체 기판 상에 게이트 유전막을 형성하는 것; 및 상기 게이트 유전막 상 및 상기 그루브내에 게이트 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 가이드 패턴은 차례로 적층된 게이트 유전 패턴 및 게이트 전극을 포함할 수 있다. 상기 그루브를 형성하는 것은 상기 게이트 전극의 윗부분을 제거하되, 상기 게이트 전극의 아랫부분을 잔존시키는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 반도체 소자를 제공한다. 본 발명의 실시예에 따른 반도체 소자는 기판에 정의되고 제1 도전형의 도펀트들로 도핑되고, 불순물들을 포함하는 채널 영역; 상기 채널 영역 상에 배치된 게이트 전극; 및 상기 채널 영역 양측의 기판에 각각 형성되고 제2 도전형의 도펀트들로 도핑된 소오스/드레인을 포함할 수 있다. 상기 채널 영역내에서 활성화된 제1 도펀트들은 격자 구조의 반도체 원자와 치환되고, 상기 불순물들은 상기 격자 구조의 침입형 위치에서 활성화된 침입형 불순물들을 포함한다.
본 발명의 실시예들에 따르면, 상기 제1 도전형의 도펀트들로 도핑된 채널 영역에 불순물들을 공급하여 문턱전압을 조절한다. 상기 제1 채널 영역내에서 활성화된 제1 도전형의 도펀트들은 반도체 격자 구조의 반도체 원자들과 치환되고, 상기 공급된 불순물들은 상기 채널 영역내 반도체 격자 구조의 침입형 위치에서 활성화되는 침입형 불순물들을 포함한다. 즉, 상기 제1 도전형의 도펀트들의 활성화 메카니즘과 다른 상기 불순물들을 공급하여 문턱전압을 조절한다. 상기 침입형 불순물들은 n형 및 p형 도펀트들 보다 확산 계수가 작을 수 있다. 이에 따라, 상기 채널 영역내 침입형 불순물들이 상기 채널 영역 아래의 활성부로 확산되는 것이 최소 화될 수 있다. 그 결과, 상기 공급된 불순물들에 의하여 상기 문턱전압을 조절함과 더불어 상기 소오스/드레인들간 펀치 특성의 열화를 최소화할 수 있다.
또한, 상기 불순물들은 상기 선택적 주입 방식으로 상기 채널 영역에 공급됨으로써, 상기 불순물들은 상기 소오스/드레인들내로 공급되지 않는다. 그 결과, 상기 불순물들과 상기 소오스/드레인들내 제2 도전형의 도펀트들간 작용에 의하여 야기될 수 있는 열화 현상을 방지할 수 있다.
이에 더하여, 상기 불순물들이 공급된 채널 영역은 상기 침입형 불순물들을 포함함으로써, 상기 소오스/드레인들내 제2 도전형의 도펀트들이 상기 채널 영역내로 확산되는 것을 억제할 수 있다. 그 결과, 상기 채널 영역의 채널 길이가 감소되는 것을 최소화할 수 있다.
결과적으로, 고집적화에 최적화되고 신뢰성이 매우 우수한 반도체 소자를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층( 또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 영역(a) 및 제2 영역(b)을 포함하는 반도체 기판(100)에 소자분리 패턴(102)을 형성하여 제1 활성부 및 제2 활성부를 정의한다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 이와는 달리, 상기 반도체 기판(100)은 게르마늄 기판 또는 실리콘-게르마늄 기판일 수도 있다. 상기 제1 활성부는 상기 제1 영역(a)내에 정의되고, 상기 제2 활성부는 상기 제2 영역(b)내에 정의된다. 상기 제1 활성부는 상기 소자분리 패턴(102)에 의하여 둘러싸인 상기 제1 영역(a)내 반도체 기판(100)의 일부분에 해당할 수 있다. 상기 제2 활성부는 상기 소자분리 패턴(102)에 의하여 둘러싸인 상기 제2 영역(b)내 반도체 기판(100)의 일부분에 해당할 수 있다. 상기 제1 영역(a) 및 제2 영역(b) 중에서 어느 하나는 피모스 트랜지스터(PMOS transistor)가 형성되는 피모스 영역(PMOS region)이고, 다른 하나는 엔모스 트랜지스터(NMOS transistor)가 형성되는 엔모스 영역(NMOS region)일 수 있다. 상기 제1 활성부는 제1 도전형의 도펀트들로 도핑되고, 상기 제2 활성부는 제2 도전형의 도펀트들로 도핑된다. 상기 소자분리 패턴(102)은 트렌치형 소자분리 패턴으로 형성될 수 있다. 예컨대, 상기 소자분리 패턴(102)은 상기 기판(100)에 트렌치를 형성하는 것 및 상기 트렌치를 채우는 절연물질을 형성하는 것에 의하여 형성될 수 있다.
상기 제1 활성부를 가로지르는 가이드 패턴(110)을 형성한다. 상기 제2 활성부를 가로지르는 게이트 패턴을 형성한다. 상기 가이드 패턴(110)은 차례로 적층된 더미 유전 패턴(104) 및 더미 게이트(106)를 포함할 수 있다. 상기 게이트 패턴은 게이트 유전 패턴(105) 및 게이트 전극(107)을 포함할 수 있다. 상기 가이드 패턴(110) 아래의 제1 활성부에 제1 채널 영역(108)이 정의된다. 상기 제1 채널 영역(108)은 상기 가이드 패턴(110)의 아래의 상기 제1 활성부의 일부분일 수 있다. 따라서, 상기 제1 채널 영역(108)은 상기 제1 도전형의 도펀트들로 도핑된다. 상기 게이트 전극(107) 아래의 상기 제2 활성부에 제2 채널 영역이 정의된다. 상기 제2 채널 영역은 상기 게이트 전극(107) 아래의 상기 제2 활성부의 일부분일 수 있다. 따라서, 상기 제2 채널 영역은 상기 제2 도전형의 도펀트들로 도핑된다.
상기 게이트 전극(107)은 도핑된 반도체, 금속, 금속-반도체 화합물(ex, 금속실리사이드등) 및 도전성 금속질화물등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 전극(107)은 상기 제2 영역(b)에 형성되는 트랜지스터가 요구하는 일함수를 갖는 도전물질을 포함할 수 있다. 예컨대, 상기 제2 영역(b)이 엔모스 영역인 경우에, 상기 게이트 전극(107)은 반도체(ex, 실리콘)의 전도대 하단 가장자리 및 가전자대 상단 가장자리 중에서 상대적으로 전도대 하단 가장자리에 가까운 일함수를 갖는 도전물질을 포함할 수 있다. 상기 반도체는 상기 반도체 기판(100) 을 구성하는 반도체에 해당한다. 이와는 달리, 상기 제2 영역(a)이 피모스 영역인 경우에, 상기 게이트 전극(107)은 상기 반도체의 전도대 하단 가장자리 및 가전자대 상단 가장자리 중에서 상대적으로 상기 가전자대 상단 가장자리에 가까운 일함수를 갖는 도전물질을 포함할 수 있다. 상기 게이트 유전 패턴(105)은 열산화물, 열산화질화물, 금속산화물(ex, 알루미늄 산화물 또는 하프늄 산화물등), 금속-반도체-산소 화합물(ex, 하프늄 실리케이트등) 및 금속-반도체-산소-질소 화합물(ex, 하프늄-실리콘-산소-질소 화합물)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 가이드 패턴(110) 및 게이트 패턴(106,104)는 동시에 형성되거나 순차적으로 형성될 수 있다.
상기 가이드 패턴(110) 양측의 상기 제1 활성부에 제1 소오스/드레인(114a)을 형성한다. 상기 제1 소오스/드레인(114a)은 제2 도전형의 도펀트들로 도핑된다. 상기 제2 도전형의 도펀트들은 상기 제1 채널 영역(108)내에 도핑된 제1 도펀트들과 반대타입이다. 상기 게이트 전극(107) 양측의 상기 제2 활성부에 제2 소오스/드레인(114b)을 형성한다. 상기 제2 소오스/드레인(114b)은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 제2 소오스/드레인(114b)내 제1 도전형의 도펀트들은 상기 제2 채널 영역내 제1 도전형의 도펀트들과 반대타입이다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에 어느 하나는 n형 도펀트(ex, 인(P) 또는 아세닉(As)등)이고, 다른 하나는 p형 도펀트(ex, 보론(B)등)이다. 상기 제1 소오스/드레인(114a) 및 제2 소오스/드레인(114b)은 순차적으로 형성될 수 있다. 즉, 상기 제1 소오스/드레인(114a)을 형성한 후에 상기 제2 소오스/드레인(114b)을 형성할 수 있다. 이와는 반대로, 상기 제2 소오스/드레인(114b)을 형성한 후에 상기 제1 소오스/드레인(114a)을 형성할 수 있다. 상기 가이드 패턴(110) 및 게이트 전극(107) 양측벽에 게이트 스페이서(112)를 형성할 수 있다. 상기 제1 및 제2 소오스/드레인들(114a,114b)은 상기 게이트 스페이서(112)를 이용하여 엘디디(LDD) 구조로 형성될 수 있다.
도 2를 참조하면, 상기 반도체 기판(100) 전면 상에 층간 절연막을 형성하고, 상기 층간 절연막을 상기 가이드 패턴(110)이 노출될때까지 평탄화시킨다. 이때, 상기 제2 영역(b)의 게이트 패턴(즉, 게이트 전극(107)의 상부면)이 노출될 수 있다. 상기 평탄화된 층간 절연막(116)의 상부면은 상기 가이드 패턴(110)의 상부면과 공면을 이룰 수 있다. 상기 가이드 패턴(110)의 더미 게이트(106)는 상기 층간 절연막(116)에 대하여 식각선택비를 갖는 물질을 포함한다. 상기 더미 게이트(106)는 상기 제2 영역(b)의 게이트 전극(107)과 동일한 물질로 형성될 수 있다. 이 경우에, 상기 더미 게이트(106) 및 상기 게이트 전극(107)은 동시에 형성될 수 있다.
상기 평탄화된 층간 절연막(116)을 갖는 반도체 기판(100) 상에 마스크 패턴(118)을 형성할 수 있다. 상기 마스크 패턴(118)은 상기 제2 영역(b)의 노출된 게이트 전극(107)을 덮을 수 있다. 이때, 상기 제1 영역(a)의 상기 가이드 패턴(110)의 상부면은 노출되어 있다. 상기 마스크 패턴(118)은 감광물 및/또는 하드마스크 물질(ex, 질화물 또는 산화질화물등)으로 형성될 수 있다.
도 3을 참조하면, 선택적 식각 공정으로, 상기 가이드 패턴(110)을 식각하여 그루브(120, groove)를 형성한다. 상기 더미 게이트(106)를 제거하여 상기 그루브(120)를 형성할 수 있다. 이 경우에, 도시된 바와 같이, 상기 더미 유전 패턴(104a)은 잔존될 수 있다. 이와는 달리, 상기 더미 게이트(106) 및 더미 유전 패턴(104a)을 제거하여 상기 그루브(120)를 형성할 수 있다. 이 경우에, 상기 그루브(120)는 상기 채널 영역(108)을 노출시킬 수 있다. 상기 그루브(120)를 형성할 때, 상기 제2 영역(b)의 게이트 전극(107)은 상기 마스크 패턴(118)에 의해 보호된다.
도 4를 참조하면, 이어서, 상기 제1 채널 영역(108)에 문턱전압의 조절을 위한 불순물들을 공급한다. 도 4에서, 참조부호 "108a" 는 상기 불순물들이 공급된 제1 채널 영역(108a)을 나타낸다. 상기 불순물들은 이온 주입 공정에 의하여 상기 제1 채널 영역(108)에 공급될 수 있다. 구체적으로, 상기 그루브(120)를 갖는 반도체 기판(100)에 불순물 이온들을 주입한다. 이때, 상기 제1 영역(a)의 상기 층간 절연막(116)에 의하여 상기 불순물 이온들은 상기 제1 채널 영역(108)에 자기정렬적으로 공급된다. 즉, 상기 제1 소오스/드레인(114a)에는 상기 층간 절연막(116)에 의하여 상기 불순물 이온들이 주입되지 않는다. 또한, 상기 제2 영역(b)의 마스크 패턴(118), 층간 절연막(116) 및 게이트 전극(107)에 의하여, 상기 제2 채널 영역 및 제2 소오스/드레인(114b)에도 상기 불순물 이온들이 주입되지 않는다. 다시 말해서, 상기 불순물 이온들은 상기 그루브(120)에 자기 정렬되어 상기 제1 채널 영역(108)에만 주입될 수 있다. 상기 불순물 이온들을 주입한 후에, 상기 반도체 기판에 열처리 공정을 수행할 수 있다. 상기 열처리 공정에 의하여 상기 제1 채널 영 역(108a)내 불순물들이 활성화될 수 있다.
상술된 바와 같이, 상기 제1 채널 영역(108a)은 상기 제1 도전형의 도펀트들로 도핑되어 있으며, 또한, 상기 제1 영역(a)에 형성되는 트랜지스터의 문턱전압을 조절하기 위한 상기 불순물들을 포함한다. 상기 제1 채널 영역(108a)내에서 활성화된 제1 도전형의 도펀트들은 반도체 격자 구조의 반도체 원자들과 치환되어 있다. 이와 유사하게, 상기 제1 소오스/드레인(114a)내에서 활성화된 제2 도전형의 도펀트들도 반도체 격자 구조의 반도체 원자들과 치환되어 있다. 상기 활성화된 제1 및 제2 도전형의 도펀트들과 다르게, 상기 공급된 불순물들은 상기 제1 채널 영역(108a)내 격자 구조의 침입형 위치(interstitial position)에서 활성화된 침입형 불순물들(interstitial impurities)을 포함한다. 상기 침입형 불순물들은 상기 격자 구조의 사면체 꼭지점(tetrahedral coordination)에 해당하는 침입형 위치에서 활성화될 수 있다. 다시 말해서, 상기 제1 및 제2 도전형의 도펀트들의 활성화 메카니즘과 상기 불순물들의 활성화 메카니즘은 다르다. 상기 불순물들은 n형 도펀트 및 p형 도펀트를 포함하지 않는다. 상기 공급된 불순물들은 상기 트랜지스터의 문턱전압의 절대값을 감소시킬 수 있다. 활성화된 상기 침입형 불순물들은 이온 상태로 존재하여 전하를 가질 수 있다. 상기 트랜지스터의 문턱전압은 상기 침입형 불순물들에 의하여 조절될 수 있다.
상기 제1 영역(a)이 피모스 영역이고, 상기 제2 영역(b)이 엔모스 영역인 경우에, 상기 제1 도전형의 도펀트들은 n형 도펀트들이고, 상기 제2 도전형의 도펀트들은 p형 도펀트들이다. 이때, 상기 불순물들은 할로겐족 원소(halogen)인 것이 바 람직하다. 이로써, 상기 제1 채널 영역(108a)내 침입형 불순물들은 상기 제1 채널 영역(108a)내 다수 캐리어인 전자들을 포획하여 음전하를 가질 수 있다. 그 결과, 상기 제1 영역(a)에 형성되는 피모스 트랜지스터의 문턱전압이 조절된다. 특히, 상기 제1 영역(a)의 피모스 트랜지스터의 문턱전압의 절대값이 감소될 수 있다. 예컨대, 상기 제1 영역(a)이 피모스 영역인 경우에, 상기 불순물들은 불소일 수 있다.
상기 문턱전압의 조절을 위하여, 상기 제1 채널 영역(108a)내 공급된 불순물들은 충분한 량을 갖는 것이 바람직하다. 상기 불순물들을 이온 주입 공정으로 주입할 때, 불순물 이온들의 도즈량은 1×1015/㎠ 내지 1×1017/㎠ 인 것이 바람직하다. 이 경우에, 상기 불순물 이온들은 불소 이온들일 수 있다. 상기 불순물 이온들은 1 KeV 내지 50 KeV의 주입 에너지로 주입될 수 있다.
상기 제1 영역(a)이 엔모스 영역이고, 상기 제2 영역(b)이 피모스 영역인 경우에, 상기 제1 도전형의 도펀트들은 p형 도펀트들이고, 상기 제2 도전형의 도펀트들은 n형 도펀트들이다. 이때, 상기 불순물들은 주기율표의 1족 원소일 수 있다. 이 경우에, 상기 침입형 불순물들의 최외각 전자들은 상기 제1 채널 영역(108a)내 다수 캐리어들과 결합될 수 있다. 이로써, 상기 제1 영역(a)에 형성되는 트랜지스터의 문턱전압이 조절될 수 있다.
상기 불순물 이온들을 주입할 때, 상기 그루브(120) 아래에 잔존하는 상기 더미 유전 패턴(104)은 이온 주입용 버퍼막으로 사용될 수 있다. 이와는 다르게, 상기 더미 게이트(106) 및 더미 유전 패턴(104)을 제거하여 상기 그루브(120)를 형 성하는 경우에, 상기 불순물 이온들을 주입하기 전에, 상기 그루브(120)에 노출된 제1 채널 영역(108) 상에 버퍼 산화막을 형성할 수도 있다.
도 5를 참조하면, 상기 불순물들을 공급한 후에, 상기 그루브(120) 아래의 상기 제1 채널 영역(108a)을 노출시킨다. 상기 잔존하는 더미 유전 패턴(104) 또는 상기 버퍼 산화막을 제거하여 상기 그루브(120) 아래의 제1 채널 영역(108a)을 노출시킨다.
상기 노출된 제1 채널 영역(108a) 상에 게이트 유전막(122)을 형성한다. 상기 게이트 유전막(122)은 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 상기 게이트 유전막(122)은 금속 산화막(ex, 하프늄산화막 또는 알루미늄 산화막등), 금속-반도체-산소 화합물막(ex, 하프늄-실리콘-산소 화합물막등) 및 금속-반도체-산소-질소 화합물막(ex, 하프늄-실리콘-산소-질소 화합물등) 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 유전막(122)은 화학기상증착법 또는 원자층 적층법에 의하여 상기 그루브(120)를 갖는 반도체 기판(100) 전면 상에 콘포말하게 형성될 수 있다. 상기 게이트 유전막(122)을 형성하기 전에, 상기 노출된 제1 채널 영역(108a) 상에 계면층(미도시함)을 형성할 수 있다. 상기 계면층은 열산화물 또는 열산화질화물등으로 형성될 수 있다.
상기 게이트 유전막(122)을 형성하기 전에, 상기 제2 영역(b)의 마스크 패턴(118)을 제거할 수 있다. 이에 따라, 상기 제2 영역(b)내 상기 게이트 유전막(122)은 상기 제2 영역(b)의 층간 절연막(116) 및 게이트 전극(107) 상에 형성될 수 있다. 상기 마스크 패턴(118)이 하드마스크 물질로 형성되는 경우에, 상기 제2 영역(b)내 게이트 유전막(122)은 상기 마스크 패턴(118) 상에 형성될 수도 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 유전막(122)은 열산화 공정 및/또는 열질화공정에 의하여 형성될 수도 있다. 이 경우에, 상기 게이트 유전막(122)은 상기 노출된 제1 채널 영역(108a) 상에 한정적으로 형성될 수도 있다.
상기 게이트 유전막(122) 상에 게이트 도전막(124)을 형성한다. 상기 게이트 도전막(124)은 상기 그루브(120)를 채우는 것이 바람직하다. 상기 게이트 도전막(124)은 상기 제1 영역(a)에 형성되는 트랜지스터가 요구하는 일함수를 갖는 도전물질을 포함할 수 있다. 예컨대, 상기 제1 영역(a)이 피모스 영역인 경우에, 상기 게이트 도전막(124)은 상기 반도체 기판(100)을 이루는 반도체의 가전자대 상단 가장자리의 에너지 준위에 인접한 일함수를 갖는 도전물질을 포함할 수 있다. 이와는 달리, 상기 제1 영역(b)이 엔모스 영역인 경우에, 상기 게이트 도전막(124)은 상기 반도체의 전도대 하단 가장자리의 에너지 준위에 인접한 일함수를 갖는 도전물질을 포함할 수 있다.
상기 게이트 도전막(124) 및 상기 게이트 유전막(122)을 상기 층간 절연막(116)이 노출될때까지 평탄화시키어 상기 그루브(120)내에 게이트 유전 패턴(도 6의 참조부호 122a) 및 게이트 전극(도 6의 참조부호 124a)를 형성한다. 이때, 상기 제2 영역(b)의 게이트 유전막(122) 및 게이트 도전막(124)은 제거될 수 있다. 상기 마스크 패턴(118)이 상기 제2 영역(b)의 게이트 유전막(122) 아래에 존재하는 경우에, 상기 제2 영역(b)의 게이트 유전막(122)이 제거된 후에 상기 마스 크 패턴(118)은 제거될 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 상기 제1 채널 영역(108)내에 n형 및 p형 도펀트들과 다른 상기 불순물들을 공급하여 상기 제1 영역(a)내 트랜지스터의 문턱전압을 조절한다. 상기 공급된 불순물들은 상기 제1 채널 영역(108a)내 반도체 격자 구조의 침입형 위치에서 활성화되는 침입형 불순물들을 포함한다. 상기 침입형 불순물들은 n형 및 p형 도펀트들 보다 확산 계수가 작을 수 있다. 이에 따라, 상기 제1 채널 영역(108a)내 침입형 불순물들이 상기 제1 채널 영역(108a) 아래의 제1 활성부로 확산되는 것이 최소화될 수 있다. 그 결과, 상기 제1 채널 영역(108a) 아래 및 제1 소오스/드레인들(114a) 사이의 제1 활성부는 충분한 다수 캐리어 농도를 가져, 제1 소오스/드레인들(114a)간 펀치 특성의 열화를 최소화할 수 있다. 다시 말해서, 상기 공급된 불순물들에 의하여 상기 문턱전압을 조절함과 더불어 상기 제1 소오스/드레인들(114a)간 펀치 특성의 열화를 최소화할 수 있다.
만약, 트랜지스터의 문턱전압을 조절하기 위하여 제1 도전형의 도펀트로 도핑된 제1 채널 영역(108)내에 반대 타입인 제2 도전형의 도펀트들을 공급하면, 공급된 제2 도전형의 도펀트들이 열 버짓(thermal budget)에 의하여 제1 채널 영역(108)의 아래로 확산될 수 있다. 이로써, 제1 채널 영역(108) 아래의 제1 활성부의 다수 캐리어들의 농도가 감소되어 제1 소오스/드레인들(114a)간 펀치특성이 열화될 수 있다. 하지만, 본 발명의 실시예들에 따르면, n형 및 p형 도펀트들이 아닌 상기 불순물들을 상기 제1 채널 영역(108)에 공급하여 상기 문턱전압을 조절함과 더불어 상기 제1 소오스/드레인들(114a)간 펀치 특성의 열화를 최소화시킬 수 있다.
또한, 상기 불순물들은 선택적 주입 방식으로 상기 제1 채널 영역(108)에 공급된다. 특히, 상기 불순물들은 상기 그루브(120)를 통하여 상기 제1 채널 영역(108)에 자기정렬적으로 공급된다. 이에 따라, 상기 불순물들은 상기 제1 소오스/드레인들(114a)내로 공급되지 않는다. 그 결과, 상기 불순물들과 상기 제1 소오스/드레인들(114a)내 제2 도전형의 도펀트들간 작용에 의하여 야기될 수 있는 열화 현상을 방지할 수 있다.
만약, 상기 불순물들이 상기 제1 소오스/드레인들(114a)내로 공급되어 제2 도전형의 도펀트들과 작용하면, 제1 소오스/드레인(114a)의 저항이 증가하거나 누설전류 특성이 열화될 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 불순물들은 자기정렬적으로 상기 제1 채널 영역(108)내에 공급됨으로, 상기 제1 소오스/드레인들(114a)에 상기 불순물들이 공급되는 것이 방지된다. 그 결과, 상기 제1 소오스/드레인(114a)의 저항증가 및/또는 누설전류특성 열화등을 방지할 수 있다.
이에 더하여, 상기 불순물들이 공급된 제1 채널 영역(108a)은 상기 침입형 불순물들을 포함함으로써, 상기 제1 소오스/드레인들(114a)내 제2 도전형의 도펀트들이 상기 제1 채널 영역(108a)내로 확산되는 것을 억제할 수 있다. 그 결과, 상기 제1 채널 영역(114a)의 채널 길이가 감소되는 것을 최소화할 수 있다.
결과적으로, 고집적화에 최적화되고 신뢰성이 매우 우수한 반도체 소자를 구현할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 6을 참조하면, 반도체 기판(100)에 제1 활성부 및 제2 활성부를 정의하는 소자분리 패턴(102)이 배치된다. 상기 제1 활성부는 상기 반도체 기판(100)의 제1 영역(a)내에 정의되고, 상기 제2 활성부는 상기 반도체 기판(100)의 제2 영역(b)내에 정의된다. 상기 제1 활성부는 상기 제1 영역(a)내 소자분리 패턴(102)에 의해 둘러싸인 상기 반도체 기판(100)의 일부분일 수 있다. 상기 제1 활성부는 제1 도전형의 도펀트들로 도핑되어 있다. 상기 제2 활성부는 상기 제2 영역(b)내 소자분리 패턴(102)에 의해 둘러싸인 상기 반도체 기판(100)의 일부분일 수 있다. 상기 제2 활성부는 제2 도전형의 도펀트들로 도핑되어 있다. 상기 제1 영역(a) 및 제2 영역(b) 중에서 어느 하나는 엔모스 영역이고 다른 하나는 피모스 영역이다.
제1 게이트 전극(124a)이 상기 제1 활성부를 가로지르고, 제1 게이트 유전 패턴(122a)이 상기 제1 게이트 전극(124a) 및 제1 활성부 사이에 개재된다. 상기 제1 게이트 유전 패턴(122a)은 연장되어 상기 제1 게이트 전극(124a)의 양측벽을 덮을 수 있다. 상기 제1 게이트 전극(124a) 아래에 제1 채널 영역(108a)이 정의된다. 상기 제1 채널 영역(108a)은 상기 제1 활성부의 일부이다. 상기 제1 게이트 전극(124a) 양측의 상기 제1 활성부에 제1 소오스/드레인들(114a)이 배치된다. 상기 제1 소오스/드레인들(114a)은 제2 도전형의 도펀트들로 도핑된다.
제2 게이트 전극(107)이 상기 제2 활성부를 가르지르고, 제2 게이트 유전 패턴(105)이 상기 제2 게이트 전극(107) 및 제2 활성부 사이에 개재된다. 상기 제2 게이트 전극(107) 아래에 상기 제2 활성부의 일부인 제2 채널 영역이 정의된다. 상 기 제2 게이트 전극(107) 양측의 상기 제2 활성부에 제1 도전형의 도펀트들로 도핑된 제2 소오스/드레인들(114b)이 배치될 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다.
게이트 스페이서(112)가 상기 제1 게이트 전극(124a)의 양측벽 및 제2 게이트 전극(107)의 양측벽 상에 배치될 수 있다. 상기 제1 게이트 유전 패턴(122a)이 연장되어 상기 제1 게이트 전극(124a)의 양측벽을 덮는 경우에, 상기 제1 게이트 유전 패턴(122a)의 연장부는 상기 게이트 스페이서(112) 및 상기 제1 게이트 전극(124a) 사이에 개재될 수 있다.
상기 제1 채널 영역(108a)은 제1 도전형의 도펀트들 및 불순물들을 포함한다. 상기 제1 채널 영역(108a)내에서 활성화된 제1 도전형의 도펀트들은 반도체 격자 구조의 반도체 원자들과 치환된다. 상기 제1 채널 영역(108a)내 불순물들은 상기 반도체 격자 구조의 침입형 위치에서 활성화된 침입형 불순물들을 포함한다. 상기 불순물들은 n형 도펀트 및 p형 도펀트들을 포함하지 않는다. 상기 제1 채널 영역(108a)내 불순물들의 농도는 2×1020/㎤ 내지 2×1022/㎤인 것이 바람직하다. 도 1 내지 도 5를 참조하여 설명한 것과 같이, 상기 불순물들은 상기 제1 채널 영역(108a)내에 자기정렬 방식으로 공급되기 때문에, 상기 제1 소오스/드레인(114a)은 상기 불순물들을 포함하지 않을 수 있다. 특히, 상기 제1 소오스/드레인(114a)의 적어도 중앙부는 상기 불순물들을 포함하지 않는다. 예컨대, 상기 제1 소오스/드레인(114a)의 콘택 플러그(미도시함)와 접촉되는 부분은 상기 불순물들을 포함하지 않는다.
층간 절연막(116)이 상기 기판(100) 상에 배치된다. 상기 층간 절연막(116)은 상기 제1 및 제2 소오스/드레인들(114a,114b) 및 소자분리 패턴(102)을 덮는다. 상기 층간 절연막(116)의 상부면은 상기 제1 게이트 전극(108a)의 상부면과 공면을 이룬다. 또한, 상기 층간 절연막(116)의 상부면은 상기 제2 게이트 전극(108a)의 상부면과 공면을 이룰 수 있다.
다음으로, 본 발명의 실시예에 따른 반도체 소자의 특성을 도 7의 그래프를 참조하여 설명한다. 도 7의 그래프는 실험에 의한 트랜지스터들의 문턱전압을 나타낸다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 특성을 설명하기 위한 그래프이다. 그래프의 x축은 트랜지스터들의 채널 길이를 나타내고, y축은 트랜지스터의 문턱전압을 나타낸다.
도 7을 참조하면, 실험을 위하여, 제1 시료, 제2 시료 및 제3 시료를 준비하였다. 상기 제1 시료는 기판 상에 형성된 피모스 트랜지스터들을 포함한다. 상기 제1 시료의 피모스 트랜지스터들은 서로 다른 채널 길이들을 갖고, 상기 제1 시료의 피모스 트랜지스터들의 게이트 유전막들은 서로 동일한 물질 및 서로 동일한 두께로 형성되었다. 이와 마찬가지로, 상기 제2 시료 및 제3 시료의 각각은 다수의 피모스 트랜지스터들을 포함한다. 상기 제2 및 제2 시료들의 피모스 트랜지스터들은 상기 제1 시료의 피모스 트랜지스터들과 동일한 게이트 유전막 및 동일한 채널 길이들을 갖도록 형성하였다.
상기 제1 시료의 피모스 트랜지스터들의 채널 영역들에 불소 이온들을 2×1015/㎠의 도즈량으로 주입하였다. 이와는 달리, 상기 제2 시료의 피모스 트랜지스터들의 채널 영역들에는 불소 이온들을 5×1014/㎠의 도즈량으로 주입하였다. 상기 제3 시료의 피모스 트랜지스터들의 채널 영역들에는 불소 이온들을 주입하지 않았다. 상기 제1, 제2 및 제3 시료들의 피모스 트랜지스터들의 문턱전압들을 도 7에 도시하였다. 도 7에서, 사각형들은 상기 제1 시료의 피모스 트랜지스터들의 문턱전압들을 나타내고, 원들은 상기 제2 시료의 피모스 트랜지스터들의 문턱전압들을 나타내며, 삼각형들은 상기 제3 시료의 피모스 트랜지스터들의 문턱전압들을 나타낸다.
도 7에 개시된 바와 같이, 상기 제1 시료(도즈량: 2×1015/㎠)의 피모스 트랜지스터들의 문턱전압의 절대값들은 상기 제3 시료의 피모스 트랜지스터들의 문턱전압들의 절대값들 보다 감소 되었음을 알 수 있다. 이로 볼 때, 상기 n형 및 p형 도펀트들이 아닌 상기 불순물들(ex, 불소)을 채널 영역들에 공급함으로써, 문턱전압들이 조절되었음을 알 수 있다.
또한, 불소 이온들의 도즈량이 1×1015/㎠ 보다 작은 상기 제2 시료(도즈량: 5×1014/㎠)의 피모스 트랜지스터들의 문턱전압들은 상기 제3 시료의 피모스 트랜지스터들의 문턱전압들과 비슷하게 나타났다. 즉, 상기 제2 시료의 피모스 트랜지스 터들의 문턱전압들은 조절되지 않았다. 이로 볼 때, 트랜지스터의 문턱전압을 조절하기 위하여, 채널 영역내에 본 발명의 실시예에 따른 불순물들이 충분히 공급되어야 함을 알 수 있다.
(제2 실시예)
본 실시예에서, 상술한 제1 실시예와 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체 기판(100)에 소자분리 패턴(102)을 형성하여 제1 영역(a)의 제1 활성부 및 제2 영역(b)의 제2 활성부를 정의한다. 상기 제1 활성부는 제1 도전형의 도펀트들로 도핑되고, 상기 제2 활성부는 제2 도전형의 도펀트들로 도핑된다. 상기 제1 활성부를 가로지르는 가이드 패턴(210)을 형성한다. 상기 가이드 패턴(210)은 차례로 적층된 제1 게이트 유전 패턴(204) 및 제1 게이트 전극(206)을 포함한다. 상기 제1 게이트 전극(206) 아래의 상기 제1 활성부에 제1 채널 영역(108)이 정의된다. 상기 제1 채널 영역(108)은 상기 제1 활성부의 일부분에 해당한다. 상기 제2 활성부 상에 차례로 적층된 제2 게이트 유전 패턴(105) 및 제2 게이트 전극(107)을 형성한다. 상기 제2 게이트 전극(107)은 상기 제2 활성부를 가로지르고, 상기 제2 게이트 유전 패턴(105)은 상기 제2 게이트 전극(107) 및 상기 제2 활성부 사이에 개재된다. 상기 제2 게이트 전극(107) 아래의 상기 제2 활 성부에 제2 채널 영역이 정의된다. 상기 제2 채널 영역은 상기 제2 활성부의 일부분에 해당한다.
상기 제1 게이트 전극(206) 및 제2 게이트 전극(107) 중에 어느 하나는 엔모스 트랜지스터가 요구하는 일함수를 갖는 도전 물질을 포함하고, 다른 하나는 피모스 트랜지스터가 요구하는 일함수를 갖는 도전 물질을 포함할 수 있다. 상기 제1 및 제2 게이트 유전 패턴들(204,105)은 서로 다른 유전물질로 형성되거나, 서로 동일한 유전물질로 형성될 수 있다.
상기 가이드 패턴(210) 및 제2 게이트 전극(107)을 형성하는 일 방법을 설명한다. 먼저, 제1 및 제2 활성부들을 갖는 상기 반도체 기판(100) 전면 상에 제1 게이트 유전막, 제1 게이트 도전막 및 식각 정지막을 차례로 형성한다. 이어서, 상기 제2 영역(b)내의 식각 정지막, 제1 게이트 도전막 및 제1 게이트 유전막을 제거하여 상기 제2 활성부를 노출시킨다. 이때, 상기 제1 영역(a)내 식각 정지막, 제1 게이트 도전막 및 제1 게이트 유전막은 그대로 잔존시킨다. 이어서, 상기 반도체 기판(100) 전면 상에 제2 게이트 유전막 및 제2 게이트 도전막을 차례로 형성한다. 이어서, 상기 제1 영역(a)내 제2 게이트 도전막, 제2 게이트 유전막 및 식각 정지막을 제거한다. 이때, 상기 제2 영역(b)내 제2 게이트 도전막 및 제2 게이트 유전막은 잔존된다. 상기 제1 영역(a)내 제1 게이트 도전막 및 제1 게이트 유전막을 연속적으로 패터닝하여 상기 가이드 패턴(210)을 형성한다. 상기 제2 영역(b)내 제2 게이트 도전막 및 제2 게이트 유전막을 연속적으로 패터닝하여 상기 제2 게이트 유전 패턴(105) 및 제2 게이트 전극(107)을 형성한다. 이로써, 상기 제1 및 제2 게이 트 전극들(206,107)은 서로 다른 도전 물질들을 포함하도록 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 및 제2 게이트 전극들(206,107)은 다른 방법들에 의하여 형성될 수도 있다.
상기 가이드 패턴(210) 양측의 상기 제1 활성부에 제2 도전형의 도펀트들로 도핑된 제1 소오스/드레인(114a)을 형성한다. 상기 제2 게이트 전극(107) 양측의 상기 제2 활성부에 제1 도전형의 도펀트들로 도핑된 제2 소오스/드레인(114b)을 형성한다. 상기 가이드 패턴(210) 양측벽 및 상기 제2 게이트 전극(107) 양측벽 상에 게이트 스페이서(112)를 형성한다. 상기 상기 제1 및 제2 소오스/드레인들(114a,114b)은 상기 게이트 스페이서(112)를 이용하여 엘디디 구조로 형성될 수 있다.
상기 반도체 기판(100) 전면 상에 층간 절연막을 형성하고, 상기 층간 절연막을 상기 가이드 패턴(210) 및 제2 게이트 전극(107)이 노출될때까지 평탄화시킨다. 이로써, 상기 평탄화된 층간 절연막(116)의 상부면은 상기 가이드 패턴(210) 및 제2 게이트 전극(107)의 상부면들과 공면을 이룰 수 있다.
도 9를 참조하면, 상기 가이드 패턴(210)을 식각하여 제1 그루브(220a)를 형성한다. 구체적으로, 상기 제1 게이트 전극(206)의 상부면을 식각하여 상기 제1 그루브(220a)를 형성할 수 있다. 이때, 상기 제1 게이트 전극(206)의 아랫부분은 잔존될 수 있다. 즉, 상기 제1 게이트 전극(206)의 윗부분을 제거하여 상기 제1 그루브(220a)를 형성할 수 있다. 상기 제1 그루브(220a)는 상기 식각된 제1 게이트 전극(206a)을 노출시킨다. 상기 제1 그루브(220a)의 형성시에, 상기 제2 게이트 전극(107)의 상부면도 식각되어, 상기 제2 영역(b)내에 제2 그루브(220b)가 형성될 수도 있다. 상기 제2 그루브(220b)는 상기 식각된 제2 게이트 전극(107b)을 노출시킬 수 있다. 상기 식각된 제1 게이트 전극(206a) 및 식각된 제2 게이트 전극(107a) 중에 어느 하나는 엔모스 트랜지스터가 요구하는 일함수를 갖는 도전물질을 포함하고, 다른 하나는 피모스 트랜지스터가 요구하는 일함수를 갖는 도전물질을 포함할 수 있다.
상기 반도체 기판(100) 상에 마스크 패턴(118a)을 형성한다. 상기 마스크 패턴(118a)은 상기 제2 영역(b)내에 형성되어, 상기 식각된 제2 게이트 전극(107a) 및 층간 절연막(116)을 덮을 수 있다. 상기 마스크 패턴(118a)은 상기 제2 그루브(220a)을 채울 수 있다. 이때, 상기 제1 그루브(220a)는 노출된다.
본 발명의 일 실시예에 따르면, 상기 마스크 패턴(118a)은 상기 제1 그루브(220a)를 형성하기 전에 형성될 수 있다. 이 경우에, 상기 제2 그루브(220b)는 형성되지 않을 수 있다. 예컨대, 상기 제2 게이트 전극(107)을 덮는 상기 마스크 패턴(118a)을 형성한 후에, 상기 제1 게이트 전극(206)를 식각하여 상기 제1 그루브(220a)를 형성할 수 있다.
계속해서, 도 9를 참조하면, 상기 제1 그루브(220a) 및 마스크 패턴(118a)을 갖는 반도체 기판(100)에 문턱전압 조절을 위한 불순물들을 상기 제1 채널 영역(108)내에 공급한다. 상기 불순물들은 이온 주입 공정에 의하여 공급될 수 있다. 이때, 상기 제1 영역(a)내에서, 상기 제1 그루브(220a)의 바닥면은 상기 평탄화된 층간 절연막(116)의 상부면 보다 낮다. 이에 따라, 상기 불순물 이온들은 상 기 제1 채널 영역(108)에 자기정렬적으로 공급될 수 있다. 상기 평탄화된 층간 절연막(116)이 상기 불순물 이온들을 블로킹하여 상기 제1 소오스/드레인(114a)에는 상기 불순물 이온들이 주입되지 않을 수 있다. 상기 불순물들은 상술한 제1 실시예에서 설명한 것과 동일할 수 있다. 다만, 상기 제1 그루브(220a) 아래에 상기 식각된 제1 게이트 전극(206a)이 잔존함으로, 상기 불순물들을 이온 주입 공정을 공급할 때, 이온 주입 에너지는 상술한 제1 실시예 보다 클 수 있다. 이온 주입 에너지를 제외한 상기 불순물들의 다른 특징들은 상술한 제1 실시예와 동일할 수 있다.
상기 불순물들을 공급한 후에, 열처리 공정을 수행할 수 있다. 상기 열처리 공정에 의하여 상기 불순물들이 상기 제1 채널 영역(108a) 내에서 활성화될 수 있다. 이와는 달리, 상기 열처리 공정이 생략되고, 상기 제1 채널 영역(108a)내 공급될 불순물들은 후속 공정들의 공정 온도의 열에 의하여 활성화될 수도 있다.
도 10을 참조하면, 상기 불순물들을 공급한 후에, 상기 마스크 패턴(118a)을 제거하여 상기 제2 그루브(220b)를 노출시킬 수 있다. 이어서, 상기 제1 및 제2 그루브들(220a,220b)을 채우는 저저항 도전막(225)을 반도체 기판(100) 전면 상에 형성할 수 있다. 상기 저저항 도전막(225)은 상기 제1 게이트 전극(206a) 보다 낮은 비저항을 갖는 도전물질을 포함할 수 있다. 또한, 상기 저저항 도전막(225)은 상기 제2 게이트 전극(107a) 보다 낮은 비저항을 갖는 도전물질을 포함할 수 있다. 예컨대, 상기 저저항 도전막(225)은 텅스텐, 구리, 알루미늄, 금속-반도체 화합물등에서 선택된 적어도 하나를 포함할 수 있다. 상기 저저항 도전막(225)을 상기 층간 절연막(116)이 노출될때까지 평탄화시키어, 도 11의 제1 캐핑 패턴(225a) 및 제2 캐핑 패턴(225b)을 형성할 수 있다. 상기 제2 그루브(220b)가 형성되지 않는 경우에, 상기 제2 캐핑 패턴(225b)은 생략될 수 있다.
본 발명의 일 실시예에 따르면, 상기 저저항 도전막(225)을 대신하여 상기 제1 및 제2 그루브들(220a,220b)을 채우는 캐핑 절연막을 반도체 기판(100) 전면 상에 형성하고, 상기 캐핑 절연막을 상기 층간 절연막이 노출될때까지 평탄화시킬 수 있다. 이에 따라, 도 11의 제1 및 제2 캐핑 패턴들(225a,225b)은 절연물질로 형성될 수도 있다. 이 경우에, 상기 제1 및 제2 캐핑 패턴들(225a,225b)은 상기 층간 절연막(116)에 대하여 식각선택비를 갖는 절연물질을 포함할 수 있다. 예컨대, 상기 층간 절연막(116)은 산화물로 형성되고, 상기 제1 및 제2 캐핑 패턴들(225a,225b)은 질화물 또는 산화질화물로 형성될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 11을 참조하면, 제1 영역(a) 및 제2 영역(b)을 갖는 반도체 기판(100)에 소자분리 패턴(202)이 배치된다. 상기 소자분리 패턴(202)은 상기 제1 영역(a)내의 제1 활성부 및 상기 제2 영역(b)내의 제2 활성부를 정의한다. 상기 제1 활성부는 제1 도전형의 도펀트들로 도핑되고, 상기 제2 활성부는 제2 도전형의 도펀트들로 도핑된다.
제1 게이트 전극(206a)이 상기 제1 활성부 상을 가로지르고, 제1 게이트 유전 패턴(204)이 상기 제1 게이트 전극(206a) 및 제1 활성부 사이에 개재될 수 있다. 상기 제1 게이트 전극(206a) 상에 제1 캐핑 패턴(225a)이 배치될 수 있다. 상기 제1 캐핑 패턴(225a)은 상기 제1 게이트 전극(206a)의 양측벽에 각각 정렬된 양측벽을 가질 수 있다. 예컨대, 상기 제1 캐핑 패턴(225a)의 양측벽은 각각 상기 제1 게이트 전극(206a)의 양측벽과 각각 공면을 이룰 수 있다. 상기 제1 게이트 전극(206a) 양측의 상기 제1 활성부에 제2 도전형의 도펀트로 도핑된 제1 소오스/드레인(114a)이 배치된다. 상기 제1 게이트 전극(206a) 아래의 상기 제1 활성부에 제1 채널 영역(108a)이 정의된다. 상기 제1 채널 영역(108a)은 제1 도전형의 도펀트들 및 문턱전압의 조절을 위한 불순물들을 포함한다. 상기 제 채널 영역(108a)내에서 활성화된 제1 도전형의 도펀트들은 반도체 격자 구조에서 반도체 원자들과 치환되고, 상기 불순물들은 상기 제1 채널 영역(108a)내에서 상기 반도체 격자 구조의 침입형 위치에서 활성화된 침입형 불순물들을 포함한다. 상기 제1 채널 영역(108a)의 다른 특징들은 상술한 제1 실시예에서 설명하였음으로 생략한다.
제2 게이트 전극(107a)이 상기 제2 활성부 상을 가로지르고, 제2 게이트 유전 패턴(105)이 상기 제2 게이트 전극(107a) 및 제2 활성부 사이에 개재될 수 있다. 상기 제2 게이트 전극(107a) 상에 제2 캐핑 패턴(225b)이 배치될 수 있다. 상기 제2 캐핑 패턴(225b)은 상기 제2 게이트 전극(107a)의 양측벽에 각각 정렬된 양측벽을 가질 수 있다. 상기 제2 게이트 전극(107a) 양측의 상기 제2 활성부에 제1 도전형의 도펀트들로 도핑된 제2 소오스/드레인(114b)이 배치된다. 상기 제2 게이트 전극(107a) 아래의 상기 제2 활성부에 제2 도전형의 도펀트들로 도핑된 제2 채널 영역이 정의된다.
게이트 스페이서(112)가 상기 제1 게이트 전극(206a) 및 제2 캐핑 패턴(225a)의 양측벽들, 및 상기 제2 게이트 전극(107a) 및 제2 캐핑 패턴(225b)의 양측벽들 상에 배치될 수 있다. 층간 절연막(116)이 상기 제1 및 제2 소오스/드레인들(114a,114b) 및 소자분리 패턴(102)을 덮는다. 상기 층간 절연막(116)의 상부면은 상기 제1 및 제2 캐핑 패턴들(225a,225b)의 상부면들과 공면을 이룰 수 있다.
상기 제1 캐핑 패턴(225a)은 상기 제1 게이트 전극(206a)에 비하여 낮은 비저항을 갖는 도전물질을 포함할 수 있다. 이와는 달리, 상기 제1 캐핑 패턴(225a)은 상기 층간 절연막(116)에 대하여 식각선택비를 갖는 절연물질을 포함할 수도 있다. 상기 제1 캐핑 패턴(225a) 및 제2 캐핑 패턴(225b)은 서로 동일한 물질로 형성될 수 있다. 상기 제2 캐핑 패턴(225b)은 생략될 수도 있다. 상기 제2 캐핑 패턴(225b)이 생략되는 경우에, 상기 제2 게이트 전극(107a)의 상부면은 상기 층간 절연막(116)의 상부면 및 상기 제1 캐핑 패턴(225a)의 상부면과 공면을 이룰 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 특성을 설명하기 위한 그래프.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도.

Claims (10)

  1. 반도체 기판에 제1 도전형의 도펀트들로 도핑된 채널 영역을 정의하는 것;
    상기 채널 영역의 양측의 반도체 기판에 제2 도전형의 도펀트들로 도핑된 소오스/드레인을 형성하는 것; 및
    선택적 주입 방식으로, 문턱전압을 조절하기 위한 불순물들을 상기 채널 영역내에 공급하는 것을 포함하되, 상기 채널 영역내에서 활성화된 제1 도전형의 도펀트들은 반도체 격자 구조의 반도체 원자들과 치환되고, 상기 공급된 불순물들은 상기 반도체 격자 구조의 침입형 위치에서 활성화된 침입형 불순물들을 포함하는 반도체 소자의 형성 방법.
  2. 청구항 1항에 있어서,
    상기 제1 도전형의 도펀트들은 n형 도펀트들이고, 상기 제2 도전형의 도펀트들은 p형 도펀트들이며, 상기 불순물들은 할로겐족 원소인 반도체 소자의 형성 방법.
  3. 청구항 1항에 있어서,
    상기 불순물들을 상기 채널 영역내에 공급한 후에, 상기 기판에 열처리 공정을 수행하는 것을 더 포함하는 반도체 소자의 형성 방법.
  4. 청구항 1항에 있어서,
    상기 불순물들은 이온 주입법으로 상기 채널 영역내에 공급되고,
    상기 이온 주입법의 불순물 이온들의 도즈량은 1×1015/㎠ 내지 1×1017/㎠인 반도체 소자의 형성 방법.
  5. 청구항 1항에 있어서,
    상기 불순물들은 n형 도펀트들 및 p형 도펀트들을 포함하지 않는 반도체 소자의 형성 방법.
  6. 청구항 1항에 있어서,
    상기 채널 영역을 정의하는 것 및 상기 불순물들을 채널 영역내에 공급하는 것은,
    상기 기판 상에 가이드 패턴을 형성하여 상기 가이드 패턴 아래에 상기 채널 영역을 정의하는 것;
    상기 기판 전면 상에 층간 절연막을 형성하는 것;
    상기 층간 절연막을 상기 가이드 패턴이 노출될때까지 평탄화시키는 것;
    상기 가이드 패턴을 식각하여 그루브를 형성하는 것; 및
    상기 그루브를 갖는 기판에 불순물 이온들을 주입하는 것을 포함하는 반도체 소자의 형성 방법.
  7. 청구항 6항에 있어서,
    상기 가이드 패턴은 차례로 적층된 더미 유전 패턴 및 더미 게이트를 포함하고,
    상기 그루브를 형성하는 것은 적어도 상기 더미 게이트를 제거하는 것을 포함하는 반도체 소자의 형성 방법.
  8. 청구항 7항에 있어서,
    상기 불순물들을 공급한 후에,
    상기 그루브 아래의 반도체 기판을 노출시키는 것;
    상기 노출된 반도체 기판 상에 게이트 유전막을 형성하는 것; 및
    상기 게이트 유전막 상 및 상기 그루브내에 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 형성 방법.
  9. 청구항 6항에 있어서,
    상기 가이드 패턴은 차례로 적층된 게이트 유전 패턴 및 게이트 전극을 포함하고,
    상기 그루브를 형성하는 것은 상기 게이트 전극의 윗부분을 제거하되, 상기 게이트 전극의 아랫부분을 잔존시키는 것을 포함하는 반도체 소자.
  10. 기판에 정의되고 제1 도전형의 도펀트들로 도핑되고, 불순물들을 포함하는 채널 영역;
    상기 채널 영역 상에 배치된 게이트 전극; 및
    상기 채널 영역 양측의 기판에 각각 형성되고 제2 도전형의 도펀트들로 도핑된 소오스/드레인을 포함하되, 상기 채널 영역내에서 활성화된 제1 도펀트들은 격자 구조의 반도체 원자와 치환되고, 상기 불순물들은 상기 격자 구조의 침입형 위치에서 활성화된 침입형 불순물들을 포함하는 반도체 소자.
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