KR102198663B1 - 게이트 올 어라운드 아키텍처들에 대한 선택적 에칭 - Google Patents

게이트 올 어라운드 아키텍처들에 대한 선택적 에칭 Download PDF

Info

Publication number
KR102198663B1
KR102198663B1 KR1020167013789A KR20167013789A KR102198663B1 KR 102198663 B1 KR102198663 B1 KR 102198663B1 KR 1020167013789 A KR1020167013789 A KR 1020167013789A KR 20167013789 A KR20167013789 A KR 20167013789A KR 102198663 B1 KR102198663 B1 KR 102198663B1
Authority
KR
South Korea
Prior art keywords
sacrificial
channel
etching
layer
range
Prior art date
Application number
KR1020167013789A
Other languages
English (en)
Other versions
KR20160102972A (ko
Inventor
승 훈 성
로버트 비. 주니어 투르콧
아난드 머티
세연 김
켈린 쿤
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160102972A publication Critical patent/KR20160102972A/ko
Application granted granted Critical
Publication of KR102198663B1 publication Critical patent/KR102198663B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 개시내용은 희생 재료를 에칭하는 방법에 관한 것이다. 이 방법은 반응 챔버에 반도체 기판을 공급하는 단계를 포함하고, 여기서, 기판은 기판상에 배치된 채널 및 그 채널의 적어도 일부 상에 배치된 희생층을 포함한다. 방법은 반응 챔버에 인터할로겐 증기를 공급하는 단계, 인터할로겐 증기로 희생층의 적어도 일부를 에칭하는 단계, 및 희생층 아래로부터 상기 채널의 적어도 일부를 노출시키는 단계를 더 포함한다.

Description

게이트 올 어라운드 아키텍처들에 대한 선택적 에칭{SELECTIVE ETCHING FOR GATE ALL AROUND ARCHITECTURES}
본 개시내용은 인터할로겐(interhalogen) 또는 할로겐-희귀 원소(halogen - noble element) 화합물들과의 기상 에칭 기법들을 사용한 게이트 올 어라운드(gate all around) 아키텍처들에 대한 선택적 에칭에 관한 것이다.
반도체 디바이스들이 축소됨에 따라, 3차원 토폴로지의 사용이 증가한다. 채널들의 일부를 형성하기 위한 나노와이어들을 포함하는 게이트 올 어라운드 아키텍처들이 트랜지스터 설계에서 구현되고 있다. 이러한 설계들을 형성하는 데 있어서 대체 금속 게이트 방법들을 사용하여, 희생 재료들이 디바이스에서 다른 특징부들을 형성하기 위한 지지체들을 제공하기 위해 다양한 단계들에서 사용된다. 예를 들어, 희생 게이트 재료가 퇴적되고, 측벽 스페이서들이 희생 게이트의 양 측면들 상에 형성된다. 공정에서 나중에, 희생 재료는 제거되어 트랜지스터에 배치될 실제 게이트 전극에 자리를 내어준다. 유사하게, 희생층들이 제조 동안 나노와이어들을 지지하기 위해 나노와이어들 사이에 형성된다.
그러나, 나노와이어들 사이의 희생층 재료는, 예를 들어, 나노와이어 재료와 조성이 많이 다르지 않은 경향이 있다. 희생 재료의 습식 에칭은 채널 붕괴, 에칭 선택도 문제들, 및 에칭될 모든 표면들에 에천트가 도달할 수 없는 것과 같은 잠재적 도전과제들을 갖는다. 플라즈마 에칭을 사용하는 등방성 에칭은 에칭될 표면들에 대한 에천트의 접근성을 향상시키는 것으로 여겨지지만, 플라즈마에 의한 손상 및 에칭 선택도는 아직 개선되어야 한다. 따라서, 에칭 선택도가 상대적으로 높은 에칭 공정을 제공하는 데 있어서 개선, 특징 기하구조로의 에칭 재료의 접근성에서의 개선, 및 재료 손상이 대체 게이트 방법들을 사용하여 3차원 토폴로지들을 형성하는 데 있어서 최소화되는 것에 대한 여지가 남아 있다.
본 개시내용의 위에서 언급한 특징들 및 다른 특징들, 및 이들을 달성하는 방식은 첨부한 도면과 함께 본원에 설명하는 실시예들의 아래의 설명을 참조하여 더욱 명백해지고 더 양호화게 이해될 수 있다.
도 1은 반도체 디바이스에서 채널층들 사이에서 희생 재료를 에칭하는 흐름도를 예시한다.
도 2a 및 도 2b는 게이트 올 어라운드 디바이스를 형성하는 방법의 실시예의 흐름도를 예시한다. 흐름도는 도 2a에서 시작하여 도 2b에서 종료된다.
도 3a는 하드마스크로 캡핑된 채널 재료 및 희생 재료의 교호층들의 스택을 포함하는 반도체 기판상에 형성된 핀의 실시예를 예시하고, 얕은 트렌치 격리 영역들이 또한 예시된다.
도 3b는 핀 스택 위에 형성된 희생 게이트 전극을 갖는 핀 스택의 실시예를 예시한다.
도 3c는 핀 스택 위의 희생 전극의 양 측면들 상에 형성된 측벽 스페이서들의 실시예를 예시한다.
도 3d는 라인 3d-3d를 따라 취해진 도 3c의 단면도를 예시한다.
도 3e는 핀 스택이 소스 및 드레인 재료 성장에 자리를 내어주기 위해 제거된 반도체 디바이스를 예시한다.
도 3f는 측벽 스페이서들의 양 측면들 상에 성장된 소스 및 드레인을 포함하는 반도체 디바이스의 단면을 예시한다.
도 3g는 소스 및 드레인 영역들 위에 퇴적된 층간 유전체를 포함하는 반도체 디바이스의 실시예의 사시도를 예시한다.
도 3h는 희생 게이트가 제거된 반도체 디바이스의 실시예의 단면을 예시한다.
도 3i는 라인 3i-3i를 따라 취해진 도 3h의 단면도를 예시한다.
도 3j는 하드마스크 및 희생 재료 층들이 제거된 반도체 디바이스의 실시예를 예시한다.
도 3k는 유전체층이 채널 재료 위에 형성되고 게이트 전극이 채널 재료 주위에 형성되는 반도체 디바이스의 실시예를 예시한다.
위에서 언급한 바와 같이, 트랜지스터들의 스케일링이 계속됨에 따라, 3차원 토폴로지에 대한 필요성이 상대적으로 필수적이 되고 있다. 나노와이어들을 포함하는 게이트 올 어라운드 아키텍처들이 3-게이트(또는 핀 전계 효과 트랜지스터) 아키텍처와 함께 금속-산화물-반도체 또는 상보적 금속-산화물-반도체 트랜지스터 설계에서 구현되고 있다. 3차원 트랜지스터들을 형성하기 위해 대체 금속 게이트 또는 감법(subtractive) 금속 게이트 공정들을 사용하는 데 있어서, 희생 재료들이 다양한 단계들 동안 활용된 후, 트랜지스터들의 형성 동안 제거된다. 예를 들어, 흐름 공정에서 나중에 형성되는 게이트 전극에 자리를 내어주기 위해 나노와이어 층들 사이에서 희생층들이 사용된다. 그러나, 희생 재료는 나노와이어들을 형성하는 채널 재료와 조성적으로 유사한 경향이 있다. 희생 재료의 습식 에칭은 채널 붕괴, 에칭 선택도, 및 에칭될 모든 표면들에 도달할 에천트의 능력과 같은 잠재적 도전과제들을 갖는다. 플라즈마 에칭을 사용하는 등방성 에칭은 에칭될 표면들에 대한 에천트의 접근성을 향상시키는 것으로 여겨지지만, 플라즈마에 의한 손상이 발생하고 에칭 선택도는 아직 개선되어야 한다.
본원에 설명되는 공정들에서, 인터할로겐 및 할로겐-희귀 원소 화합물들이 채널 재료 주위에서 희생 재료를 에칭하여 트랜지스터에서 채널들의 적어도 일부를 제공하는 나노와이어들을 형성하기 위해 기상(vapor phase)으로 사용된다. 에칭 공정은 에천트가 층간 유전체, 얕은 트렌치 재료들, 게이트 스페이서들, 및 소스 및 드레인 재료들과 같은 다른 재료들에 대한 선택도를 나타내기 때문에 나노와이어들 사이의 희생층들을 제거할 때 마스크를 요구하지 않는다. 또한, 공정은 디바이스의 특징부들로의 에천트의 향상된 접근성을 허용한다.
실시예들에서, 본 개시내용은 반도체 디바이스들을 형성하는데 사용되는 희생 재료를 에칭하는 방법에 관한 것이다. 도 1의 실시예에 예시되어 있는 바와 같이, 공정(100)은 반응 챔버(102)에 반도체 기판을 공급하는 것을 포함한다. 반도체 기판은 예를 들어, 기판상에 배치될 수 있거나 반도체 기판의 일부로부터 형성될 수 있는 채널 재료를 포함한다. 채널은 전계 효과 트랜지스터의 타입, 즉, NMOS 또는 PMOS에 따라 전자들 또는 홀들이 흐르는 소스와 드레인 사이의 반도체에서의 재료의 영역으로서 본원에서 이해된다. 또한, 반도체 기판은 채널 재료의 위, 채널 재료의 아래, 또는 하나보다 많은 측면 상의 채널 재료의 주위를 포함하는, 채널 재료의 적어도 일부 상에 배치된 희생 재료를 또한 포함한다. 희생 재료는 트랜지스터의 게이트-올-어라운드 구조체들의 형성을 지지하는 일시적인 지지체를 제공하기 위해 초기에 퇴적된 후 제거되는 재료인 것으로 이해된다. 나노와이어들을 형성하는 경우에, 채널층들이 제조의 상당한 부분 동안 희생층들에 의해 지지된다. 예를 들어, 채널들을 형성하기 위해 나노와이어들을 이용하는 게이트 올 어라운드 디바이스의 경우에, 나노와이어들 사이의 채널 영역에서의 희생층들은 게이트 유전체 및 게이트 전극으로 대체된다.
실시예들에서, 반도체 기판은 실리콘, 게르마늄, 실리콘 게르마늄 또는 Ⅲ-Ⅴ족 화합물 반도체 재료와 같은 단결정 재료로부터 형성된다. 다른 실시예에서, 기판은 이산화 실리콘, 질화 실리콘 또는 산질화 실리콘을 포함하지만 이에 제한되지 않는 재료로 이루어진 상부 절연체층이 단결정 재료상에 배치된 실리콘-온-절연체 기판으로부터 형성된다. 채널 재료는 하기의 재료들: 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 인듐 주석(InSb), 갈륨 인(GaP), 갈륨 안티몬(GaSb), 인듐 알루미늄 비소(InAlAs), 인듐 갈륨 비소(InGaAs), 갈륨 안티몬 인(GaSbP), 갈륨 비소 안티몬(GaAsSb), 인듐 인(InP), 및 그래핀 중 하나 이상으로부터 선택될 수 있다. 희생 재료는 Ⅲ족, Ⅳ족 또는 Ⅴ족 원소들을 포함하는 반도체를 포함하고, 여기서, 실시예들에서, Ⅲ족, Ⅳ족 또는 Ⅴ족 원소들은 탄소, 질소, 갈륨, 실리콘, 게르마늄, 주석 및 이들의 조합물들로 이루어진 그룹으로부터 선택된다. 일 실시예에서, 채널 재료 및 희생 재료 모두는 실리콘을 포함한다. 바람직한 실시예들에서, 채널 재료는 실리콘을 포함하고, 희생 재료는 실리콘 게르마늄을 포함한다.
그 후, 인터할로겐 또는 할로겐-희귀 원소 증기가 희생 재료에 인접한 반응 챔버(104)에 제공된다. 인터할로겐이 적어도 2개의 상이한 할로겐 원자들을 포함하는 화합물로서 이해된다. 본원에서 사용하기 위한 인터할로겐들은 예를 들어, 염소, 불소, 브롬, 및 요오드의 조합물들을 포함한다. 조성물들이 2원자, 3원자, 또는 4원자이고, 일염화 요오드(ICl), 일브롬화 요오드(IBr), 삼플루오르화 염소(ClF3), 삼플루오르화 브롬(BrF3) 및 사염화 요오드(ICl4)와 같은 화합물들을 포함한다. 할로겐-희귀 원소 증기는 이플루오르화 크세논(XeF2), 사플루오르화 크세논(XeF4), 헥사플루오르화 크세논(XeF6), 또는 이브롬화 크세논(XeBr2)과 같은 재료들을 포함하는, 할로겐 원자 및 희귀 원소 원자 양자를 포함한다.
실시예들에서, 인터할로겐 또는 할로겐-희귀 원소는 -100℃ 내지 600℃ 범위(그 안의 모든 값들 및 범위들을 포함함) 내의 온도에서, 바람직하게는, 20℃ 내지 30℃ 범위(그 안의 모든 값들 및 범위들을 포함함) 내의 온도에서 증기로서 이용가능하다. 또한, 인터할로겐 화합물 또는 할로겐-희귀 원소 화합물은 그 범위 안의 모든 비율들을 포함하는 100:1 내지 1000:1의 범위 내에서 채널층에 대한 희생 재료의 에칭 선택도를 가질 수 있다. 인터할로겐 또는 할로겐-희귀 원소 화합물은 1sccm 내지 1000sccm의 범위(그 안의 모든 값들 및 범위들을 포함함) 내의, 바람직하게는 10sccm 내지 200sccm의 범위 내의 유량으로 반응 챔버에 공급될 수 있다.
캐리어 가스에는 Ar, He, 또는 N2, 및 바람직하게는 Ar를 포함하는 인터할로겐 또는 할로겐-희귀 원소 화합물들이 공급될 수 있다. 에천트 가스에 대한 캐리어 가스의 볼륨비는, 100:1 내지 1:100의 범위(그 안의 모든 값들 및 범위들을 포함함) 이내이고, 바람직하게는, 10:1로부터 1:10까지이다. 캐리어 가스의 유량은 1sccm 내지 1000sccm의 범위(그 범위 안의 모든 값들 및 범위들을 포함함) 이내일 수 있고, 바람직하게는 10sccm 내지 200sccm의 범위 이내일 수 있다.
프로세싱 동안, 반응 챔버의 압력은 10밀리토르(millitorr)와 같은, 1밀리토르 내지 100밀리토르의 범위(그 안의 모든 값들 및 범위들을 포함함)내에서 유지될 수 있다. 반응 챔버의 압력은 반응 챔버에 진입하는 가스의 흐름에 의해서 뿐만 아니라 반응 챔버에 결합된 단일 또는 이중 스테이지 진공 펌프 시스템을 사용하여 부분적으로 유지될 수 있다.
그 후, 희생 재료의 적어도 일부가 증기로 에칭된다(106). 반도체 기판은 에칭 동안 -100℃ 내지 600℃의 범위 내의 온도로 가열될 수 있고, 바람직하게는, 20℃ 내지 30℃의 범위 내의 온도로 가열될 수 있다. 희생층의 에칭은 1초 내지 600초의 범위(그 안의 모든 값들 및 범위들을 포함함) 내의 기간 동안 발생할 수 있다. 그 후, 희생 재료 아래의 채널 재료의 적어도 일부가 노출된다(108).
상기 실시예에서, 희생층은 반도체 기판상에 층으로서 퇴적되고 채널 재료는 희생 재료상에 층으로서 퇴적되어서, 게이트 올 어라운드 디바이스들의 실시예에서 종종 그러하듯이 희생 재료는 채널층을 기판으로부터 이격시킨다. 특정한 실시예들에서, 희생 재료와 채널 재료의 교호층들이 도 2 및 도 3a 내지 도 3h를 참조하여 본원에 더 설명되는 바와 같이 스택에 형성된다. 채널층들 사이에서 희생층들을 제거하는 것은 나노와이어들을 형성한다. 나노와이어들은 예시된 바와 같이 정사각형 단면들을 나타낼 뿐만 아니라, 원형, 직사각형(나노리본들), 육각형, 팔각형, 또는 삼각형 단면들을 또한 나타낼 수 있다. 본원에서의 나노와이어에 대한 참조는 상술한 다양한 기하학적 구조들을 포함한다.
도 2는 게이트 올 어라운드 아키텍처를 포함하는 반도체 디바이스를 형성하는 실시예의 흐름도를 예시한다. 이러한 실시예에서, 게이트들은 반도체 기판의 표면으로부터 이격된 복수의 나노와이어들을 포함한다. 도 3a 내지 도 3h는 형성 공정을 통한 다양한 포인트들에서 반도체에서의 변화들을 예시한다. 번호 “2"로 시작하는 참조 번호들이 도 2를 지칭하고, 번호 "3"으로 시작하는 참조 번호들이 도 3a 내지 도 3h를 지칭한다는 것에 유의한다.
방법(200)은 반도체 기판상에 희생 재료와 채널 재료의 교호층들의 스택을 형성하는 것(202)으로 시작한다. 특정한 실시예에서, 희생 재료층들이 실리콘 게르마늄 층들로부터 형성되고, 채널 재료층들이 실리콘으로부터 형성된다. 실시예들에서, 층들은 층들의 내용물에 따라, 화학 증착, 원자층 증착, 분자빔 에피택시, 금속 유기 화학 증착, 플라즈마 강화 화학 증착, 물리적 증착, 또는 플라즈마 강화 물리적 증착을 통해 형성된다. 층들은 기판상에 희생층을 형성하는 것으로 시작하여 교호하는 방식으로 형성된다. 3개의 희생층들 및 3개의 채널 재료층들이 도시되어 있지만, 2개 내지 20개(그 안의 모든 값들 및 범위들을 포함함)의 교호층들이 형성될 수 있다.
그 후, 임의의 하드마스크가 교호하는 희생층들과 채널 재료층들의 스택 위에 퇴적된다(204). 하드마스크 재료는 예를 들어, 실리콘, 다공성 실리콘, 비정질 실리콘, 질화 실리콘, 산질화 실리콘, 산화 실리콘, 이산화 실리콘, 탄질화 실리콘, 탄화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 지르코늄, 규산 탄탈륨, 산화 란타늄, 폴리머 재료들 등을 포함할 수 있다. 다시, 하드마스크 재료는 층 조성 및 원하는 특성들에 다시 따라서, 화학 증착, 원자층 증착, 플라즈마 강화 화학 증착, 물리적 증착, 또는 플라주마 강화 물리적 증착으로부터 형성될 수 있다.
그 후, 희생 재료와 채널 재료의 교호층들의 스택 및 임의의 하드마스크는 기판의 표면으로부터 연장하는 핀으로 스택을 형성하기 위해 패터닝되고 에칭된다(206). 도 3a는 기판(302) 위에 형성된 교호하는 희생층들(306)과 채널 재료층들(308)의 핀 스택(304)을 예시한다. 예시된 예에서, 임의의 하드마스크(312)는 스택(304)의 상부 상에 퇴적된 것으로 예시되어 있다. 희생층들은 1 내지 100nm의 범위(그 안의 모든 값들 및 범위들을 포함함)의 두께를 가질 수 있다. 채널 재료는 1nm 내지 100nm의 범위(그 안의 모든 값들 및 범위들을 포함함)의 두께를 가질 수 있다. 또한, 하드마스크는 1 내지 100nm의 범위(그 안의 모든 값들 및 범위들을 포함함)의 두께를 가질 수 있다. 핀 스택의 폭은 1nm 내지 150nm의 범위(그 안의 모든 값들 및 범위들을 포함함) 이내일 수 있다.
다시 도 2를 참조하면, 얕은 트렌치 격리 영역들이 핀의 양 측면들 상에 형성된다(208). 실시예들에서, 트렌치 영역들은 기판 표면으로 에칭될 수 있고, 산화 실리콘, 질화 실리콘, 산질화 실리콘 및 이들의 조합들과 같은 유전체가 트렌치로 퇴적되어 격리 영역들을 형성할 수 있다. 얕은 트렌치 격리 영역들은 화학 증착법, 스핀 온 법, 또는 물리적 증착법을 사용하여 또한 형성될 수 있다. 얕은 트렌치 격리 영역들이 도 3a에 아이템(314)으로서 예시되어 있다. 얕은 트렌치 격리 영역들은 1 내지 200nm의 범위(그 안의 모든 값들 및 범위들을 포함함)의 두께를 가질 수 있다.
다시 도 2를 참조하면, 그 후, 희생 게이트가 패터닝 및 화학 증착법들을 사용하여 스택의 상부 및 측벽들 위에 형성된다(210). 희생 게이트의 예들은 다결정 실리콘을 포함한다. 도 3b는 핀(304) 주위에 형성된 희생 게이트(322)를 예시한다.
다시 도 2를 참조하면, 그 후, 측벽 스페이서들이 화학 증착 또는 원자층 증착을 통해 산화 실리콘, 질화 실리콘, 산질화 실리콘 또는 이들의 조합들로부터 희생 게이트 전극의 양 측면들 상에 형성되고(212), 여기서, 이방성 에칭이 과도한 스페이서 재료를 제거하기 위해 사용된다. 측벽 스페이서들은 폭이 10Å 내지 100Å의 범위인 두께를 나타낼 수 있다. 도 3c 및 도 3d는 희생 게이트 재료(324) 및 희생 게이트(324)의 양 측면들 상에 그리고 핀(304)의 각각의 측면 주위에, 즉, 측벽들 및 상면 주위에 형성된 측벽 스페이서들(326)을 예시한다. 예시되어 있는 바와 같이, 전극은 핀(304)의 모든 측면들 위에(다시, 측벽들 및 상면 주위에) 형성된다.
그 후, 나노와이어들의 소스 및 드레인 영역들이 형성될 수 있다(도 2에서 알 수 있는 바와 같이, 214). 측벽 스페이서들의 양 측면 상의 채널 재료 및 희생 재료 층들은 소스 및 드레인 영역들의 성장을 위한 자리를 내주기 위해 제거된다. 소스 및 드레인 영역들은 채널 재료에 따라, 예를 들어, 실리콘의 에피택셜 성장, 도핑된 실리콘, 게르마늄, 실리콘 게르마늄, 또는 다른 ⅢⅤ족 원소들에 의해 형성될 수 있고, 스페이서들 사이의 핀 스택의 부분들에 결합된다. NMOS 디바이스들에서, 소스 구조체들, 드레인 구조체들, 또는 양자는 n-도핑된 실리콘일 수 있다. PMOS 디바이스들에서, 소스 구조체들, 드레인 구조체들, 또는 양자는 p-도핑된 실리콘일 수 있다. 구조체들의 도핑은 플라즈마 도핑, 고체 소스 도핑 등에 의해 성장 공정 동안 도입될 수 있다. 다른 실시예들에서, 희생 게이트의 측면상의 게이트 스택(304)의 노출된 부분들(하나만 예시됨)은 채널 재료를 도핑함으로써 소스 영역 및 드레인 영역을 제공할 수 있다. 도 3e는 핀(204)의 소스 및 드레인 영역들의 제거 이후의 핀 스택(304)을 예시하고, 도 3f는 소스 영역(332) 및 드레인 영역(334)의 형성 이후의 핀 스택(304)을 예시한다.
그 후, 층간 유전체가 얕은 트렌치 격리 영역들 및 소스 및 드레인 영역들 위에 퇴적된다(216). 층간 유전체는 화학 증착을 사용하여 퇴적될 수 있고, 도핑되지 않은 산화 실리콘, 도핑된 산화 실리콘(예를 들어, BPSG, PSG), 질화 실리콘, 및 산질화 실리콘과 같은 재료들을 포함할 수 있다. 층간 유전체는 핀 스택(304)을 노출시키도록 연마된다. 측벽 스페이서들(326)의 어느 측면상에나 위치되고, 소스 및 드레인 영역들(332)(334는 예시되지 않음) 및 얕은 트렌치 격리 영역들(314)을 커버하는 층간 유전체(328)가 도 3g에 예시되어 있다.
그 후, 희생 게이트 전극이 핀 스택으로부터 제거된다(218). 희생 게이트 전극은 적절한 에천트를 이용한 에칭에 의해 제거될 수 있다. 도 3h는 희생 게이트 전극이 제거된 디바이스를 예시하고, 도 3i는 라인 3i-3i를 통해 도 3h의 단면을 예시한다. 희생층들은 채널 영역에서 나노와이어들을 형성하는, 위에서 논의한 바와 같은 인터할로겐 또는 할로겐-희귀 원소 증기를 사용하여 핀에서의 채널층 사이로부터 제거된다(220). 다시, 남아 있는 노출된 재료를 보호하기 위한 마스크가 제공될 필요가 없다. 그 후, 임의의 하드마스크가 제거된다(222). 도 3j는 희생층들(306)이 나노와이어들을 형성하는 채널층들(308) 사이로부터 제거된 반도체 디바이스(300)를 예시한다.
그 후, 게이트 유전체층이 나노와이어들 주위에 화학 증착을 사용하여 퇴적될 수 있다(224). 게이트 유전체를 형성하는 재료는 3.9보다 큰 유전 상수를 갖는 하이-k 유전체 재료, 산화 하프늄, 산질화 하프늄, 규화 하프늄, 산화 란타늄, 산화 지르코늄, 규산 지르코늄, 산화 탄탈륨, 티탄산 바륨 스트론튬, 티탄산 바륨, 티탄산 스트론튬, 산화 이트륨, 산화 알루미늄, 산화 납 스칸듐 탄탈륨, 리오브산 납 아연, 및 이들의 조합들일 수 있다. 게이트 유전체는 1Å 내지 50Å의 범위의 두께를 나타낼 수 있다.
또한, 게이트 전극 재료가 게이트 유전체층 위에 퇴적되어 나노와이어들 사이의 영역들에 충진될 수 있다(226). 게이트 재료들의 예들은 예들 들어, 금속 질화물들, 금속 탄화물, 금속 규화물들, 금속 알루미나이드들(metal aluminides), 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 코발트, 니켈, 텅스텐, 및 도전성 금속 산화물들을 포함한다. 도 3k는 나노와이어들(308)의 표면들 위에 퇴적된 게이트 유전체(336) 및 나노와이어들(308)의 채널 영역의 양 측면 상의 나머지 희생층(306)을 포함하는 반도체 디바이스(300)를 예시한다. 도 3k는 나노와이어들(308) 사이 그리고 나노와이어들(308)의 채널 영역 주위를 충진시키는 퇴적된 게이트 전극(338)을 또한 예시한다.
실시예들에서, 본 개시내용은 또한 상술한 인터할로겐 또는 할로겐-희귀 원소 증기 에칭에 의해 형성된 반도체 디바이스들에 관한 것이다. 예를 들어, 방법이 평면 트랜지스터들, 비평면 트랜지스터들, 평면 및 비평면 트랜지스터들 양자뿐만 아니라 다른 컴포넌트들에 대한 콘택트들, 또는 평면 및 비평면 디바이스들에서의 라인 인터커넥트 트렌치들을 형성하는데 이용될 수 있다. 반도체 디바이스들은 예를 들어, 트랜지스터들, 다이오드들, 전원들, 저항기들, 커패시터들, 인덕터들, 센서들, 수신기들, 트랜시버들, 안테나들 등과 같은 다양한 컴포넌트들을 포함하는 집적 회로들, 및 인터커넥트들, 게이트들, 플러그들 등과 같은 컴포넌트들을 형성하기 위한 특징부들을 포함한다. 집적 회로들과 연관된 컴포넌트들은 집적 회로에 탑재될 수 있거나 연결될 수 있다. 집적 회로는 아날로그 또는 디지털이고, 집적 회로와 연관된 컴포넌트들에 따라 마이크로프로세서들, 광전자기기들, 로직 블록들, 오디오 증폭기들 등과 같은 다수의 애플리케이션들에서 사용될 수 있다. 그 후, 집적 회로는 컴퓨터, 핸드헬드 디바이스 또는 휴대 디바이스와 같은 컴퓨팅 디바이스에서의 하나 이상의 관련 기능들을 실행하는 칩셋의 일부로서 이용될 수 있다.
본 개시내용의 양태는 트랜지스터를 형성하기 위해 희생 재료를 에칭하는 방법에 관한 것이다. 방법은 반응 챔버에 반도체 기판을 공급하는 단계를 포함하고, 여기서, 기판은 채널 재료 및 그 채널 재료의 적어도 일부 상에 배치된 희생 재료를 포함한다. 방법은 반응 챔버에 인터할로겐 화합물 또는 할로겐-희귀 원소 화합물을 포함하는 증기를 제공하는 단계, 증기로 희생 재료의 적어도 일부를 에칭하는 단계, 및 희생 재료 아래로부터 채널 재료의 적어도 일부를 노출시키는 단계를 더 포함한다.
상기의 실시예들에서, 채널 재료는 실리콘을 포함하고, 희생 재료는 실리콘 게르마늄을 포함한다. 또한, 상기 실시예들 중 어느 것에서, 인터할로겐 화합물은 일염화 요오드(ICl), 일브롬화 요오드(IBr), 삼플루오르화 염소(ClF3), 삼플루오르화 브롬(BrF3) 및 사염화 요오드(ICl4)로 이루어진 그룹으로부터 선택된다. 그리고, 특정한 실시예들에서, 인터할로겐 화합물은 삼플루오르화 브롬이다. 또한, 상기 실시예들 중 어느 것에서, 할로겐-희귀 원소 화합물은 이플루오르화 크세논(XeF2), 사플루오르화 크세논(XeF4), 헥사플루오르화 크세논(XeF6), 또는 이브롬화 크세논(XeBr2)으로 이루어진 그룹으로부터 선택된다.
상기 실시예들 중 어느 것에서, 반도체 기판은 -100℃ 내지 600℃의 범위 내의 온도로 가열되고, 바람직하게는, 20℃ 내지 30℃의 범위 내의 온도로 가열된다. 또한, 상기 실시예들 중 어느 것에서, 증기는 1sccm 내지 1000sccm의 범위 내의 유량으로 반응 챔버에 공급되고, 바람직하게는, 증기는 10sccm 내지 200sccm의 범위 내의 유량으로 반응 챔버에 공급된다. 또한, 상기 실시예들 중 어느 것에서, 반응 챔버는 에칭 동안 1mTorr 내지 100mTorr의 범위 내의 압력으로 유지된다. 또한, 상기 실시예들 중 어느 것에서, 희생층의 에칭은 1초 내지 600초의 범위 내의 기간 동안 발생한다.
상기 실시예들 중 어느 것에서, 방법은 Ar, He 또는 N2 중 하나 이상으로부터 선택된 캐리어 가스를 공급하는 단계를 더 포함한다. 또한, 특정한 실시예들에서, 캐리어 가스는 1sccm 내지 1000sccm의 범위로 반응 챔버에 공급된다. 대안으로, 또는 또한, 캐리어 가스는 100:1 내지 1:100의 범위(그 안의 모든 값들 및 범위들을 포함함)의 에천트 가스에 대한 캐리어 가스의 비율로 공급된다.
상기 실시예들 중 어느 것에서, 반도체 기판은 기판 표면을 갖고, 희생층은 반도체 기판 표면 상에 배치되고, 채널층은 희생층 상에 배치되고, 희생 게이트 전극이 희생층 및 채널층 위에 배치되며, 게이트 스페이서가 희생층 및 채널층 위의 희생 게이트 전극의 양 측면들 상에 배치되고, 여기서, 증기로 희생층을 에칭하는 것은 반도체 기판과 채널층 사이로부터 희생층을 제거하여 나노와이어를 형성한다.
또한, 상기의 실시예들에서, 스택으로 교호로 배열된 복수의 희생층들 및 복수의 채널층들이 반도체 기판 표면 상에 제공된다. 또한, 상기의 실시예들에서, 하이-k 유전체층이 나노와이어 위에 퇴적된다. 또한, 상기의 실시예들에서, 게이트 전기층이 하이-k 유전체층 위에 퇴적된다.
본 개시내용의 다른 양태에서, 상술한 방법에 따라 형성된 트랜지스터가 제공된다. 그리고, 본 개시내용의 또 다른 양태에서, 복수의 트랜지스터들이 집적 회로에 포함된다.
본 개시내용의 또 다른 양태는 기판의 표면 위에 지지된 채널을 형성하기 위해 희생 재료를 에칭하는 방법에 관한 것이다. 이 방법은 반응 챔버에 반도체 기판을 공급하는 단계를 포함하고, 여기서, 반도체 기판은 기판 표면, 반도체 기판 표면 상에 배치된 희생층, 희생층 상에 배치된 채널층, 희생층 및 채널층 위에 배치된 희생 게이트 전극, 희생 층 및 채널층 위의 희생 게이트 전극의 양측면 상에 배치된 게이트 스페이서를 갖는다. 방법은 희생 게이트 전극을 에칭하여 채널층 및 희생층의 일부를 노출시키는 단계를 또한 포함한다. 방법은 반응 챔버에 인터할로겐 화합물 또는 할로겐-희귀 원소 화합물을 포함하는 증기를 제공하는 단계, 증기로 희생층을 에칭하는 단계, 및 반도체 기판과 채널층 사이로부터 희생층을 제거하여 나노와이어를 형성하는 단계를 더 포함한다.
실시예들에서, 방법은 스택으로 교호로 배열된 복수의 희생층들 및 복수의 채널층들을 반도체 기판 표면 상에 제공하는 단계를 더 포함한다. 상기의 실시예들에서, 채널층은 실리콘을 포함하고, 희생층은 실리콘 게르마늄을 포함한다. 또한, 상기의 실시예들에서, 인터할로겐 화합물은 삼플루오르화 브롬이다.
상기 실시예들 중 어느 것에서, 반도체 기판은 -100℃ 내지 600℃의 범위 내의 온도로 가열된다. 또한, 상기 실시예들 중 어느 것에서, 증기는 1sccm 내지 1000sccm의 범위 내의 유량으로 반응 챔버에 공급된다. 또한, 상기 실시예들 중 어느 것에서, 반응 챔버는 에칭 동안 1mTorr 내지 100mTorr의 범위 내의 압력으로 유지된다. 또한, 상기 실시예들 중 어느 것에서, 희생층의 에칭은 1초 내지 600초의 범위 내의 기간 동안 발생한다.
상기 실시예들 중 어느 것에서, 방법은 Ar, He 또는 N2 중 하나 이상으로부터 선택된 캐리어 가스를 공급하는 단계를 더 포함한다. 또한, 상기의 실시예들에서, 방법은 나노와이어 위에 하이-k 유전체층을 퇴적하는 단계를 포함한다. 또한, 상기 실시예들 중 어느 것에서, 방법은 하이-k 유전체층 위에 게이트 전기층을 퇴적하는 더 단계를 포함한다.
본 개시내용의 또 다른 양태는 게이트 올 어라운드 디바이스에서 나노와이어 게이트들로부터 희생 재료를 에칭하는 방법에 관한 것이다. 방법은 반응 챔버에 반도체 기판을 공급하는 단계를 포함하고, 여기서, 반도체 기판은 기판 표면, 반도체 기판 표면 상에 교호로 적층된 복수의 실리콘-게르마늄 희생층들 및 실리콘 채널층들을 갖는다. 방법은 20℃ 내지 30℃의 범위 내의 온도로 기판을 가열하는 단계를 또한 포함한다. 방법은 10sccm 내지 200sccm의 범위 내의 유량으로 삼플루오르화 브롬을 반응 챔버에 공급하는 단계 및 1밀리토르 내지 100밀리토르의 범위 내의 압력으로 반응 챔버를 유지하는 단계를 더 포함한다. 또한, 방법은 1초 내지 600초의 범위 내의 기간 동안 삼플루오르화 브롬 증기로 희생층들을 에칭하는 단계 및 실리콘-게르마늄 희생층들을 제거하여 실리콘 채널층들로부터 나노와이어들을 형성하는 단계를 포함한다.
또 다른 실시예들에서, 본 개시내용은 상술한 방법들 중 어느 것에 따라 형성된 트랜지스터에 관한 것이다. 실시예들에서, 복수의 트랜지스터들이 집적 회로에 포함된다.
여러 방법들 및 실시예들의 상술한 설명은 예시 목적을 위해 제공되었다. 이것은 포괄적이거나 개시된 정밀한 단계들 및/또는 형태들에 청구항들을 제한하는 것으로 의도되지 않고, 명백하게 다수의 변형들 및 변경들이 상기 교시의 관점에서 가능하다. 본 발명의 범주가 여기에 첨부한 청구항들에 의해 정의된다는 것이 의도된다.

Claims (28)

  1. 트랜지스터를 형성하기 위해 희생 재료를 에칭하는 방법으로서,
    반응 챔버에 반도체 기판을 공급하는 단계 - 상기 기판은 채널 재료, 상기 채널 재료의 적어도 일부 상에 배치된 희생 재료 및 상기 희생 재료 및 상기 채널 재료 위에 배치된 희생 게이트 전극을 포함함 -;
    상기 희생 게이트 전극을 에칭하여 상기 채널 재료 및 상기 희생 재료의 일부를 노출시키는 단계;
    상기 반응 챔버에 인터할로겐 화합물(interhalogen compound) 또는 할로겐-희귀 원소 화합물(halogen-noble element compound)을 포함하는 증기를 제공하는 단계;
    상기 증기로 상기 희생 재료의 적어도 일부를 에칭하는 단계; 및
    상기 희생 재료 아래로부터 상기 채널 재료의 적어도 일부를 노출시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 채널 재료는 실리콘을 포함하고, 상기 희생 재료는 실리콘 게르마늄을 포함하는, 방법.
  3. 제1항에 있어서, 상기 인터할로겐 화합물은 삼플루오르화 브롬인, 방법.
  4. 제1항에 있어서, 상기 반도체 기판은 -100℃ 내지 600℃의 범위 내의 온도로 가열되는, 방법.
  5. 제1항에 있어서, 상기 증기는 1sccm 내지 1000sccm의 범위 내의 유량으로 상기 반응 챔버에 공급되는, 방법.
  6. 제1항에 있어서, 상기 반응 챔버는 에칭 동안 1mTorr 내지 100mTorr의 범위 내의 압력으로 유지되는, 방법.
  7. 제1항에 있어서, 상기 희생 재료의 에칭은 1초 내지 600초의 범위 내의 기간(time period) 동안 발생하는, 방법.
  8. 제1항에 있어서, Ar, He 또는 N2 중 하나 이상으로부터 선택된 캐리어 가스를 공급하는 단계를 더 포함하는, 방법.
  9. 기판의 표면 위에 지지된 채널을 형성하기 위해 희생 재료를 에칭하는 방법으로서,
    반응 챔버에 반도체 기판을 공급하는 단계 - 상기 반도체 기판은 기판 표면, 상기 반도체 기판 표면 상에 배치된 희생층, 상기 희생층 상에 배치된 채널층, 상기 희생층 및 상기 채널층 위에 배치된 희생 게이트 전극, 상기 희생층 및 상기 채널층 위의 상기 희생 게이트 전극의 두 대향 측면 상에 배치된 게이트 스페이서를 가짐 -;
    상기 희생 게이트 전극을 에칭하여 상기 채널층 및 상기 희생층의 일부를 노출시키는 단계;
    상기 반응 챔버에 인터할로겐 화합물 또는 할로겐-희귀 원소 화합물을 포함하는 증기를 제공하는 단계; 및
    상기 증기로 상기 희생층을 에칭하고 상기 반도체 기판과 상기 채널층 사이로부터 상기 희생층을 제거하여 나노와이어를 형성하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 반도체 기판 표면 상에 스택으로 교호로(alternatingly) 배열된 복수의 희생층들 및 복수의 채널층들을 더 포함하는, 방법.
  11. 제9항에 있어서, 상기 채널층은 실리콘을 포함하고, 상기 희생층은 실리콘 게르마늄을 포함하는, 방법.
  12. 제9항에 있어서, 상기 인터할로겐 화합물은 삼플루오르화 브롬인, 방법.
  13. 제9항에 있어서, 상기 반도체 기판은 -100℃ 내지 600℃의 범위 내의 온도로 가열되는, 방법.
  14. 제9항에 있어서, 상기 증기는 1sccm 내지 1000sccm의 범위 내의 유량으로 상기 반응 챔버에 공급되는, 방법.
  15. 제9항에 있어서, 상기 반응 챔버는 에칭 동안 1mTorr 내지 100mTorr의 범위 내의 압력으로 유지되는, 방법.
  16. 제9항에 있어서, 상기 희생층의 에칭은 1초 내지 600초의 범위 내의 기간 동안 발생하는, 방법.
  17. 제9항에 있어서, Ar, He 또는 N2 중 하나 이상으로부터 선택된 캐리어 가스를 공급하는 단계를 더 포함하는, 방법.
  18. 제9항에 있어서, 상기 나노와이어 위에 하이-k 유전체층(high-k dielectric layer)을 퇴적하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서, 상기 하이-k 유전체층 위에 게이트 전기층을 퇴적하는 단계를 더 포함하는, 방법.
  20. 게이트 올 어라운드 디바이스(gate all around device)에서 나노와이어 게이트들로부터 희생 재료를 에칭하는 방법으로서,
    반응 챔버에 반도체 기판을 공급하는 단계 - 상기 반도체 기판은 기판 표면, 상기 반도체 기판 표면 상에 교호로 적층된 복수의 실리콘-게르마늄 희생층들 및 실리콘 채널층들, 및 상기 실리콘-게르마늄 희생층들 및 상기 실리콘 채널층들 위에 배치된 희생 게이트 전극을 가짐 -;
    상기 희생 게이트 전극을 에칭하여 적어도 하나의 실리콘-게르마늄 희생층의 일부 및 적어도 하나의 실리콘 채널 층의 일부를 노출시키는 단계;
    상기 기판을 20℃ 내지 30℃의 범위 내의 온도로 가열하는 단계;
    10sccm 내지 200sccm의 범위 내의 유량으로 삼플루오르화 브롬을 상기 반응 챔버에 공급하고 1밀리토르(millitorr) 내지 100밀리토르의 범위 내의 압력으로 상기 반응 챔버를 유지하는 단계; 및
    1초 내지 600초의 범위 내의 기간 동안 상기 삼플루오르화 브롬 증기로 상기 희생층들을 에칭하고 상기 실리콘-게르마늄 희생층들을 제거하여 상기 실리콘 채널층들로부터 나노와이어들을 형성하는 단계
    를 포함하는 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
KR1020167013789A 2013-12-27 2013-12-27 게이트 올 어라운드 아키텍처들에 대한 선택적 에칭 KR102198663B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/077957 WO2015099761A1 (en) 2013-12-27 2013-12-27 Selective etching for gate all around architectures

Publications (2)

Publication Number Publication Date
KR20160102972A KR20160102972A (ko) 2016-08-31
KR102198663B1 true KR102198663B1 (ko) 2021-01-05

Family

ID=53479419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167013789A KR102198663B1 (ko) 2013-12-27 2013-12-27 게이트 올 어라운드 아키텍처들에 대한 선택적 에칭

Country Status (6)

Country Link
US (1) US20170005176A1 (ko)
EP (1) EP3087588B1 (ko)
KR (1) KR102198663B1 (ko)
CN (1) CN105993064B (ko)
TW (1) TWI556301B (ko)
WO (1) WO2015099761A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283638B2 (en) * 2015-08-03 2019-05-07 Samsung Electronics Co., Ltd. Structure and method to achieve large strain in NS without addition of stack-generated defects
WO2017111850A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Methods of forming self aligned spacers for nanowire device structures
US10217817B2 (en) * 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US9953874B2 (en) * 2016-04-28 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US9793263B1 (en) * 2016-05-25 2017-10-17 International Business Machines Corporation Digital alloy FinFET co-integrated with passive resistor with good temperature coefficient
US11004985B2 (en) * 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US11245020B2 (en) 2017-01-04 2022-02-08 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
US10128347B2 (en) * 2017-01-04 2018-11-13 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
US9847391B1 (en) * 2017-04-05 2017-12-19 Globalfoundries Inc. Stacked nanosheet field-effect transistor with diode isolation
KR102379707B1 (ko) * 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
US10355102B2 (en) 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10685887B2 (en) * 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US11031239B2 (en) * 2018-06-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium nanosheets and methods of forming the same
TWI726338B (zh) * 2018-06-29 2021-05-01 台灣積體電路製造股份有限公司 半導體元件的製造方法
CN110660841B (zh) * 2018-06-29 2023-03-21 台湾积体电路制造股份有限公司 半导体元件的制造方法
WO2020018366A1 (en) * 2018-07-20 2020-01-23 Lam Research Corporation Selectively etching for nanowires
CN110767549B (zh) * 2018-07-26 2023-05-16 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN111223778B (zh) * 2018-11-23 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11502199B2 (en) * 2020-05-28 2022-11-15 Taiwan Semiconductor Manufacturing Co, Ltd. Independent control of stacked semiconductor device
US11728391B2 (en) * 2020-08-07 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 2d-channel transistor structure with source-drain engineering

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006212773A (ja) * 2005-02-03 2006-08-17 Robert Bosch Gmbh マイクロマシニング型の構成素子および相応する製造方法
US20120007052A1 (en) * 2010-07-07 2012-01-12 Sematech, Inc. Apparatus, System, and Method for Dual-Channel Nanowire FET Device
US20130161756A1 (en) * 2011-12-23 2013-06-27 Glenn A. Glass Nanowire transistor devices and forming techniques

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800210B2 (en) 2001-05-22 2004-10-05 Reflectivity, Inc. Method for making a micromechanical device by removing a sacrificial layer with multiple sequential etchants
US6656824B1 (en) * 2002-11-08 2003-12-02 International Business Machines Corporation Low resistance T-gate MOSFET device using a damascene gate process and an innovative oxide removal etch
US7101761B2 (en) * 2003-12-23 2006-09-05 Intel Corporation Method of fabricating semiconductor devices with replacement, coaxial gate structure
US7066765B2 (en) * 2004-01-30 2006-06-27 Finisar Corporation Shielding tabs for reduction of electromagnetic interference
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
DE102005047081B4 (de) * 2005-09-30 2019-01-31 Robert Bosch Gmbh Verfahren zum plasmalosen Ätzen von Silizium mit dem Ätzgas ClF3 oder XeF2
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
WO2012046361A1 (ja) * 2010-10-07 2012-04-12 パナソニック株式会社 半導体装置の製造方法
US8389416B2 (en) * 2010-11-22 2013-03-05 Tokyo Electron Limited Process for etching silicon with selectivity to silicon-germanium
US8563376B2 (en) * 2011-12-16 2013-10-22 International Business Machines Corporation Hybrid CMOS nanowire mesh device and bulk CMOS device
WO2013095652A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Uniaxially strained nanowire structure
US8679902B1 (en) * 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006212773A (ja) * 2005-02-03 2006-08-17 Robert Bosch Gmbh マイクロマシニング型の構成素子および相応する製造方法
US20120007052A1 (en) * 2010-07-07 2012-01-12 Sematech, Inc. Apparatus, System, and Method for Dual-Channel Nanowire FET Device
US20130161756A1 (en) * 2011-12-23 2013-06-27 Glenn A. Glass Nanowire transistor devices and forming techniques

Also Published As

Publication number Publication date
CN105993064B (zh) 2019-12-03
WO2015099761A1 (en) 2015-07-02
KR20160102972A (ko) 2016-08-31
EP3087588B1 (en) 2019-03-20
US20170005176A1 (en) 2017-01-05
CN105993064A (zh) 2016-10-05
TWI556301B (zh) 2016-11-01
EP3087588A4 (en) 2017-08-09
EP3087588A1 (en) 2016-11-02
TW201535492A (zh) 2015-09-16

Similar Documents

Publication Publication Date Title
KR102198663B1 (ko) 게이트 올 어라운드 아키텍처들에 대한 선택적 에칭
JP7184885B2 (ja) 半導体デバイスを形成する方法および半導体デバイス
KR102073395B1 (ko) 분리 병합된 소스/드레인 구조체를 가지는 반도체 디바이스를 제조하는 방법
US10326021B2 (en) Source/drain profile for FinFeT
US10734500B2 (en) Horizontal gate all-around device having wrapped-around source and drain
US10770591B2 (en) Source/drain contacts for non-planar transistors
US11791421B2 (en) Nanosheet field-effect transistor device and method of forming
US8809957B2 (en) Nanowire FET and FinFET hybrid technology
US8536029B1 (en) Nanowire FET and finFET
US9659964B2 (en) Method and structure for preventing epi merging in embedded dynamic random access memory
US9997613B2 (en) Integrated etch stop for capped gate and method for manufacturing the same
US8927397B2 (en) Diode structure and method for gate all around silicon nanowire technologies
US9583572B2 (en) FinFET devices having silicon germanium channel fin structures with uniform thickness
US9754935B2 (en) Raised metal semiconductor alloy for self-aligned middle-of-line contact
TW201911574A (zh) 半導體裝置及其製造方法
TW202032670A (zh) 半導體裝置的形成方法及半導體裝置
TWI787817B (zh) 半導體元件的製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant