CN113380710B - 半导体结构及其制造方法 - Google Patents

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Abstract

方法包括提供具有前侧和背侧的结构，结构包括衬底、位于衬底上方并且连接第一源极/漏极(S/D)部件和第二S/D部件的两个或多个半导体沟道层以及接合半导体沟道层的栅极结构，其中，衬底位于结构的背侧处，并且栅极结构位于结构的前侧处；使第一S/D部件凹进，从而暴露半导体沟道层中的一个的终端；以及在第一S/D部件上沉积覆盖半导体沟道层中的一个的暴露的终端的介电层。本申请的实施例还涉及半导体结构及其制造方法。

Description

半导体结构及其制造方法
技术领域
本申请的实施例涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。
例如，随着IC技术向更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦接、减小截止状态电流以及减少短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的不止一侧的栅极结构或其部分的器件。全环栅(GAA)晶体管是多栅极器件的实例，这些器件已成为高性能和低泄漏应用的流行和有前途的候选器件。GAA晶体管因其栅极结构而得名，该栅极结构可以在沟道区域周围延伸，从而可以从四个侧上对堆叠半导体沟道层提供访问。与平面晶体管相比，这种配置提供了更好的沟道控制，并且极大地减少了SCE(特别地，通过减少亚阈值泄漏)。基于器件性能考虑，特别是晶体管的电流驱动能力，来选择堆叠半导体沟道层的数量。
IC器件包括提供不同功能的晶体管，诸如输入/输出(I/O)功能和核心功能。这些不同功能要求晶体管具有不同的结构。同时，具有类似工艺和类似工艺窗口以制造这些不同的晶体管以降低成本并且改善良率是有利的。虽然现有的GAA晶体管和工艺通常足以满足其预期目的，但是它们不是在每个方面都完全令人满意。例如，在IC芯片中，存在提供不同功能的不同区域，诸如用于高性能计算(HPC)单元或中央处理单元(CPU)的高功率区域(其需要具有强大电流驱动能力的GAA晶体管以实现高工作速度)以及用于I/O或片上系统(SoC)单元的低功耗区域(其需要具有较小电流驱动能力的GAA晶体管以实现低泄漏性能)。因此，在一个IC芯片中，不同区域中的GAA晶体管中的堆叠半导体沟道层的数量的需求可能不同。因此，在IC发展的过程中，如何在一个芯片上实现变化数量的适应不同的应用的堆叠半导体沟道层是半导体工业面临的挑战。本发明旨在解决以上问题和其它相关问题。
发明内容
本申请的一些实施例提供了一种制造半导体结构的方法，包括：提供具有前侧和背侧的结构，所述结构包括衬底、位于所述衬底上方并且连接第一源极/漏极(S/D)部件和第二源极/漏极部件的两个或多个半导体沟道层以及接合所述半导体沟道层的栅极结构，其中，所述衬底位于所述结构的背侧处，并且所述栅极结构位于所述结构的前侧处；使所述第一源极/漏极部件凹进，从而暴露所述半导体沟道层中的一个的终端；以及在所述第一源极/漏极部件上沉积覆盖所述半导体沟道层中的一个半导体沟道层的暴露的终端的介电层。
本申请的另一些实施例提供了一种制造半导体结构的方法，包括：提供具有前侧和背侧的结构，所述结构包括衬底、位于衬底上方的半导体鳍、位于所述半导体鳍上方的第一源极/漏极(S/D)部件和第二源极/漏极部件、位于所述半导体鳍上方并且连接所述第一源极/漏极部件和所述第二源极/漏极部件的的两个或多个半导体沟道层以及接合所述半导体沟道层的栅极结构，其中，所述衬底位于所述结构的背侧处，并且所述栅极结构位于所述结构的前侧处；从所述结构的背侧减薄所述结构，直至暴露所述半导体鳍；从所述结构的背侧蚀刻所述半导体鳍，以形成暴露所述第一源极/漏极部件的第一沟槽；通过所述第一沟槽使所述第一源极/漏极部件凹进，从而使得最底部半导体沟道层的终端在所述第一沟槽中暴露；以及在所述第一沟槽中沉积介电层，其中，所述介电层覆盖所述最底部半导体沟道层的终端。
本申请的又一些实施例提供了一种半导体结构，包括：两个或多个半导体沟道层，彼此垂直堆叠；栅极结构，接合所述半导体沟道层；以及第一源极/漏极(S/D)部件和第二源极/漏极部件，其中，所述第一源极/漏极部件和所述第二源极/漏极部件、所述半导体沟道层和所述栅极结构位于所述半导体结构的前侧处，并且其中，所述半导体沟道层中的至少一个半导体沟道层不与所述第一源极/漏极部件和所述第二源极/漏极部件中的至少一个接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本发明的各个方面的在不同区域和背侧金属布线层中形成具有变化数量的堆叠半导体沟道层的半导体器件的方法的流程图。
图1C示出了根据本发明的各个方面的在不同区域中形成具有变化数量的堆叠半导体沟道层的半导体器件而不需要背侧金属布线层的方法的流程图。
图2示出了根据一些实施例的半导体器件的部分的顶视图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A示出了根据本发明的一些实施例的在根据图1A和图1B的方法的制造工艺期间沿图2中的半导体器件的部分的A-A线的截面图。
图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B示出了根据本发明的一些实施例的在根据图1A和图1B的方法的制造工艺期间沿图2中的半导体器件的部分的B-B线的截面图。
图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C和图15C示出了根据本发明的一些实施例的在根据图1A和图1B的方法的制造工艺期间沿图2中的半导体器件的部分的C-C线的截面图。
图3D、图4D、图5D、图6D、图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D和图15D示出了根据本发明的一些实施例的在根据图1A和图1B的方法的制造工艺期间沿图2中的半导体器件的部分的D-D线的截面图。
图3E、图4E、图5E、图6E、图7E、图8E、图9E、图10E、图11E、图12E、图13E、图14E和图15E示出了根据本发明的一些实施例的在根据图1A和图1B的方法的制造工艺期间沿图2中的半导体器件的部分的E-E线的截面图。
图3F、图4F、图5F、图6F、图7F、图8F、图9F、图10F、图11F、图12F、图13F、图14F和图15F示出了根据本发明的一些实施例的在根据图1A和图1B的方法的制造工艺期间沿图2中的半导体器件的部分的F-F线的截面图。
图16A、图17A、图18A、图19A、图20A、图21A和图22A示出了根据本发明的一些实施例的在根据图1C的方法的制造工艺期间沿图2中的半导体器件的部分的A-A线的截面图。
图16B、图17B、图18B、图19B、图20B、图21B和图22B示出了根据本发明的一些实施例的在根据图1C的方法的制造工艺期间沿图2中的半导体器件的部分的B-B线的截面图。
图16C、图17C、图18C、图19C、图20C、图21C和图22C示出了根据本发明的一些实施例的在根据图1C的方法的制造工艺期间沿图2中的半导体器件的部分的C-C线的截面图。
图16D、图17D、图18D、图19D、图20D、图21D和图22D示出了根据本发明的一些实施例的在根据图1C的方法的制造工艺期间沿图2中的半导体器件的部分的D-D线的截面图。
图16E、图17E、图18E、图19E、图20E、图21E和图22E示出了根据本发明的一些实施例的在根据图1C的方法的制造工艺期间沿图2中的半导体器件的部分的E-E线的截面图。
图16F、图17F、图18F、图19F、图20F、图21F和图22F示出了根据本发明的一些实施例的在根据图1C的方法的制造工艺期间沿图2中的半导体器件的部分的F-F线的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当利用“约”、“大约”等描述数值或数值范围时，根据考虑到本文公开的具体技术的本领域技术人员的知识，该术语包括在所描述的数值的某些变化(诸如+/-10％或其它变化)内的数值，除非另外指明。例如，术语“约5nm”可以包括4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
本申请总体上涉及半导体结构和制造工艺，并且更具体地涉及集成电路(IC)芯片，该集成电路(IC)芯片具有适应一个芯片上的不同应用的在不同区域中具有变化数量的堆叠半导体沟道层的晶体管。在各个实施例中，分别在一个IC芯片的核心区域(例如，用于高功率应用)和I/O区域(用于低泄漏应用)中放置在同一半导体衬底上具有不同(或变化)数量的堆叠半导体沟道层(例如，纳米线或纳米片)的至少两个全环栅(GAA)晶体管。根据本发明的各个方面，变化数量的堆叠半导体沟道层可以从半导体结构的背侧或从半导体结构的前侧实现。
下面结合附图描述本发明的结构和制造方法的细节，附图示出了根据一些实施例的制造GAA器件的工艺。GAA器件是指具有垂直堆叠的水平取向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。GAA器件由于其更好的栅极控制能力、更低的泄漏电流以及完全的FinFET器件布局兼容性，是将CMOS推向技术路线的下一个阶段的有前途的候选器件。为了简单的目的，本发明使用GAA器件作为实例。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构(诸如FinFET器件)。
图1A和图1B示出了根据本发明的一些实施例的用于在不同区域中制造具有背侧金属布线层和变化数量的堆叠半导体沟道层的半导体器件的方法10的流程图。除了结构前侧(或前侧)上的互连结构(其也可以包括电源轨)之外，结构背侧(诸如背侧电源轨)上的金属布线层增加了结构中可以用于直接连接至源极/漏极接触件和通孔的金属迹线的数量。与没有背侧电源轨的现有结构相比，它也增加了用于更大的器件集成度的栅极密度。背侧电源轨可以具有比结构的前侧上的第一层级金属(M0)迹线宽的尺寸，这有利地降低了电源轨电阻。下面结合图2至图15F描述方法10，图2至图15F示出了根据一些实施例的处于根据方法10的制造的各个步骤的半导体器件(或器件)200的各个顶视图和截面图。本发明考虑了额外的处理。可以在方法10之前、期间和之后提供额外的操作，并且对于方法10的额外的实施例，可以移动、替换或消除所描述的一些操作。
在一些实施例中，器件200是IC芯片、片上系统(SoC)或它们的部分的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其它类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其它合适的组件或它们的组合。为了清楚起见，已经简化了图2和图3A至图15F，以更好地理解本发明的发明构思。可以在器件200中添加额外的部件，并且在器件200的其它实施例中可以替换、修改或消除下面描述的一些部件。图2示出了器件200的顶视图，并且图3A至图15F分别示出了器件200沿图2中的A-A线、B-B线、C-C线、D-D线、E-E线和F-F线的部分截面图。特别地，A-A线和D-D线是沿半导体鳍的纵向方向(方向“X”)的切线，B-B线和E-E线是进入晶体管的源极区域的切线并且平行于晶体管的栅极堆叠件(方向“Y”)，并且C-C线和F-F线是进入晶体管的漏极区域的切线并且平行于晶体管的栅极堆叠件。应该指出，在各个实施例中，B-B线和E-E线可以交替切入晶体管的漏极区域，并且C-C线和F-F线可以交替切入晶体管的源极区域。在本发明中，源极和漏极可互换使用。
在操作12中，方法10(图1A)提供具有衬底201和构建在衬底201的前侧上的晶体管的器件200。参考图2，器件200包括用于低功率和/或低泄漏应用的区域I(诸如I/O区域)以及用于高功率和/或高速应用的区域II(诸如核心区域)。区域I可以包括I/O单元、ESD单元和其它电路。区域II可以包括高性能计算(HPC)单元、中央处理单元(CPU)逻辑电路、存储器电路和其它核心电路。
器件200包括衬底201和从衬底201突出的多个半导体鳍(或鳍)，包括区域I中的鳍204a和区域II中的鳍204b(统称为鳍204)。鳍204沿X方向纵向取向。鳍204的每个可以设计用于形成NFET或PFET。器件200也包括设置在鳍204上方的多个栅极结构(或栅极堆叠件)，包括区域I中的栅极堆叠件240a和区域II中的栅极堆叠件240b(统称为栅极堆叠件240)。栅极堆叠件240沿Y方向纵向取向。栅极堆叠件240在其相应沟道区域中接合鳍204，从而在区域I中形成GAA晶体管202a，并且在区域II中形成GAA晶体管202b。通常，GAA晶体管202b由于其高能耗应用而需要比GAA晶体管202a强的电流驱动能力。
参考图3A至图3F，器件200包括其背侧处的衬底201以及构建在衬底201的正面上的各个元件。这些元件包括衬底201上方的隔离结构230、从衬底201延伸并且与隔离结构230相邻的鳍204(包括区域I中的鳍204a和区域II中的鳍204b)。在区域I中，器件200包括：两个源极/漏极(S/D)部件260a和260b，位于鳍204a上方；半导体沟道层(或沟道层)215a、215b、215c、215d，悬在鳍204a上方并且连接两个S/D部件260a/260b；栅极堆叠件240a，位于两个S/D部件260a/260b之间并且包裹沟道层的每个。在区域II中，器件200包括：两个源极/漏极(S/D)部件260c和260d(统称为260a-b作为S/D部件260)，位于鳍204b上方；沟道层215e、215f、215g、215h(统称为215a-d作为沟道层215)，悬在鳍204b上方并且连接两个S/D部件260c/260d；栅极堆叠件240b，位于两个S/D部件260c/260d之间并且包裹沟道层的每个。在每个区域中，器件200还包括：内部间隔件255，位于S/D部件260和栅极堆叠件240之间；(外部)栅极间隔件247，位于栅极堆叠件240的侧壁上方；接触蚀刻停止层(CESL)269，与栅极间隔件247相邻并且位于S/D部件260和隔离结构230上方；层间介电(ILD)层270，位于CESL 269上方。在S/D部件260上方，器件200还包括硅化物部件273和S/D接触件275。
参考图4A至图4F，器件200还包括具有嵌入在介电层中的导线和通孔的一个或多个互连层277。一个或多个互连层277连接各个晶体管的栅电极、源电极和漏电极以及器件200中的其它电路，以部分或全部形成集成电路。器件200可以进一步包括钝化层、粘合层和/或构建在器件200的前侧上的其它层。这些层和一个或多个互连层共同用标号277表示。应该指出，在图4A至图4F中将器件200上下颠倒。为了简单，图4B、图4C、图4E、图4F以及带有后缀B、C、E、F的附图省略了图4A和图4B中已经示出的一些部件，特别是互连层277和载体370。下面进一步描述器件200的各个元件。
在实施例中，衬底201是块状硅衬底(即，包括块状单晶硅)。在各个实施例中，衬底201可以包括其它半导体材料，诸如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或它们的组合。在可选实施例中，衬底201是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。
在实施例中，鳍204可以包括硅、硅锗、锗或其它合适的半导体，并且可以是掺杂的n型或p型掺杂剂。鳍204可以通过任何合适的方法来图案化。例如，鳍204可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件或心轴可以用作掩蔽元件，用于图案化鳍204。例如，掩模元件可以用于在衬底201上方或中的半导体层中蚀刻凹槽，从而在衬底201上留下鳍204。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其它合适的湿蚀刻剂中蚀刻。形成鳍204的方法的许多其它实施例可能是合适的。
隔离结构230可以包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离成分)或它们的组合。隔离结构230可以包括不同的结构，诸如浅沟槽隔离(STI)部件和/或深沟槽隔离(DTI)部件。在实施例中，隔离结构230可以通过；利用绝缘材料填充鳍204之间的沟槽(例如，通过使用CVD工艺或旋涂玻璃工艺)；实施化学机械抛光(CMP)工艺以去除过量的绝缘材料和/或平坦化绝缘材料层的顶面；以及回蚀绝缘材料层以形成隔离结构230来形成。在一些实施例中，隔离结构230包括多个介电层，诸如设置在热氧化物衬垫层上方的氮化硅层。
S/D部件260包括外延生长的半导体材料，诸如外延生长的硅、锗或硅锗。S/D部件260可以通过包括化学汽相沉积(CVD)技术(例如，汽相外延和/或超高真空CVD)、分子束外延、其它合适的外延生长工艺或它们的组合的任何外延工艺来形成。S/D部件260可以掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，对于n型晶体管，S/D部件260包括硅并且可以掺杂有碳、磷、砷、其它n型掺杂剂或它们的组合(例如，形成Si:C外延S/D部件、Si:P外延S/D部件或Si:C:P外延S/D部件)。在一些实施例中，对于p型晶体管，S/D部件260包括硅锗或锗，并且可以掺杂有硼、其它p型掺杂剂或它们的组合(例如，形成Si:Ge:B外延S/D部件)。S/D部件260可以包括具有不同掺杂剂密度水平的多个外延半导体层。在一些实施例中，实施退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活S/D部件260中的掺杂剂。
在实施例中，沟道层215包括适合于晶体管沟道的半导体材料，诸如硅、硅锗或其它半导体材料。在各个实施例中，沟道层215可以是棒、条、片的形状或其它形状。在实施例中，沟道层215最初是半导体层的堆叠件的一部分，该半导体层的堆叠件包括逐层交替堆叠的沟道层215和其它牺牲半导体层。牺牲半导体层和沟道层215包括不同的材料成分(诸如不同的半导体材料、不同的成分原子百分比和/或不同的成分重量百分比)以实现蚀刻选择性。在形成栅极堆叠件240的栅极替换工艺期间，选择性去除牺牲半导体层，从而留下悬在鳍204上方的沟道层215。在所示实施例中，在区域I中，沟道层215a是最底部沟道层，并且沟道层215d是最顶部沟道层；在区域II中，沟道层215e是最底部沟道层，并且沟道层215h是最顶部沟道层。应该指出，四(4)个沟道层215在每个区域中垂直堆叠，这仅用于说明的目的，并且不旨在限制超出权利要求中具体叙述的范围。可以理解，可以形成任何数量的沟道层，取决于器件性能需求。在一些实施例中，每个区域中的沟道层215的数量在(包括)2和10之间。虽然沟道层215的数量在区域I和区域II中看起来都相同，但是如下面将进一步详细讨论的，方法10减少了区域I中实际使用的沟道层215的数量，用于较小的电流驱动能力，并且保持区域II中实际使用的沟道层215的最大可用数量，用于更强的电流驱动能力。
在一些实施例中，内部间隔件255包括介电材料，该介电材料包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件255包括低k介电材料，诸如本文描述的那些。内部间隔件255可以通过沉积和蚀刻工艺来形成。例如，在蚀刻S/D沟槽之后并且在从S/D沟槽外延生长S/D部件260之前，蚀刻工艺可以用于使相邻沟道层215之间的牺牲半导体层凹进，以在相邻沟道层215之间垂直形成间隙。然后，沉积一种或多种介电材料(例如使用CVD或ALD)以填充间隙。实施另一蚀刻工艺以去除间隙外部的介电材料，从而形成内部间隔件255。
在所描绘的实施例中，栅极堆叠件240包括高k介电层349、栅电极层350以及高k介电层349和沟道层215之间的界面层348。高k介电层349包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。高k介电材料通常是指具有较高介电常数的介电材料，例如，大于氧化硅的介电常数(k≈3.9)。高k介电层349可以通过ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化和/或其它合适的方法来形成。界面层348可以包括二氧化硅、氮氧化硅或其它合适的材料。界面层348可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法来形成。在一些实施例中，栅电极层350包括n型功函层或p型功函层和金属填充层。例如，n型功函层可以包括具有足够低的有效功函的金属，诸如钛、铝、碳化钽、碳氮化钽、氮化钽硅或它们的组合。例如，p型功函层可以包括具有足够大的有效功函的金属，诸如氮化钛、氮化钽、钌、钼、钨、铂或它们的组合。例如，金属填充层可以包括铝、钨、钴、铜和/或其它合适的材料。栅电极层350可以通过CVD、PVD、镀和/或其它合适的工艺来形成。因为栅极堆叠件240包括高k介电层和金属层，所以它也称为高k金属栅极。
在实施例中，栅极间隔件247包括介电材料，诸如包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))的介电材料。在实施例中，栅极间隔件247可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其它合适的材料。例如，可以在伪栅极堆叠件(其随后由高k金属栅极240替换)上方沉积并且随后蚀刻(例如，各向异性蚀刻)包括硅和氮的介电层(诸如氮化硅层)以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，形成与栅极堆叠件240相邻的不止一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在实施例中，栅极间隔件247可以具有例如约1nm至约40nm的厚度。
在实施例中，CESL 269可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其它合适的材料；并且可以通过CVD、PVD、ALD或其它合适的方法来形成。ILD层270可以包括正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟化物掺杂的石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、低k介电材料、其它合适的介电材料或它们的组合。ILD层270可以通过PE-CVD(等离子体增强CVD)、F-CVD(可流动CVD)或其它合适的方法来形成。
在一些实施例中，硅化物部件273可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其它合适的化合物。
在实施例中，S/D接触件275可以包括导电阻挡层和导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物(诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN))或它们的组合，并且可以通过CVD、PVD、ALD和/或其它合适的工艺来形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其它金属，并且可以通过CVD、PVD、ALD、镀或其它合适的工艺来形成。在一些实施例中，在S/D接触件275中省略了导电阻挡层。
在操作14中，方法10(图1A)将器件200上下颠倒，并且将器件200的前侧附接至载体370，诸如图4A和图4D所示。这使得可以从器件200的背侧访问器件200，用于进一步处理。操作14可以使用任何合适的附接工艺，诸如直接接合、混合接合、使用粘合剂或其它接合方法。操作14可以进一步包括对准、退火和/或其它工艺。在一些实施例中，载体370可以是硅晶圆。在图3A至图22F中，“z”方向从器件200的背侧指向器件200的前侧，而“-z”方向从器件200的前侧指向器件200的背侧。
在操作16中，方法10(图1A)从器件200的背侧减薄器件200，直至鳍204和隔离结构230从器件200的背侧暴露。根据实施例，所得结构在图5A至图5F中示出。减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。在机械研磨工艺期间，可以首先从衬底201去除大量的衬底材料。此后，化学减薄工艺可以将蚀刻化学物质施加至衬底201的背侧，以进一步减薄衬底201。
在操作18中，方法10(图1A)在器件200的背侧上方形成蚀刻掩模360。蚀刻掩模360在S/D部件260的要从器件200的背侧凹进的一个的背侧上方提供开口362。根据实施例，所得结构在图6A至图6F中示出。在所示实施例中，在源极部件260a的背侧上方提供开口362，而漏极部件260b和区域II由蚀刻掩模360覆盖。在各个实施例中，可以仅在漏极部件的背侧上方、仅在源极部件的背侧上方或源极部件和漏极部件的背侧上方提供开口362。蚀刻掩模360包括与鳍204a的材料不同的材料，以在背侧沟槽蚀刻期间实现蚀刻选择性。例如，蚀刻掩模360包括抗蚀剂材料(并因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，蚀刻掩模360具有多层结构，诸如设置在抗反射涂覆(ARC)层和/或包括氮化硅或氧化硅的硬掩模层上方的抗蚀剂层。本发明考虑用于蚀刻掩模360的其它材料，只要在蚀刻鳍204a期间实现蚀刻选择性。在一些实施例中，操作18使用光刻工艺，该光刻工艺包括：在器件200的背侧上方形成抗蚀剂层(例如，通过旋涂)；实施曝光前烘烤工艺；使用掩模实施曝光工艺；实施曝光后烘烤工艺；以及显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(例如，UV光、DUV光或EUV光)，其中掩模阻挡、透射和/或反射辐射至抗蚀剂层，这取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，从而使得图像投影至与掩模图案对应的抗蚀剂层上。因为抗蚀剂层对辐射能量敏感，所以抗蚀剂层的暴露部分发生化学变化，并且抗蚀剂层的暴露(或非暴露)部分在显影工艺期间溶解，取决于抗蚀剂层的特性和在显影工艺中使用的显影液的特性。在显影之后，图案化的抗蚀剂层(例如，蚀刻掩模360)包括与掩模对应的抗蚀剂图案。可选地，曝光工艺可以由其它方法来实施或替换，诸如无掩模光刻、电子束写入、离子束写入或它们的组合。
在操作20中，方法100(图1A)通过蚀刻掩模360蚀刻鳍204a以形成S/D沟槽272。随后例如通过抗蚀剂剥离工艺或其它合适的工艺来去除蚀刻掩模360。S/D沟槽272从背侧暴露源极部件260a的表面。根据实施例，所得结构在图7A至图7F中示出。在本实施例中，操作20施加蚀刻工艺，该蚀刻工艺调整为对鳍204a中的半导体材料(例如，硅)的材料具有选择性，并且不(或最小限度)蚀刻栅极堆叠件240、隔离结构230、内部间隔件255和CESL 269。在本实施例中，蚀刻工艺也蚀刻源极部件260a，以使其凹进至最底部沟道层215a下方的水平。最底部沟道层215a的终端在沟槽272中暴露。凹进的源极部件260a变得不与最底部沟道层215a接触，如图7A所示。应该指出，在所示实施例中，使源极部件260a在一(1)个沟道层下方凹进，这仅用于说明的目的，并不旨在限制超出权利要求中具体叙述的范围。可以理解，可以使源极部件260a在不止一个沟道层下方凹进，取决于器件性能的需要。对于其之上的每个沟道层，源极部件260a的凹进深度在约10nm至约30nm的范围内。操作20可以施加不止一个蚀刻工艺。例如，它可以施加第一蚀刻工艺以选择性去除鳍204a，以及然后施加第二蚀刻工艺以使源极部件260a选择性凹进至期望的水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它蚀刻方法。在一些实施例中，蚀刻源极部件260a包括干蚀刻工艺，该干蚀刻工艺实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。蚀刻时间可以持续约10秒至约50秒，以使源极部件260a在一个沟道层下方凹进。
在操作22中，方法10(图1A)在器件200的背侧上方形成蚀刻掩模364。蚀刻掩模364在S/D部件260的要从器件200的背侧凹进的一个的背侧上方提供开口366。根据实施例，所得结构在图8A至图8F中示出。在所示实施例中，在源极部件260c的背侧上方提供开口366，而漏极部件260d和区域I由蚀刻掩模364覆盖。区域I中的S/D沟槽272也由蚀刻掩模364的抗蚀剂材料填充。在各个实施例中，可以仅在漏极部件的背侧上方、仅在源极部件的背侧上方或源极部件和漏极部件的背侧上方提供开口366。蚀刻掩模364包括与鳍204b的材料不同的材料，以在背侧沟槽蚀刻期间实现蚀刻选择性。例如，蚀刻掩模364包括抗蚀剂材料(并因此可以被称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，蚀刻掩模364包括基本类似于蚀刻掩模360的材料成分，并且形成蚀刻掩模364和开口366类似于操作18。
在操作24中，方法100(图1B)通过蚀刻掩模360蚀刻鳍204b以在区域II中形成S/D沟槽278。区域II中的S/D沟槽278从背侧暴露源极部件260c的表面。随后例如通过抗蚀剂剥离工艺或其它合适的工艺来去除蚀刻掩模364。在去除蚀刻掩模364之后，区域I中的S/D沟槽272再次出现。根据实施例，所得结构在图9A至图9F中示出。在本实施例中，操作24实施蚀刻工艺，该蚀刻工艺调整为对鳍204b中的半导体材料(例如，硅)的材料具有选择性，并且不(或最小限度)蚀刻栅极堆叠件240、隔离结构230、内部间隔件255和CESL 269。在本实施例中，蚀刻工艺也蚀刻源极部件260c，以使其凹进至与隔离结构230和CESL 269之间的界面齐平或该界面下方的水平。凹进的源极部件260c保持高于最底部沟道层215e，从而使得凹进的源极部件260c仍然与最底部沟道层215e和最底部内部间隔件255接触，如图9D所示。操作24可以施加不止一个蚀刻工艺。例如，它可以施加第一蚀刻工艺以选择性去除鳍204b，以及然后施加第二蚀刻工艺以使源极部件260c选择性凹进至期望的水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它蚀刻方法。
在操作26中，方法10(图1B)利用一种或多种介电材料沉积介电层276，以填充区域I和区域II中的两个S/D沟槽272。所得结构在图10A至图10F中示出。介电层276覆盖最底部沟道层215a的否则暴露的终端。在一些实施例中，介电层276可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其它合适的材料中的一种或多种，并且可以通过PE-CVD、F-CVD或其它合适的方法来形成。操作26可以进一步对介电层276实施CMP工艺，以从器件200的背侧去除过量的介电材料，并且暴露鳍204和隔离结构230。
在操作28中，方法10(图1B)选择性蚀刻鳍204，以分别在栅极堆叠件240的背侧以及漏极部件260b和260d的背侧上方形成S/D沟槽274。S/D沟槽274从背侧暴露漏极部件260b和260d的表面。根据实施例，所得结构在图11A至图11F中示出。在本实施例中，操作28施加蚀刻工艺，该蚀刻工艺调整为对鳍204中的半导体材料(例如，硅)的材料具有选择性，并且不(或最小限度)蚀刻栅极堆叠件240、隔离结构230、内部间隔件255和CESL 269。在本实施例中，蚀刻工艺也蚀刻漏极部件260b和260d，以使它们凹进至与隔离结构230和CESL 269之间的界面齐平或该界面下方的水平。凹进的漏极部件260b保持高于最底部沟道层215a，从而使得凹进的漏极部件260b仍然与最底部沟道层215a和最底部内部间隔件255接触；凹进的漏极部件260d保持高于最底部沟道层215e，从而使得凹进的漏极部件260d仍然与最底部沟道层215e和最底部内部间隔件255接触，如图11A和图11D所示。操作28可以施加不止一个蚀刻工艺。例如，它可以施加第一蚀刻工艺以选择性去除鳍204，以及然后施加第二蚀刻工艺以使漏极部件260b和260d选择性凹进至期望的水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它蚀刻方法。
在操作30中，根据实施例，方法10(图1B)从器件200的背侧在S/D沟槽274的侧壁上沉积介电衬垫304，诸如图12A至图12F所示。在所示实施例中，操作30首先共形沉积介电衬垫304以沿介电层276、隔离结构230、栅极堆叠件240(即，界面层348)、内部间隔件255以及漏极部件260b和260d的各个表面具有基本均匀的厚度。在各个实施例中，介电衬垫304可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、它们的组合或其它合适的材料。在一些实施例中，介电衬垫304包括与介电层276相同的材料成分。介电衬垫304可以使用ALD、CVD或其它合适的方法来沉积，并且在各个实施例中，介电衬垫304可以具有约1nm至约5nm的厚度。随后，操作30实施蚀刻工艺，用于穿透并且去除介电衬垫304的大部分水平部分。蚀刻工艺也称为穿透蚀刻工艺。在一些实施例中，穿透蚀刻工艺可以包括各向异性干蚀刻工艺等。在介电衬垫304由氧化物化合物形成的一些实施例中，穿透蚀刻工艺是利用蚀刻工艺气体的反应离子蚀刻(RIE)工艺，该蚀刻工艺气体包括CHF3、Ar、CF4、N2、O2、CH2F2、SF3等或它们的组合。可以在约2mTorr和约30mTorr之间的压力下、在约10℃和约100℃之间的温度下、在约100W和约1500W之间的射频(RF)功率下以及在约10V和约800V之间的偏压下实施RIE工艺约2秒和约20秒之间的蚀刻时间。在所示实施例中，由于操作30，介电衬垫304的部分保留在介电层276、隔离结构230和内部间隔件255的侧壁上，而栅极堆叠件240(即，界面层348)、内部间隔件255以及漏极部件260b和260d的顶面在S/D沟槽274中暴露。
在操作32中，方法10(图1B)在漏极部件260b和260d上方的S/D沟槽274中形成硅化物部件280。根据实施例，所得结构在图12A至图12F中示出。在实施例中，操作32首先将一种或多种金属沉积至S/D沟槽274中，对器件200实施退火工艺以引起一种或多种金属与漏极部件260b和260d之间的反应以产生硅化物部件280，以及去除一种或多种金属的未反应部分，在S/D沟槽274中留下硅化物部件280。一种或多种金属可包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、(Yb)、铱(Ir)、(Er)、钴(Co)或它们的组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其它合适的方法来沉积。硅化物部件280可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、它们的组合或其它合适的化合物。
在操作34中，方法10(图1B)在区域I和区域II中的硅化物部件280上方的S/D沟槽274中形成S/D接触件282。所得结构在图13A至图13F中示出。在实施例中，S/D接触件282可以包括导电阻挡层和导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物(诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN))或它们的组合，并且可以通过CVD、PVD、ALD和/或其它合适的工艺来形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其它金属，并且可以通过CVD、PVD、ALD、镀或其它合适的工艺来形成。在一些实施例中，在S/D接触件282中省略了导电阻挡层。
介电衬垫304用作防止随后形成的S/D接触件中的金属材料扩散至介电层276中的介电阻挡层。在一些可选实施例中，在操作26中，方法10可以在沉积介电层276之前在S/D沟槽272中沉积阻挡层279(图9A至图9F)，以在介电层276和S/D接触件282之间形成双层隔离部件。操作34之后的所得结构在图14A至图14F中示出。双层隔离部件包括阻挡层279和介电衬垫304。双层隔离部件可在随后形成的S/D接触件和介电层276之间提供更好的隔离。此外，阻挡层279防止覆盖的外延结构被氧化。在所示实施例中，在S/D沟槽272中共形沉积阻挡层279。在一些实施例中，阻挡层279包括SiO2、SiN、SiCN、SiOCN、SiOC、它们的组合或其它合适的材料，并且介电衬垫304包括SiN、SiCN、SiOCN、它们的组合或其它合适的材料。在进一步实施例中，阻挡层279和介电衬垫304可以包括不同的介电材料。阻挡层279可以使用ALD、CVD或其它合适的方法来沉积，并且在各个实施例中可以具有约1nm至约5nm的厚度。
仍然参考图14A和图14D，在区域I中的GAA晶体管202a中，源极部件260a与沟道层215b-215d接触但不与沟道层215a接触，并且漏极部件260b与沟道层215a-215d接触。因此，不存在从源极部件260a至漏极部件260b通过沟道层215a的电流路径。沟道层215a已经与GAA晶体管202a的沟道区域隔离。隔离由凹进的源极部件260a和介电层276提供。在GAA晶体管202a中，(有效)沟道层的数量是三(3)个。作为比较，在区域II中的GAA晶体管202b中，源极部件260c和漏极部件260d的每个与沟道层215e-215h接触。因此，沟道层215e-215h的每个提供从源极部件260c至漏极部件260d的电流路径。在GAA晶体管202b中，(有效)沟道层的数量是四(4)个。因此，方法10在一个IC芯片的提供不同功能的不同区域中为GAA晶体管提供了变化数量的沟道层。
在方法10的一些可选实施例中，也可以使区域I中的GAA晶体管202a中的漏极部件260b凹进。例如，在操作28中，在形成暴露漏极部件260b的S/D沟槽274之后，在进入形成硅化物部件的操作30之前，可以使漏极部件260b进一步凹进至最底部沟道层215a下方的水平。操作34之后的所得结构在图15A至图15F中示出。凹进的源极部件260a和凹进的漏极部件260b不与最底部沟道层215a接触，从而产生隔离的沟道层215a。在各个实施例中，凹进的漏极部件260b可以与凹进的源极部件260a齐平、低于或高于凹进的源极部件260a。
在操作36中，方法10(图1B)对器件200实施进一步制造工艺。例如，它可以在器件200的背侧上形成金属布线层(未显示)，诸如背侧电源轨。金属布线层电连接至区域I和区域II中的背侧S/D接触件282。在实施例中，金属布线层可以使用镶嵌工艺、双重镶嵌工艺、金属图案化工艺或其它合适的工艺来形成。金属布线层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其它金属，并且可以通过CVD、PVD、ALD、镀或其它合适的工艺来沉积。具有背侧金属布线层有利地增加了器件200中可用于直接连接至源极/漏极接触件和通孔的金属迹线的数量。与没有背侧金属布线层的其它结构相比，它也增加了用于更大器件集成度的栅极密度。方法10在操作36中也可以在器件200的背侧上形成一个或多个互连层，在器件200的背侧上形成钝化层，实施其它BEOL工艺，并且去除载体370。
图1C示出了根据本发明的一些实施例的用于制造在不同区域中具有变化数量的堆叠半导体沟道层而无需背侧金属布线层的半导体器件的方法100的流程图。下面结合图2和图16A至图22F描述方法100，图2和图16A至图22F示出了根据一些实施例的处于根据方法100的各个制造步骤的半导体器件(或器件)200的各个顶视图和截面图。图16A至图22F分别示出了器件200沿图2中的A-A线、B-B线、C-C线、D-D线、E-E线和F-F线的部分截面图。特别地，特别地，A-A线和D-D线是沿半导体鳍的纵向方向(方向“X”)的切线，B-B线和E-E线是进入晶体管的源极区域的切线并且平行于晶体管的栅极堆叠件(方向“Y”)，并且C-C线和F-F线是进入晶体管的漏极区域的切线并且平行于晶体管的栅极堆叠件。应该指出，在各个实施例中，B-B线和E-E线可以交替切入晶体管的漏极区域，并且C-C线和F-F线可以交替切入晶体管的源极区域。在本发明中，源极和漏极可互换使用。本发明考虑了额外的处理。可以在方法100之前、期间和之后提供额外的操作，并且对于方法100的额外的实施例，可以移动、替换或消除所描述的一些操作。方法100的一些方面与方法10相同，并且下面将简要讨论。方法100的其它方面与方法10不同，并且将更详细描述。
参考图2和图16A至图16F，在操作102中，方法100(图1C)提供了具有衬底201和构建在衬底201的前侧上的晶体管的器件200。器件200包括用于低功率和/或低泄漏应用的区域I(诸如I/O区域)以及用于高功率和/或高速应用的区域II(诸如核心区域)。器件200的许多方面与以上描述的相同。为了易于理解，重复参考标号。下面讨论一些差异。
沟道层215是半导体层的堆叠件的一部分，该半导体层的堆叠件包括逐层交替堆叠的沟道层215和其它牺牲半导体层217。牺牲半导体层217和沟道层215包括不同的材料成分(诸如不同的半导体材料、不同的成分原子百分比和/或不同的成分重量百分比)以实现蚀刻选择性。例如，沟道层215可以包括Si，并且牺牲半导体层217可以包括SiGe。但是，其它实施例也是可能的，包括提供蚀刻选择性的那些实施例。例如，在一些实施例中，沟道层215和牺牲半导体层217中的任何一个可以包括其它材料，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP或它们的组合。举例来说，外延生长沟道层215和牺牲半导体层217可以通过分子束外延(MBE)工艺、金属有机化学汽相沉积(MOCVD)工艺和/或其它合适的外延生长工艺来实施。
在图16A至图16F示出的所示实施例中，栅极堆叠件240是占位符，并且将在后栅极工艺中由最终的金属栅极堆叠件替换。因此，栅极堆叠件240也称为伪栅极堆叠件240。伪栅极堆叠件240包括伪界面层242、伪栅电极层244和硬掩模层246。伪界面层242可以包括介电材料，诸如氧化硅层(例如，SiO2)或氮氧化硅(例如，SiON)，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法来形成。伪栅电极层244可以包括多晶硅(poly-Si)，并且可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺来形成。硬掩模层246可以包括一层或多层材料，诸如氧化硅和/或氮化硅。在实施例中，伪栅极堆叠件240可以包括其它合适的层。伪栅极堆叠件240的各个层可以通过光刻和蚀刻工艺来形成。
在操作104中，方法100(图1C)在器件200的前侧上方形成蚀刻掩模360，覆盖区域II，同时暴露器件200的区域I。根据实施例，所得结构在图17A至图17F中示出。在一些实施例中，蚀刻掩模360包括抗蚀剂材料(并因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在实例中，操作104可以通过光刻胶涂覆、曝光、曝光后烘烤和显影在区域II上方形成图案化的光刻胶。
在操作106中，方法100(图1C)选择性蚀刻区域I中的S/D部件260(包括源极部件260a和漏极部件260b)。在本实施例中，操作20施加蚀刻工艺，该蚀刻工艺调整为对S/D部件260的外延材料具有选择性，并且不(或最小限度)蚀刻伪栅极堆叠件240、隔离结构230、栅极间隔件247、内部间隔件255和沟道层215。根据实施例，所得结构在图17A至图17F中示出。蚀刻工艺蚀刻区域I中的S/D部件260，以使它们凹进至最顶部沟道层215d下方的水平。区域I中的凹进的S/D部件260不与最顶部沟道层215d接触，如图17A所示。此外，在一些实施例中，凹进的S/D部件260可以与最顶部内部间隔件255接触或不接触。应该指出，在所示实施例中，使S/D部件260在一(1)个沟道层下方凹进，这仅用于说明的目的，并不旨在限制超出权利要求中具体叙述的范围。可以理解，可以使S/D部件260在不止一个沟道层下方凹进，取决于器件性能的需要。对于其之上的每个沟道层，S/D部件260的凹进深度在约10nm至约30nm的范围内。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它蚀刻方法。在一些实施例中，蚀刻S/D部件260包括干蚀刻工艺，该干蚀刻工艺实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。蚀刻时间可以持续约10秒至约50秒，以使S/D部件260在一个沟道层下方凹进。随后例如通过抗蚀剂剥离工艺或其它合适的工艺来去除蚀刻掩模360。
在操作108中，方法100(图1C)形成各个部件，包括区域I和区域II中的S/D部件260上方的接触蚀刻停止层(CESL)269以及CESL 269上方的层间介电(ILD)层270。根据实施例，所得结构在图18A至图18F中示出。CESL 269可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其它合适的材料；并且可以通过CVD、PVD、ALD或其它合适的方法来形成。CESL 269覆盖最顶部沟道层215d的否则暴露的终端。ILD层270可以包括正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。ILD层270可以通过PECVD、FCVD或其它合适的方法来形成。操作108可以实施一个或多个CMP工艺以平坦化器件200的顶面，去除硬掩模层246以及暴露伪栅电极层244。
在操作110中，方法100(图1C)去除伪栅极堆叠件240以形成栅极沟槽271。根据实施例，所得结构在图19A至图19F中示出。栅极沟槽271暴露沟道层215和牺牲半导体层217的表面。操作110可以包括对伪界面层242和伪栅电极层244中的材料具有选择性的一个或多个蚀刻工艺。蚀刻工艺可以包括利用抵抗蚀刻栅极间隔件238和ILD层270的蚀刻剂的任何合适的蚀刻技术，诸如湿蚀刻、干蚀刻、RIE、灰化和/或其它蚀刻方法。在实例中，蚀刻工艺是使用基于氟的蚀刻剂(例如，CF4、CHF3、CH2F2等)的干蚀刻工艺。操作110也从栅极沟槽271释放沟道层215。在本实施例中，沟道层215包括Si，并且牺牲半导体层217包括SiGe。可以选择性去除多个牺牲半导体层217。在一些实施方式中，选择性去除工艺包括使用合适的氧化剂(诸如臭氧)氧化多个牺牲半导体层217。此后，可以选择性去除氧化的牺牲半导体层217。为了促进该实施例，操作110包括干蚀刻工艺以选择性去除牺牲半导体层217，例如，通过在500℃至700℃的温度下施加HCl气体，或施加CF4、SF6和CHF3的气体混合物。
在操作112中，方法100(图1C)在栅极沟槽271中沉积金属栅极堆叠件(例如，高k金属栅极)。根据实施例，所得结构在图20A至图20F中示出。金属栅极堆叠件包括高k介电层349、栅电极层350以及高k介电层349和沟道层215之间的界面层348。高k介电层349包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba、Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。高k介电材料通常是指具有较高介电常数的介电材料，例如，大于氧化硅的介电常数(k≈3.9)。高k介电层349可以通过ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化和/或其它合适的方法来形成。界面层348可以包括二氧化硅、氮氧化硅或其它合适的材料。界面层348可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法来形成。在一些实施例中，栅电极层350包括n型功函层或p型功函层和金属填充层。例如，n型功函层可以包括具有足够低的有效功函的金属，诸如钛、铝、碳化钽、碳氮化钽、氮化钽硅或它们的组合。例如，p型功函层可以包括具有足够大的有效功函的金属，诸如氮化钛、氮化钽、钌、钼、钨、铂或它们的组合。例如，金属填充层可以包括铝、钨、钴、铜和/或其它合适的材料。栅电极层350可以通过CVD、PVD、镀和/或其它合适的工艺来形成。
在操作114中，方法100(图1C)在区域I和区域II中的S/D部件260上方形成S/D接触件275。根据实施例，所得结构在图21A至图21F中示出。操作114可以首先选择性蚀刻ILD层270以形成S/D接触孔(未示出)。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它蚀刻方法。在实施例中，选择性蚀刻工艺可以是干蚀刻。例如，蚀刻剂可以具有C4F6、CO、CO2和Ar的气体混合物。操作114随后去除CESL 269的在S/D接触孔中暴露的部分。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其它蚀刻方法。在实施例中，操作114可以在S/D部件260上方的S/D接触孔中形成硅化物部件273。在一些实施例中，硅化物部件273通过诸如自对准硅化物的硅化来形成，其中在S/D部件260上方形成金属材料，然后温度升高以退火并且引起下面的硅与金属之间的反应以形成硅化物，并且蚀刻掉未反应的金属。硅化物部件273有助于减小接触电阻。然后，操作114在硅化物部件273上方的S/D接触孔中沉积导电材料，以形成S/D接触件275。在实施例中，S/D接触件275可以包括导电阻挡层和导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物(诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN))或它们的组合，并且可以通过CVD、PVD、ALD和/或其它合适的工艺来形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其它金属，并且可以通过CVD、PVD、ALD、镀或其它合适的工艺来形成。在一些实施例中，在S/D接触件275中省略了导电阻挡层。
仍然参考图21A和图21D，在区域I中的GAA晶体管202a中，在各个实施例中，凹进的漏极部件260b可以与凹进的源极部件260a齐平、低于或高于凹进的源极部件260a。但是，源极部件260a和漏极部件260b与沟道层215a-215c接触，但是不与最顶部沟道层215d接触。因此，不存在从源极部件260a至漏极部件260b通过沟道层215d的电流路径。因此，沟道层215a通过凹进的S/D部件260a和260b以及CESL 269与GAA晶体管202a的沟道区域隔离。在GAA晶体管202a中，(有效)沟道层的数量是三(3)个。作为比较，在区域II中的GAA晶体管202b中，源极部件260c和漏极部件260d的每个与沟道层215e-215h接触。因此，沟道层215e-215h的每个提供从源极部件260c至漏极部件260d的电流路径。在GAA晶体管202b中，(有效)沟道层的数量是四(4)个。因此，方法10在一个IC芯片的提供不同功能的不同区域中为GAA晶体管提供了变化数量的沟道层。
在方法100的一些可选实施例中，在凹进之后，区域I中的GAA晶体管202a中的漏极部件260b可以保持接触最顶部沟道层215d。例如，在操作104中，蚀刻掩模360也可以覆盖区域I中的漏极部件260b，并且在源极部件260a之上具有开口。因此，在操作106中，仅使源极部件260a凹进至最底部沟道层215a下方的水平。操作114之后的所得结构在图22A至图22F中示出。凹进的源极部件260a不与最顶部沟道层215d接触，并且漏极部件260b保持与最顶部沟道层215d接触。但是，它仍然产生隔离的沟道层215d。
在操作116中，方法100(图1C)对器件200实施进一步制造工艺。例如，它可以在器件200的前侧上形成一个或多个互连层，电连接各个晶体管的源极、漏极、栅极端子以形成完整的IC。
虽然不旨在限制，但是本发明的实施例提供以下优势中的一个或多个。例如，本发明的实施例在一个IC芯片的提供不同功能的不同区域中形成变化数量的堆叠的沟道层。这有利地满足了各个晶体管的不同电流驱动能力的要求。此外，本发明的一些实施例形成诸如背侧电源轨的背侧布线层，以增加集成电路中可用的金属迹线的数量并且增加用于更大器件集成的栅极密度。本发明的实施例可以容易地集成至现有的半导体制造工艺中。
在一个示例性方面，本发明针对方法。方法包括：提供具有前侧和背侧的结构，结构包括衬底、位于衬底上方并且连接第一源极/漏极(S/D)部件和第二S/D部件的两个或多个半导体沟道层以及接合半导体沟道层的栅极结构，其中，衬底位于结构的背侧处，并且栅极结构位于结构的前侧处；使第一S/D部件凹进，从而暴露半导体沟道层中的一个的终端；以及在第一S/D部件上沉积覆盖半导体沟道层中的一个的暴露的终端的介电层。在一些实施例中，在使第一S/D部件凹进之后，第一S/D部件不与半导体沟道层中的一个接触。在一些实施例中，半导体沟道层中的一个是结构中的最底部半导体沟道层，并且使第一S/D部件凹进包括从结构的背侧蚀刻第一S/D部件。在一些实施例中，方法还包括：从结构的背侧蚀刻衬底以形成暴露第一S/D部件的沟槽，其中，使第一S/D部件凹进包括通过沟槽蚀刻第一S/D部件。在一些实施例中，栅极结构是高k金属栅极结构。在一些实施例中，半导体沟道层中的一个是结构中的最顶部半导体沟道层，并且使第一S/D部件凹进包括从结构的前侧蚀刻第一S/D部件。在一些实施例中，栅极结构是牺牲栅极结构。在一些实施例中，方法还包括：去除牺牲栅结构，从而暴露半导体沟道层；以及形成接合半导体沟道层的高k金属栅极结构。在一些实施例中，在使第一S/D部件凹进之后，第二S/D部件保持与半导体沟道层的每个接触。在一些实施例中，使第一S/D部件凹进包括使第二S/D部件凹进，从而暴露半导体沟道层中的一个的另一终端。在一些实施例中，方法还包括：部分去除介电层，从而暴露第一S/D部件；以及在第一S/D部件上形成S/D接触件。
在另一示例性方面，本发明针对方法。方法包括：提供具有前侧和背侧的结构，结构包括衬底、位于衬底上方的半导体鳍、位于半导体鳍上方的第一源极/漏极(S/D)部件和第二S/D部件、位于半导体鳍上方并且连接第一S/D部件和第二S/D部件的的两个或多个半导体沟道层以及接合半导体沟道层的栅极结构，其中，衬底位于结构的背侧处，并且栅极结构位于结构的前侧处；从结构的背侧减薄结构，直至暴露半导体鳍；从结构的背侧蚀刻半导体鳍，以形成暴露第一S/D部件的第一沟槽；通过第一沟槽使第一S/D部件凹进，从而使得最底部半导体沟道层的终端在第一沟槽中暴露；以及在第一沟槽中沉积介电层，其中，介电层覆盖最底部半导体沟道层的终端。在一些实施例中，方法还包括：从结构的背侧蚀刻半导体鳍以形成暴露第二S/D部件的第二沟槽；以及形成置于第二S/D部件上的S/D接触件。在一些实施例中，第二S/D部件与最底部半导体沟道层接触。在一些实施例中，方法还包括：在形成S/D接触件之前，通过第二沟槽使第二S/D部件凹进，从而使得最底部半导体沟道层的另一终端在第二沟槽中暴露。在一些实施例中，栅极结构是高k金属栅极结构。
在又一示例性方面，本发明针对半导体结构。半导体结构包括：两个或多个半导体沟道层，彼此垂直堆叠；栅极结构，接合半导体沟道层；以及第一源极/漏极(S/D)部件和第二源极/漏极部件，其中，第一S/D部件和第二S/D部件、半导体沟道层和栅极结构位于半导体结构的前侧处，并且其中，半导体沟道层中的至少一个不与第一S/D部件和第二S/D部件中的至少一个接触。在一些实施例中，半导体沟道层中的至少一个是最底部半导体沟道层。在一些实施例中，半导体结构还包括：金属布线层，位于半导体结构的背侧处。在一些实施例中，半导体沟道层中的至少一个不与第一S/D部件和第二S/D部件接触。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体结构的方法，包括：
提供具有前侧和背侧的结构，所述结构包括衬底、位于所述衬底上方并且连接第一源极/漏极部件和第二源极/漏极部件的两个或多个半导体沟道层以及接合所述半导体沟道层的栅极结构，其中，所述衬底位于所述结构的背侧处，并且所述栅极结构位于所述结构的前侧处；
使所述第一源极/漏极部件凹进，从而暴露所述半导体沟道层中的一个的终端；以及
在所述第一源极/漏极部件上沉积覆盖所述半导体沟道层中的一个半导体沟道层的暴露的终端的介电层，
其中，在使所述第一源极/漏极部件凹进之后，所述第一源极/漏极部件不与所述半导体沟道层中的一个半导体沟道层接触。
2.根据权利要求1所述的方法，其中，所述第一源极/漏极部件具有：相比于所述半导体沟道层中的一个半导体沟道层凹陷的凹陷顶面。
3.根据权利要求1所述的方法，其中，所述半导体沟道层中的一个半导体沟道层是所述结构中的最底部半导体沟道层，并且使所述第一源极/漏极部件凹进包括从所述结构的背侧蚀刻所述第一源极/漏极部件。
4.根据权利要求3所述的方法，还包括：
从所述结构的背侧蚀刻所述衬底以形成暴露所述第一源极/漏极部件的沟槽，其中，使所述第一源极/漏极部件凹进包括通过所述沟槽蚀刻所述第一源极/漏极部件。
5.根据权利要求3所述的方法，其中，所述栅极结构是高k金属栅极结构。
6.根据权利要求1所述的方法，其中，所述半导体沟道层中的一个半导体沟道层是所述结构中的最顶部半导体沟道层，并且使所述第一源极/漏极部件凹进包括从所述结构的前侧蚀刻所述第一源极/漏极部件。
7.根据权利要求6所述的方法，其中，所述栅极结构是牺牲栅极结构。
8.根据权利要求7所述的方法，还包括：
去除所述牺牲栅极结构，从而暴露所述半导体沟道层；以及
形成接合所述半导体沟道层的高k金属栅极结构。
9.根据权利要求1所述的方法，其中，在使所述第一源极/漏极部件凹进之后，所述第二源极/漏极部件保持与所述半导体沟道层的每个接触。
10.根据权利要求1所述的方法，其中，使所述第一源极/漏极部件凹进包括使所述第二源极/漏极部件凹进，从而暴露所述半导体沟道层中的一个半导体沟道层的另一终端。
11.根据权利要求1所述的方法，还包括：
部分去除所述介电层，从而暴露所述第一源极/漏极部件；以及
在所述第一源极/漏极部件上形成源极/漏极接触件。
12.一种制造半导体结构的方法，包括：
提供具有前侧和背侧的结构，所述结构包括衬底、位于衬底上方的半导体鳍、位于所述半导体鳍上方的第一源极/漏极部件和第二源极/漏极部件、位于所述半导体鳍上方并且连接所述第一源极/漏极部件和所述第二源极/漏极部件的的两个或多个半导体沟道层以及接合所述半导体沟道层的栅极结构，其中，所述衬底位于所述结构的背侧处，并且所述栅极结构位于所述结构的前侧处；
从所述结构的背侧减薄所述结构，直至暴露所述半导体鳍；
从所述结构的背侧蚀刻所述半导体鳍，以形成暴露所述第一源极/漏极部件的第一沟槽；
通过所述第一沟槽使所述第一源极/漏极部件凹进，从而使得最底部半导体沟道层的终端在所述第一沟槽中暴露，所述第一源极/漏极部件不与所述最底部半导体沟道层接触；以及
在所述第一沟槽中沉积介电层，其中，所述介电层覆盖所述最底部半导体沟道层的终端。
13.根据权利要求12所述的方法，还包括：
从所述结构的背侧蚀刻所述半导体鳍以形成暴露所述第二源极/漏极部件的第二沟槽；以及
形成置于所述第二源极/漏极部件上的源极/漏极接触件。
14.根据权利要求13所述的方法，其中，所述第二源极/漏极部件与所述最底部半导体沟道层接触。
15.根据权利要求13所述的方法，还包括：
在形成所述源极/漏极接触件之前，通过所述第二沟槽使所述第二源极/漏极部件凹进，从而使得所述最底部半导体沟道层的另一终端在所述第二沟槽中暴露。
16.根据权利要求12所述的方法，其中，所述栅极结构是高k金属栅极结构。
17.一种半导体结构，包括：
两个或多个半导体沟道层，彼此垂直堆叠；
栅极结构，接合所述半导体沟道层；以及
第一源极/漏极部件和第二源极/漏极部件，其中，所述第一源极/漏极部件和所述第二源极/漏极部件、所述半导体沟道层和所述栅极结构位于所述半导体结构的前侧处，并且其中，所述半导体沟道层中的至少一个半导体沟道层不与所述第一源极/漏极部件和所述第二源极/漏极部件中的至少一个接触，
所述第一源极/漏极部件和所述第二源极/漏极部件中的至少一个具有：相比于所述至少一个半导体沟道层凹陷的凹陷顶面。
18.根据权利要求17所述的半导体结构，其中，所述半导体沟道层中的至少一个半导体沟道层是最底部半导体沟道层。
19.根据权利要求18所述的半导体结构，还包括：
金属布线层，位于所述半导体结构的背侧处。
20.根据权利要求17所述的半导体结构，其中，所述半导体沟道层中的至少一个半导体沟道层不与所述第一源极/漏极部件和所述第二源极/漏极部件接触。
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