CN109979938A - 场效应晶体管、片上系统以及制造其的方法 - Google Patents

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博尔纳·奧布拉多维奇
达尔门达·帕勒
雷维基·森古普塔
穆罕默德·阿里·普尔卡迪里
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Abstract

本发明涉及一种互补金属氧化物半导体片上系统，包含一系列部分环绕栅极场效应晶体管。每一个部分环绕栅极场效应晶体管包含：鳍，具有沟道区的堆叠；源区和漏区，位于鳍的相对侧上；介电分隔区，包含第一沟道区与第二沟道区之间的介电材料；栅极堆叠，位于鳍上；以及一对侧壁间隔物，位于栅极堆叠的相对侧上。介电分隔区的一部分具有从介电分隔区的外边缘到相应侧壁间隔物的内边缘的长度。部分环绕栅极场效应晶体管中的一个的介电分隔区的部分的长度与部分环绕栅极场效应晶体管中的另一个的介电分隔区的部分的长度不同。也提供一种场效应晶体管和制造互补金属氧化物半导体片上系统的方法。

Description

场效应晶体管、片上系统以及制造其的方法
相关申请的交叉引用
本申请要求2017年12月11日提交的美国临时申请第62/597,339号的优先权和权益，所述申请的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及场效应晶体管和制成其的方法。
背景技术
常规电路通常由非平面“鳍”场效应晶体管(fin field effect transistors；finFETs)形成。常规鳍场效应晶体管大体上包含充当导电沟道区的多个竖直鳍。鳍沟道区的宽度变窄改进鳍沟道区中的电位的栅极控制。因此，常规鳍FET可具有较窄的鳍宽度来减少短沟道效应且因此能够按比例调整到更短栅极长度。然而，随着栅极长度按比例调整，常规鳍FET可能无法提供所需性能(例如Ieff-Ioff)。另外，常规鳍FET不是环绕栅极(gate-all-around；GAA)结构，且因此栅极控制仅位于鳍的侧上，这限制了进一步按比例调整栅极长度。
未来技术已预期由环绕栅极(GAA)纳米线(nanowire；NW)FET或GAA纳米片(nanosheet；NS)FET形成电路，以便减少短沟道效应且由此能够按比例调整到更短栅极长度。然而，GAA NW FET和GAA NS FET都存在集成问题。举例来说，GAA FET要求内部间隔物来使GAA栅极金属与源区/漏区分隔以减少寄生电容。另外，GAA FET大体上要求GAA栅极金属在上层沟道区的底部与底层沟道区的顶部之间的较窄竖直区中形成以减少寄生电容。然而，在沟道区之间的较窄竖直区中形成GAA栅极金属导致难以实现所需阈值电压(Vt)。
另外，未来技术已预期由部分GAA NW FET(也称为部分环绕栅极场效应晶体管或部分GAA FET)形成电路来减少短沟道效应。在包含一系列部分GAA NW FET的常规互补金属氧化物半导体(CMOS)片上系统(system on chip；SoC)中，相同类型的所有部分GAA NW FET具有相同长度介电分隔区。也就是说，在常规CMOS SoC中，具有不同阈值电压值(例如，高电压阈值(high voltage threshold；HVT)、常规电压阈值(regular voltage threshold；RVT)、低电压阈值(low voltage threshold；LVT)以及超低电压阈值(super low voltagethreshold；SLVT)FET)的部分GAA NW FET都具有相同长度的介电分隔区。因此，这些包含一系列部分GAA NW FET的常规CMOS SoC没有经优化以在最低动态功率下以相容成本实现最高性能。
发明内容
本公开的方面涉及一种CMOS片上系统(SoC)的各种实施例。在一个实施例中，CMOSSoC包含一系列部分环绕栅极场效应晶体管，每一个部分环绕栅极场效应晶体管包含：鳍，具有沟道区的堆叠，所述沟道区的堆叠包含至少第一沟道区和堆叠在第一沟道区上的第二沟道区；源区和漏区，位于鳍的相对侧上；介电分隔区，包含第一沟道区与第二沟道区之间的介电材料；栅极堆叠，位于鳍上；以及一对侧壁间隔物，位于栅极堆叠的相对侧上。介电分隔区的一部分具有从介电分隔区的外边缘到所述对侧壁间隔物中的相应一个的内边缘的长度。部分GAA FET中的一个的介电分隔区的部分的长度与部分GAA FET中的另一个的介电分隔区的部分的长度不同。
部分GAA FET中的一个的介电分隔的部分的长度可在大约0纳米到大约10纳米或大约0纳米到大约6纳米的范围内变化。
部分GAA FET中的一个可具有高电压阈值或常规电压阈值，且部分GAA FET的电容可低于另一部分GAA FET的电容。
部分GAA FET中的一个可具有低电压阈值或超低电压阈值，且部分GAA FET的电阻可低于另一GAA FET的电阻。
部分GAA FET中的一个的掺杂扩展区的长度可与另一部分GAA FET的掺杂扩展区的长度实质上相同。
一个部分GAA FET的掺杂扩展区的长度可小于另一部分GAA FET的掺杂扩展区的长度。
一个部分GAA FET的所述一对侧壁间隔物可比另一部分GAA FET的所述一对侧壁间隔物更薄。
本公开的方面还涉及一种场效应晶体管的各种实施例。在一个实施例中，场效应晶体管包含：鳍，包含沟道区的堆叠，所述沟道区的堆叠具有至少第一沟道区和堆叠在第一沟道区上的第二沟道区；源区和漏区，位于鳍的相对侧上；介电分隔区，包含第一沟道区与第二沟道区之间的介电材料；栅极堆叠，位于鳍上；以及一对侧壁间隔物，位于栅极堆叠的相对侧上。介电分隔区的外边缘侧向地位于所述一对侧壁间隔物中的相应一个的内表面与外表面之间。
介电分隔区的一部分可具有从介电分隔区的外边缘到侧壁间隔物中的相应一个的内边缘的长度。介电分隔的部分的长度可以为大约0纳米到大约10纳米，或大约0纳米到大约6纳米。
本公开的方面还涉及制造包含一系列部分GAA FET的CMOS片上系统的各种方法。在一个实施例中，方法包含：形成所述系列部分GAA FET的第一部分GAA FET，以及形成所述系列部分GAA FET的第二部分GAA FET。第一部分GAA FET和第二部分GAA FET中的每一个包含：鳍，具有沟道区的堆叠，所述沟道区的堆叠包含至少第一沟道区和堆叠在第一沟道区上的第二沟道区；源区和漏区，位于鳍的相对侧上；介电分隔区，包含第一沟道区与第二沟道区之间的介电材料；栅极堆叠，位于鳍上；以及一对侧壁间隔物，位于栅极堆叠的相对侧上。介电分隔区的一部分具有从介电分隔区的外边缘到所述一对侧壁间隔物中的相应一个的内边缘的长度。第一部分GAA FET的介电分隔区的部分的长度与第二部分GAA FET的介电分隔区的部分的长度不同。
第二部分GAA FET的介电分隔的部分的长度可小于第一部分GAA FET的介电分隔区的部分的长度。第二部分GAA FET的介电分隔的部分的长度可以为大约0纳米到大约10纳米，或大约0纳米到大约6纳米。
第一部分GAA FET可具有高电压阈值或常规电压阈值，且第一部分GAA FET的电容可低于第二部分GAA FET的电容。
第二部分GAA FET可具有低电压阈值或超低电压阈值，且第二部分GAA FET的电阻可低于第一部分GAA FET的电阻。
第一部分GAA FET的掺杂扩展区的长度可与第二部分GAA FET的掺杂扩展区的长度实质上相同。
第一部分GAA FET的掺杂扩展区的长度可与第二部分GAA FET的掺杂扩展区的长度不同。
第二部分GAA FET的所述一对侧壁间隔物可比第一部分GAA FET的所述一对侧壁间隔物更薄。
形成第一部分GAA FET或第二部分GAA FET可包含：在硅衬底上沉积交替的牺牲层和导电沟道层的堆叠；图案化和蚀刻堆叠来形成至少一个鳍；在至少一个鳍上形成虚设栅极堆叠；在虚设栅极堆叠的相对侧上形成外部侧壁间隔物；侧向地蚀刻各牺牲层的相对端；以及形成源区和漏区。
提供此发明内容以引入本公开的实施例的一系列特征和概念，所述特征和概念在以下具体实施方式中进一步描述。此发明内容并不意欲标识所要求主题的关键或基本特征，也不意欲用来限制所要求主题的范围。所描述特征中的一个或多个可与一个或多个其它所描述特征组合以提供可工作装置。
附图说明
在参考以下具体实施方式结合以下附图考虑时本公开的实施例的特征和优点将变得更加明显。在附图中，相似附图标号贯穿各图用以指代相似特征和组件。各图未必按比例绘制。
图1是根据本公开的一个实施例的CMOS片上系统(SoC)的横截面视图。
图2是根据本公开的另一实施例的CMOS SoC的横截面视图。
图3是根据本公开的又一实施例的CMOS SoC的横截面视图。
图4是根据本公开的另一实施例的CMOS SoC的横截面视图。
图5A到图5D示出根据本公开的一个实施例的制造CMOS SoC的方法的任务。
附图标号说明
100、200、300、400、500：互补金属氧化物半导体片上系统；
101、201、301、401、501：第一部分环绕栅极场效应晶体管；
102、202、302、402、502：第二部分环绕栅极场效应晶体管；
103、105、203、205、303、305、403、405、522、536：源区；
104、106、204、206、304、306、404、406、523、537：漏区；
107、108、207、208、307、308、407、408、506、507：鳍；
109、110、209、210、309、310、409、410：沟道区；
111、112、211、212、311、312、411、412、552、553：介电分隔区；
113、114、213、214、313、314、413、414、505：衬底；
115、116、215、216、315、316、415、416、548、549：栅极堆叠；
117、118、217、218、317、318、417、418、550：栅极介电层；
119、120、219、220、319、320、419、420、551：金属层；
121、122、123、124、221、222、223、224、321、322、323、324、421、422、423、424、510、511、512、513：侧壁间隔物；
125、126、127、128、225、226、227、228、325、326、327、328、425、426、427、428、514、515、534、535：外表面；
129、130、131、132、229、230、231、232、329、330、331、332、429、430、431、432、520、521、556、557：内表面；
133、134、135、136、233、234、235、236、333、334、335、336、433、434、435、436、518、519、530、531、554、555、558、559：外边缘；
237、238、239、240、337、338、339、340、437、438、439、440：掺杂扩展区；
241、242、243、244、341、342、343、344、441、442、443、444：内边缘；
503：牺牲层；
504：沟道层；
508、509：虚设栅极堆叠；
516、517：凹进部分；
524、538：源极缓冲层；
525、539：漏极缓冲层；
526、527、540、541、542、543：竖直侧壁；
528、529、544、545：曝光部分；
532、546：掺杂源区；
533、547：掺杂漏区；
D、D2：距离；
D1：深度；
L1、L2：长度；
W1、W2：宽度。
具体实施方式
本公开涉及一种低功率、高性能CMOS片上系统(SoC)的各种实施例，所述CMOS片上系统包含一系列部分环绕栅极(部分GAA)nFET和部分GAA pFET。根据CMOS SoC的一个或多个实施例，部分GAA nFET和部分GAA pFET的介电分隔区不具有所有部分GAA nFET和部分GAA pFET的相同长度(例如，部分GAA pFET或部分GAA nFET中的一个的介电分隔区的长度与CMOS SoC的至少一个其它部分GAA pFET或部分GAA nFET的介电分隔区的长度不同)。与对部分GAA pFET和部分GAA nFET中的每一个来说介电分隔区的长度相同的现有技术CMOSSoC相比，部分GAA nFET和部分GAA pFET的介电分隔区的长度之间的差异配置成在CMOSSoC的最低动态功率下实现最高性能(例如，部分GAA nFET和部分GAA pFET的介电分隔区的长度之间的差异可在CMOS SoC的最低动态功率下以相容成本实现最高性能)。
下文中，将参考附图更详细地描述实例实施例，在所述附图中，相似附图标号通篇指代相似元件。然而，本发明可以各种不同形式体现，且不应理解为受限于仅本文中示出的实施例。相反，将这些实施例作为实例来提供以使得本发明将透彻且完整，且将向本领域的技术人员充分地传达本发明的方面和特征。因此，可能并不描述对于本领域普通技术人员对本发明的方面和特征的完整理解非必要的工艺、元件以及技术。除非另外指出，否则相似附图标号贯穿附图和书面描述表示相似元件，且因此将不重复其描述。
在附图中，可为了清晰起见而夸大和/或简化元件、层以及区的相对大小。为了易于解释，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部(lower)”、“在…之下(under)”、“在…上方(above)”、“上部(upper)”以及类似物的空间相对术语来描述如图中所示出的一个元件或特征与另一元件或特征的关系。应理解，空间相对术语意欲涵盖除图中描绘的定向之外的装置在使用或操作中的不同定向。举例来说，如果图中的装置倒过来，那么描述为“在”其它元件或特征“下方”或“下面”或“之下”的元件将定向“在”其它元件或特征“上方”。因此，示例术语“在…下方”和“在…之下”可涵盖在上方和在下方的定向。装置可以其它方式定向(例如，旋转90度或处于其它定向)，且本文中所使用的空间相对描述词应相应地进行解译。
应理解，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区、层和/或区段(sections)，但是这些元件、组件、区、层和/或区段不应受到这些术语的限制。这些术语用于区分一个元件、组件、区、层或区段与另一元件、组件、区、层或区段。因此，下文描述的第一元件、第一组件、第一区、第一层或第一区段可称为第二元件、第二组件、第二区、第二层或第二区段而不脱离本发明的精神和范围。
应理解，当将元件或层称为“在”另一元件或层“上”、“连接到”另一元件或层或“耦合到”另一元件或层时，所述元件或层可直接在另一元件或层上、直接连接到另一元件或层，或直接耦合到另一元件或层，或可存在一个或多个介入元件或层。另外，还将理解，当将元件或层称为在两个元件或层“之间”时，所述元件或层可以是两个元件或层之间仅有的元件或层，或也可存在一个或多个介入元件或层。
本文中所使用的术语仅出于描述特定实施例的目的，且并不意欲限制本发明。如本文中所使用，除非上下文另作明确指示，否则单数形式“一(a/an)”也意欲包含复数形式。将进一步理解，当在本说明书中使用时，术语“包括(comprises/comprising)”、“包含(includes/including)”限定所陈述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或补充。如本文中所使用，术语“和/或”包含相关联的所列项中的一个或多个的任何以及所有组合。当在元件列表之前时，例如“中的至少一个”的表达修饰元件的整个列表并且不修饰列表中的个别元件。
如本文所使用，术语“实质上”、“约”以及类似术语用作近似术语且不用作程度术语，且意欲考虑将由本领域普通技术人员识别出的测量值或计算值的固有偏差。另外，当描述本发明的实施例时，使用“可”是指“本发明的一个或多个实施例”。如本文中所使用，术语“使用(use)”、“正使用(using)”及“被使用(used)”可视为分别与术语“利用(utilize)”、“正利用(utilizing)”及“被利用(utilized)”同义。此外，术语“示例性”意欲指代实例或说明。
除非另外定义，否则本文中所使用的所有术语(包含技术和科学术语)具有本发明所属领域的普通技术人员所通常理解的相同意义。将进一步理解，应将术语(例如常用词典中所定义的那些术语)解译为具有与其在相关技术的上下文和/或本说明书中的意义一致的意义，且不应在理想化或过度形式化的意义上进行解译，除非在本文中明确地这样定义。
现在参考图1，根据本公开的一个实施例的CMOS片上系统(SoC)100包含第一部分环绕栅极(GAA)场效应晶体管(field-effect transistor；FET)101和第二部分GAA FET102。在所示出的实施例中，第一部分GAA FET 101和第二部分GAA FET 102中的每一个分别包含源区103和漏区104以及源区105和漏区106，以及分别在源区103与漏区104以及源区105与漏区106之间扩展的至少一个鳍107、鳍108。在所示出的实施例中，第一部分GAA FET101和第二部分GAA FET 102中的每一个的鳍107、鳍108分别包含一系列堆叠沟道区109、堆叠沟道区110。另外，在所示出的实施例中，部分GAA FET 101、部分GAA FET 102中的每一个分别包含位于邻近沟道区109、邻近沟道区110之间以及最下部沟道区109、最下部沟道区110与衬底113、衬底114之间的一系列介电分隔区111、介电分隔区112，鳍107、鳍108在衬底113、衬底114上形成。在所示出的实施例中，部分GAA FET 101、部分GAA FET 102中的每一个还分别包含鳍107、鳍108上的栅极堆叠115、栅极堆叠116。栅极堆叠115、堆叠堆叠116中的每一个分别包含栅极介电层117、栅极介电层118以及栅极介电层117、栅极介电层118上的金属层119、金属层120。在所示出的实施例中，部分GAA FET 101、部分GAA FET 102中的每一个还分别包含栅极堆叠115、栅极堆叠116的相对侧上的一对侧壁间隔物121、侧壁间隔物122以及一对侧壁间隔物123、侧壁间隔物124。侧壁间隔物121、侧壁间隔物122、侧壁间隔物123、侧壁间隔物124中的每一个包含远离相应栅极堆叠115、相应栅极堆叠116面朝外的外表面125、外表面126、外表面127、外表面128，以及朝向相应栅极堆叠115、相应栅极堆叠116面朝内的与相应外表面125、外表面126、外表面127、外表面128相对的内表面129、内表面130、内表面131、内表面132。
继续参考图1中所示出的实施例，第一部分GAA FET 101的各介电分隔区111的部分具有从介电分隔区111的外边缘133、外边缘134到相应侧壁间隔物121、相应侧壁间隔物122的内表面129、内表面130(例如，上层侧壁间隔物121、上层侧壁间隔物122的内表面129、内表面130)定义的长度L1。另外，在所示出的实施例中，第二部分GAA FET 102的各介电分隔区112的部分具有从介电分隔区112的外边缘135、外边缘136到相应侧壁间隔物123、相应侧壁间隔物124的内表面131、内表面132(例如，上层侧壁间隔物123、上层侧壁间隔物124的内表面131、内表面132)定义的长度L2。另外，在所示出的实施例中，第一部分GAA FET 101的介电分隔区111的部分的长度L1大于第二部分GAA FET 102的介电分隔区112的部分的长度L2。在所示出的实施例中，第一部分GAA FET 101的介电分隔区111的外边缘133、外边缘134分别与上层侧壁间隔物121、上层侧壁间隔物122的外表面125、外表面126对准或实质上对准，且第二部分GAA FET 102的介电分隔区112的外边缘135、外边缘136分别位于上层侧壁间隔物123、上层侧壁间隔物124的内表面131、内表面132与外表面127、外表面128之间。因此，在所示出的实施例中，第一部分GAA FET 101的介电分隔区111比第二部分GAA FET102的介电分隔区112更长。
在一个或多个实施例中，具有不同长度L1、长度L2的介电分隔区的第一部分GAAFET 101和第二部分GAA FET 102具有不同阈值电压Vt或相同阈值电压Vt。在一个或多个实施例中，CMOS SoC 100可包含具有不同阈值电压的一系列部分GAA FET，且具有不同阈值电压Vt的第一部分GAA FET 101和第二部分GAA FET 102是CMOS SoC 100的具有不同阈值电压的部分GAA FET的至少一子集。在一个或多个实施例中，具有不同长度L1、长度L2的介电分隔区111、介电分隔区112的第一部分GAA FET 101和第二部分GAA FET 102可设置在CMOSSoC 100的不同部分处。在一个或多个实施例中，具有比第二部分GAA FET 102中的介电分隔区的更长长度的介电分隔区111的第一部分GAA FET 101具有或可具有高电压阈值Vt(HVT)或常规电压阈值Vt(RVT)，而具有比第一部分GAA FET 101中的介电分隔区的更短长度的介电分隔区112的第二部分GAA FET 102具有或可具有低电压阈值Vt(LVT)或超低电压阈值Vt(SLVT)。在一个或多个实施例中，HVT部分GAA FET的介电分隔区的长度比RVT部分GAA FET的介电分隔区的长度更长。另外，RVT部分GAA FET的介电分隔区的长度比LVT部分GAA FET的介电分隔区的长度更长，且LVT部分GAA FET的介电分隔区的长度比SLVT部分GAAFET的介电分隔区的长度更长。在一个或多个实施例中，HVT部分GAA FET与RVT部分GAA FET之间、RVT部分GAA FET与LVT部分GAA FET之间以及LVT部分GAA FET与SLVT部分GAA FET之间的阈值电压差为大约20毫伏到大约50毫伏。在一个或多个实施例中，具有相对更长的介电分隔区111的第一部分GAA FET 101可设置在CMOS SoC 100的一部分中，使所述部分的寄生栅极-漏极电容(Cgd)最小化或至少减少以降低与CMOS SoC 100的所述部分相关联的动态功率。另外，在一个或多个实施例中，CMOS SoC 100的此部分可包含GPU核心的至少一子集。在一个或多个实施例中，其中第一部分GAA FET 101所定位的CMOS SoC 100的此部分可包含GPU核心的至少一子集和/或不包含临界速度路径的GPU核心和CPU核心的至少一子集。在一个或多个实施例中，具有相对更短的介电分隔区112的第二部分GAA FET 102可设置在包含例如临界速度路径的CMOS SoC 100的一部分中，且使所述部分的寄生扩展电阻(Rext)最小化或至少减小以增大与CMOS SoC 100的此部分相关联的有效驱动电流(Ieff)。
在第二部分GAA FET 102是LVT部分GAA FET的一个或多个实施例中，介电分隔区112的部分的长度L2可以为大约0纳米(例如，介电分隔区112的外边缘135、外边缘136可与相应侧壁间隔物123、相应侧壁间隔物124的内表面131、内表面132对准或实质上对准)到大约6纳米。在一个或多个实施例中，介电分隔区112的部分的长度L2可以为大约0纳米到大约3纳米。在第一部分GAA FET 101设置在CMOS SoC 100的一部分中以使所述部分的Cgd最小化或至少减少的一个或多个实施例中，第一部分GAA FET 101中的介电分隔区111的部分的长度L1可为大于0纳米(例如，大约3纳米到大约10纳米)。在一个或多个实施例中，第一部分GAA FET 101中的介电分隔区111的部分的长度L1可等于或实质上等于侧壁间隔物123、侧壁间隔物124的宽度，以使得介电分隔区111的外边缘133、外边缘134与相应侧壁间隔物121、相应侧壁间隔物122的外表面125、外表面126对准或实质上对准。
现在参考图2，根据本公开的另一实施例的CMOS SOC 200包含第一部分GAA FET201和第二部分GAA FET 202。在所示出的实施例中，第一部分GAA FET 201和第二部分GAAFET 202中的每一个分别包含源区203和漏区204以及源区205和漏区206、以及分别在源区203与漏区204以及源区205与漏区206之间扩展的至少一个鳍207、鳍208。在所示出的实施例中，第一部分GAA FET 201和第二部分GAA FET 202中的每一个的鳍207、鳍208分别包含一系列堆叠沟道区209、堆叠沟道区210。另外，在所示出的实施例中，部分GAA FET 201、部分GAA FET 202中的每一个分别包含位于邻近沟道区209、邻近沟道区210之间以及最下部沟道区209、最下部沟道区210与衬底213、衬底214之间的一系列介电分隔区211、介电分隔区212，鳍207、鳍208在衬底213、衬底214上形成。在所示出的实施例中，部分GAA FET 201、部分GAA FET 202中的每一个还分别包含鳍207、鳍208上的栅极堆叠215、栅极堆叠216。栅极堆叠215、堆叠堆叠216中的每一个分别包含栅极介电层217、栅极介电层218以及栅极介电层217、栅极介电层218上的金属层219、金属层220。在所示出的实施例中，部分GAA FET201、部分GAA FET 202中的每一个还分别包含栅极堆叠215、栅极堆叠216的相对侧上的一对侧壁间隔物221、侧壁间隔物222以及一对侧壁间隔物223、侧壁间隔物224。侧壁间隔物221、侧壁间隔物222、侧壁间隔物223、侧壁间隔物224中的每一个包含远离相应栅极堆叠215、相应栅极堆叠216面朝外的外表面225、外表面226、外表面227、外表面228、以及朝向相应栅极堆叠215、相应栅极堆叠216面朝内的与相应外表面225、外表面226、外表面227、外表面228相对的内表面229、内表面230、内表面231、内表面232。
在图2中所示出的实施例中，第一部分GAA FET 201的各介电分隔区211的部分具有从介电分隔区211的外边缘233、外边缘234到相应侧壁间隔物221、相应侧壁间隔物222的内表面229、内表面230(例如，上层侧壁间隔物221、上层侧壁间隔物222的内表面229、内表面230)定义的长度L1。另外，在所示出的实施例中，第二部分GAA FET 202的各介电分隔区212的部分具有从介电分隔区212的外边缘235、外边缘236到相应侧壁间隔物223、相应侧壁间隔物224的内表面231、内表面232(例如，上层侧壁间隔物223、上层侧壁间隔物224的内表面231、内表面232)定义的长度L2。另外，在所示出的实施例中，第一部分GAA FET 201的介电分隔区211的部分的长度L1大于第二部分GAA FET 202的介电分隔区212的部分的长度L2。因此，在所示出的实施例中，第一部分GAA FET 201的介电分隔区211比第二部分GAAFET202的介电分隔区212更长。介电分隔区211、介电分隔区212的部分的长度L1、长度L2可与上文参考图1中所示出的实施例所描述的长度相同或类似。如上文参考图1中所示出的实施例所描述，具有比第二部分GAA FET 202中的更长长度的介电分隔区211的第一部分GAA FET201具有或可具有高电压阈值Vt(HVT)或常规电压阈值Vt(RVT)，而具有比第一部分GAA FET201中更短长度更短的介电分隔区212的第二部分GAA FET 202具有或可具有低电压阈值Vt(LVT)或超低电压阈值Vt(SLVT)。
另外，不同于图1中所示出的CMOS SoC 100的实施例，在图2中所示出的CMOS SOC200的实施例中，在第一部分GAA FET 201中的源区203和漏区204的掺杂扩展区237、掺杂扩展区238的栅极堆叠215之下的扩展与在第二部分GAA FET 202中的源区205和漏区206的掺杂扩展区239、掺杂扩展区240的栅极堆叠216之下的扩展不同。在所示出的实施例中，第一部分GAA FET 201中的掺杂扩展区237、掺杂扩展区238的内边缘241、内边缘242与侧壁间隔物221、侧壁间隔物222的内表面229、内表面230对准或实质上对准，且第二部分GAA FET202中的掺杂扩展区239、掺杂扩展区240的内边缘243、内边缘244从相应侧壁间隔物223、相应侧壁间隔物224的内表面231、内表面232以距离D朝内间隔开(例如，第二部分GAA FET202的掺杂扩展区239、掺杂扩展区240在栅极堆叠216之下比掺杂扩展区237、掺杂扩展区238在第一部分GAA FET 201的栅极堆叠215之下扩展得更远)。在一个或多个实施例中，第二部分GAA FET 202的掺杂扩展区239、掺杂扩展区240的内边缘243、内边缘244分别从侧壁间隔物223、侧壁间隔物224的内表面231、内表面232朝内间隔开的距离D在大约0纳米到大约10纳米的范围内(例如，在大约0纳米到大约5纳米的范围内)。
在一个或多个实施例中，具有相对更长的介电分隔区211的第一部分GAA FET 201可设置在CMOS SoC 200的一部分中，使所述部分的寄生栅极-漏极电容(Cgd)最小化或至少减少以降低与CMOS SoC 200的所述部分相关联的动态功率。在一个或多个实施例中，具有相对更短的介电分隔区212的第二部分GAA FET 202可设置在包含例如临界速度路径的CMOS SoC 200的一部分中，且使所述部分的寄生扩展电阻(Rext)最小化或至少减小以增大与CMOS SoC 200的此部分相关联的有效驱动电流(Ieff)。
现在参考图3，根据本公开的另一实施例的CMOS SOC 300包含第一部分GAA FET301和第二部分GAA FET 302。在所示出的实施例中，第一部分GAA FET 301和第二部分GAAFET 302中的每一个分别包含源区303和漏区304以及源区305和漏区306，以及分别在源区303与漏区304以及源区305与漏区306之间扩展的至少一个鳍307、鳍308。在所示出的实施例中，第一部分GAA FET 301和第二部分GAA FET 302中的每一个的鳍307、鳍308分别包含一系列堆叠沟道区309、堆叠沟道区310。另外，在所示出的实施例中，部分GAA FET 301、部分GAA FET 302中的每一个分别包含位于邻近沟道区309、邻近沟道区310之间以及最下部沟道区309、最下部沟道区310与衬底313、衬底314之间的一系列介电分隔区311、介电分隔区312，鳍307、鳍308在衬底313、衬底314上形成。在所示出的实施例中，部分GAA FET 301、部分GAAFET 302中的每一个还分别包含鳍307、鳍308上的栅极堆叠315、栅极堆叠316。栅极堆叠315、堆叠堆叠316中的每一个分别包含栅极介电层317、栅极介电层318以及栅极介电层317、栅极介电层318上的金属层319、金属层320。在所示出的实施例中，部分GAA FET301、部分GAA FET 302中的每一个还分别包含栅极堆叠315、栅极堆叠316的相对侧上的一对侧壁间隔物321、侧壁间隔物322以及一对侧壁间隔物323、侧壁间隔物324。侧壁间隔物321、侧壁间隔物322、侧壁间隔物323、侧壁间隔物324中的每一个包含远离相应栅极堆叠315、相应栅极堆叠316面朝外的外表面325、外表面326、外表面327、外表面328，以及朝向相应栅极堆叠315、相应栅极堆叠316面朝内的与相应外表面325、外表面326、外表面327、外表面328相对的内表面329、内表面330、内表面331、内表面332。
另外，在所示出的实施例中，第一部分GAA FET 301的侧壁间隔物321、侧壁间隔物322具有从内表面329、内表面330到相应外表面325、相应外表面326定义的宽度W1，且第二部分GAA FET 302的侧壁间隔物323、侧壁间隔物324具有从内表面331、内表面332到相应外表面327、相应外表面328定义的宽度W2。在所示出的实施例中，第二部分GAA FET 302的侧壁间隔物323、侧壁间隔物324的宽度W2小于第一部分GAA FET 301的侧壁间隔物321、侧壁间隔物322的宽度W1(例如，第二部分GAA FET 302的侧壁间隔物323、侧壁间隔物324比第一部分GAAFET 301的侧壁间隔物321、侧壁间隔物322相对更窄)。
在图3中所示出的实施例中，第一部分GAA FET 301的各介电分隔区311的部分具有从介电分隔区311的外边缘333、外边缘334到相应侧壁间隔物321、相应侧壁间隔物322的内表面329、内表面330(例如，上层侧壁间隔物321、上层侧壁间隔物322的内表面329、内表面330)定义的长度L1。另外，在所示出的实施例中，第二部分GAA FET 302的各介电分隔区312的部分具有从介电分隔区312的外边缘335、外边缘336到相应侧壁间隔物323、相应侧壁间隔物324的内表面331、内表面332(例如，上层侧壁间隔物323、上层侧壁间隔物324的内表面331、内表面332)定义的长度L2。另外，在所示出的实施例中，第一部分GAA FET 301的介电分隔区311的部分的长度L1大于第二部分GAA FET 302的介电分隔区312的部分的长度L2。因此，在所示出的实施例中，第一部分GAA FET 301的介电分隔区311比第二部分GAAFET302的介电分隔区312更长。介电分隔区311、介电分隔区312的部分的长度L1、长度L2可与上文参考图1中所示出的实施例所描述的长度相同或类似。如上文参考图1中所示出的实施例所描述，具有比第二部分GAA FET 302中更长长度的介电分隔区311的第一部分GAA FET301具有或可具有高电压阈值Vt(HVT)或常规电压阈值Vt(RVT)，而具有比第一部分GAA FET301中更短长度的介电分隔区312的第二部分GAA FET 302具有或可具有低电压阈值Vt(LVT)或超低电压阈值Vt(SLVT)。
继续参考图3中所示出的实施例，在第一部分GAA FET 301中的源区303和漏区304的掺杂扩展区337、掺杂扩展区338的栅极堆叠315之下的扩展与在第二部分GAA FET 302中的源区305和漏区306的掺杂扩展区339、掺杂扩展区340的栅极堆叠316之下的扩展不同。在所示出的实施例中，第一部分GAA FET 301中的掺杂扩展区337、掺杂扩展区338的内边缘341、内边缘342与侧壁间隔物321、侧壁间隔物322的内表面329、内表面330对准或实质上对准，且第二部分GAA FET 302中的掺杂扩展区339、掺杂扩展区340的内边缘343、内边缘344从相应侧壁间隔物323、相应侧壁间隔物324的内表面331、内表面332以距离D朝内间隔开(例如，第二部分GAA FET 302的掺杂扩展区339、掺杂扩展区340在栅极堆叠之下比第一部分GAA FET 301的掺杂扩展区337、掺杂扩展区338在栅极堆叠之下扩展得更远)。在一个或多个实施例中，第二部分GAA FET 302的掺杂扩展区339、掺杂扩展区340的内边缘343、内边缘344分别从侧壁间隔物323、侧壁间隔物324的内表面331、内表面332朝内间隔开的距离D在大约0纳米到大约10纳米的范围内(例如，在大约0纳米到大约5纳米的范围内)。
在一个或多个实施例中，具有相对更长的介电分隔区311以及相对更宽的侧壁间隔物321、侧壁间隔物322的第一部分GAA FET 301可设置在CMOS SOC 300的一部分中，使所述部分的寄生栅极-漏极电容(Cgd)最小化或至少减少以降低与CMOS SOC 300的所述部分相关联的动态功率。在一个或多个实施例中，具有相对更短的介电分隔区312以及相对更窄的侧壁间隔物323、侧壁间隔物324的第二部分GAA FET 302可设置在包含例如临界速度路径的CMOS SOC 300的一部分中，且使所述部分的寄生扩展电阻(Rext)最小化或至少减小以增大与CMOS SOC 300的此部分相关联的有效驱动电流(Ieff)。
现在参考图4，根据本公开的另一实施例的CMOS SOC 400包含第一部分GAA FET401和第二部分GAA FET 402。在所示出的实施例中，第一部分GAA FET 401和第二部分GAAFET 402中的每一个分别包含源区403和漏区404以及源区405和漏区406，以及分别在源区403与漏区404以及源区405与漏区406之间扩展的至少一个鳍407、鳍408。在所示出的实施例中，第一部分GAA FET 401和第二部分GAA FET 402中的每一个的鳍407、鳍408分别包含一系列堆叠沟道区409、堆叠沟道区410。另外，在所示出的实施例中，部分GAA FET 401、部分GAA FET 402中的每一个分别包含位于邻近沟道区409、邻近沟道区410之间以及最下部沟道区409、最下部沟道区410与衬底413、衬底414之间的一系列介电分隔区411、介电分隔区412，鳍407、鳍408在衬底413、衬底414上形成。在所示出的实施例中，部分GAA FET 401、部分GAA FET 402中的每一个还分别包含鳍407、鳍408上的栅极堆叠415、栅极堆叠416。栅极堆叠415、堆叠堆叠416中的每一个分别包含栅极介电层417、栅极介电层418以及栅极介电层417、栅极介电层418上的金属层419、金属层420。在所示出的实施例中，部分GAA FET401、部分GAA FET 402中的每一个还分别包含栅极堆叠415、栅极堆叠416的相对侧上的一对侧壁间隔物421、侧壁间隔物422以及一对侧壁间隔物423、侧壁间隔物424。侧壁间隔物421、侧壁间隔物422、侧壁间隔物423、侧壁间隔物424中的每一个包含远离相应栅极堆叠415、相应栅极堆叠416面朝外的外表面425、外表面426、外表面427、外表面428、以及朝向相应栅极堆叠415、相应栅极堆叠416面朝内的与相应外表面425、外表面426、外表面427、外表面428相对的内表面429、内表面430、内表面431、内表面432。
在图4中所示出的实施例中，第一部分GAA FET 401的各介电分隔区411的部分具有从介电分隔区411的外边缘433、外边缘434到相应侧壁间隔物421、相应侧壁间隔物422的内表面429、内表面430(例如，上层侧壁间隔物421、上层侧壁间隔物422的内表面429、内表面430)定义的长度L1。另外，在所示出的实施例中，第二部分GAA FET 402的各介电分隔区412的部分具有从介电分隔区412的外边缘435、外边缘436到相应侧壁间隔物423、相应侧壁间隔物424的内表面431、内表面432(例如，上层侧壁间隔物423、上层侧壁间隔物424的内表面431、内表面432)定义的长度L2。另外，在所示出的实施例中，第一部分GAA FET 401的介电分隔区411的部分的长度L1大于第二部分GAA FET 402的介电分隔区412的部分的长度L2。因此，在所示出的实施例中，第一部分GAA FET 401的介电分隔区411比第二部分GAA FET402的介电分隔区412更长。介电分隔区411、介电分隔区412的部分的长度L1、长度L2可与上文参考图1中所示出的实施例所描述的长度相同或类似。在一个或多个实施例中，第二部分GAA FET 402的介电分隔区412的长度L2可为零或实质上是零，以使得第二部分GAA FET402的介电分隔区412的外边缘435、外边缘436分别与侧壁间隔物423、侧壁间隔物424的内表面431、内表面432对准或实质上对准。如上文参考图1中所示出的实施例所描述，具有比第二部分GAA FET 402中更长长度的介电分隔区411的第一部分GAA FET 401具有或可具有高电压阈值Vt(HVT)或常规电压阈值Vt(RVT)，而具有比第一部分GAA FET 401中更短长度的介电分隔区412的第二部分GAA FET 402具有或可具有低电压阈值Vt(LVT)或超低电压阈值Vt(SLVT)。
另外，在图4中所示出的CMOS SoC 400的实施例中，在第一部分GAA FET 401中的源区403和漏区404的掺杂扩展区437、掺杂扩展区438的栅极堆叠415之下的扩展与在第二部分GAA FET 402中的源区405和漏区406的掺杂扩展区439、掺杂扩展区440的栅极堆叠416之下的扩展不同。在所示出的实施例中，第一部分GAA FET 401中的掺杂扩展区437、掺杂扩展区438的内边缘441、内边缘442与侧壁间隔物421、侧壁间隔物422的内表面429、内表面430对准或实质上对准，且第二部分GAA FET 402中的掺杂扩展区439、掺杂扩展区440的内边缘443、内边缘444从相应侧壁间隔物423、相应侧壁间隔物424的内表面431、内表面432以距离D朝内间隔开(例如，第二部分GAA FET 402的掺杂扩展区439、掺杂扩展区440在栅极堆叠之下比第一部分GAA FET 401的掺杂扩展区437、掺杂扩展区438在栅极堆叠之下扩展得更远)。在一个或多个实施例中，第二部分GAA FET 402的掺杂扩展区439、掺杂扩展区440的内边缘443、内边缘444分别从侧壁间隔物423、侧壁间隔物424的内表面431、内表面432朝内间隔开的距离D在大约0纳米到大约10纳米的范围内(例如，在大约0纳米到大约5纳米的范围内)。
在一个或多个实施例中，具有相对更长的介电分隔区411的第一部分GAA FET 401可设置在CMOS SoC 400的一部分中，使所述部分的寄生栅极-漏极电容(Cgd)最小化或至少减少以降低与CMOS SoC 400的所述部分相关联的动态功率。在一个或多个实施例中，具有相对更短的介电分隔区412的第二部分GAA FET 402可设置在包含例如临界速度路径的CMOS SoC 400的一部分中，且使所述部分的寄生扩展电阻(Rext)最小化或至少减小以增大与CMOS SoC 400的此部分相关联的有效驱动电流(Ieff)。
根据本公开的一个或多个实施例的CMOS SoC可具有上文参考图1到图4所描述的CMOS SoC 100、CMOS SoC 200、CMOS SoC 300以及CMOS SoC 400的实施例中的两个或更多个的特征的任何合适的组合。
图5A到图5D描绘根据本公开的一个实施例的制造包含第一部分环绕栅极(GAA)FET 501和第二部分环绕栅极FET 502(见图5D)的CMOS片上系统(SoC)500的方法的任务。第一部分GAA FET 501和第二部分GAA FET 502可以是部分GAA nFET、部分GAA pFET或部分GAA nFET和部分GAApFET的组合。第一部分GAA FET 501可在CMOS SoC 500的一部分中形成，使所述部分的寄生栅极-漏极电容(Cgd)最小化或至少减少以降低与CMOS SoC 500的所述部分相关联的动态功率。第二部分GAA FET 502可在包含例如临界速度路径的CMOS SoC500的一部分中形成，且使所述部分的寄生扩展电阻(Rext)最小化或至少减小以增大与CMOSSoC 500的此部分相关联的有效驱动电流(Ieff)。在一个或多个实施例中，第一部分GAA FET501具有或可具有高电压阈值Vt(HVT)或常规电压阈值Vt(RVT)，且第二部分GAA FET 502具有或可具有低电压阈值Vt(LVT)或超低电压阈值Vt(SLVT)。
如图5A中所示出，方法包含以下任务：将交替的牺牲层503和导电沟道层504的堆叠逐层沉积在硅衬底505上，以使得最下部牺牲层503直接位于硅衬底505上且各剩余牺牲层503设置在底层沟道层504与上层沟道层504之间。在一个或多个实施例中，牺牲层503由硅锗(SiGe)形成且导电沟道层504由Si形成。在一个或多个实施例中，牺牲层503的SiGe材料可包含在大约15％到大约35％的范围内的Ge。在一个或多个实施例中，牺牲层503具有大约2纳米到大约6纳米的厚度且导电沟道层504具有大约2纳米到大约12纳米的厚度。硅衬底505可包含(100)或(110)硅衬底。尽管在所示出的实施例中，任务包含沉积四个导电沟道层504和四个牺牲层503，但在一个或多个实施例中，任务可包含取决于第一部分GAA FET 501和第二部分GAA FET 502的所需大小来沉积任何其它合适数目的导电沟道层504和牺牲层503(例如，任务可包含沉积一个或多个导电沟道层504和一个或多个牺牲层503)。
在一个或多个实施例中，导电沟道层504和牺牲层503可以不分别由Si和SiGe形成。在一个或多个实施例中，导电沟道层504和牺牲层503可以是任何其它合适的材料，由此可相对于导电沟道层504来选择性地蚀刻牺牲层503以用于n型FET、p型FET或n型FET和p型FET两者。在FET是n型FET的一个或多个实施例中，导电沟道层504和牺牲层503的材料可以是III-V族材料，例如分别是铟砷化镓(InGaAs)和磷化铟(InP)。在一个或多个实施例中，导电沟道层504和牺牲层503的材料可以是用于n型FET或p型FET的IV族材料，例如分别是Ge和SiGe。在FET是p型FET的一个或多个实施例中，导电沟道层504和牺牲层503的材料可以是IV族材料，例如分别是SiGe和Si。
继续参考图5A中所示出的实施例，方法还包含以下任务：图案化和蚀刻导电沟道层504和牺牲层503的堆叠，以形成分别具有第一部分GAA FET 501和第二部分GAA FET 502的所需宽度的至少一个鳍506、鳍507。可通过任何合适的工艺或技术来进行图案化和蚀刻交替的导电沟道层504和牺牲层503的堆叠的任务，所述合适的工艺或技术例如光刻或蚀刻(例如干法蚀刻)。在一个或多个实施例中，形成鳍506、鳍507的任务可包含单个掩模步骤和蚀刻步骤或多个掩模步骤和蚀刻步骤。在一个或多个实施例中，任务可包含对沟道层504的材料或牺牲层503的材料进行非选择性的蚀刻(例如干法蚀刻)。尽管在所示出的实施例中，每一个部分GAA FET包含仅单个鳍506、鳍507，但在一个或多个实施例中，方法可包含形成用于部分GAA FET中的一个或多个的两个或更多个鳍。在方法包含形成用于部分GAA FET中的一个或多个的两个或更多个鳍的一个或多个实施例中，图案化和蚀刻导电沟道层504和牺牲层503的堆叠的任务包含形成在邻近鳍之间具有所需水平分隔距离的鳍。
继续参考图5A中所示出的实施例，方法还包含以下任务：通过本领域中已知的任何工艺(例如氮化物沉积)分别在鳍506、鳍507上形成虚设栅极堆叠508、虚设栅极堆叠509(例如，由氧化物/多晶Si/氮化物形成的虚设栅极堆叠508、虚设栅极堆叠509)，且分别在虚设栅极堆叠508、虚设栅极堆叠509的相对侧上形成外部侧壁间隔物510、外部侧壁间隔物511以及外部侧壁间隔物512、外部侧壁间隔物513。
在图5A中所示出的实施例中，方法还包含以下任务：掩蔽第一部分GAA FET的区且蚀刻未由虚设栅极509和外部侧壁间隔物512、外部侧壁间隔物513保护的第二部分GAA FET的一个或多个鳍507的区。在一个或多个实施例中，对第二部分GAAFET的一个或多个鳍507的蚀刻一直向下进行到硅衬底505或进行到硅衬底505中。在一个或多个实施例中，对第二部分GAAFET的一个或多个鳍507的蚀刻是竖直或实质上竖直的凹进蚀刻，且所述凹进蚀刻分别与外部侧壁间隔物512、外部侧壁间隔物513的外表面514、外表面515对准或实质上对准。
继续参考图5A中所示出的实施例，方法还包含以下任务：侧向地蚀刻第二部分GAAFET的鳍507的各牺牲层503(例如，由SiGe形成的牺牲层503)的相对端。侧向凹进蚀刻可以是本领域中已知的湿法蚀刻或干法蚀刻。在侧向地蚀刻牺牲层503的任务期间，侧向地去除牺牲层503的相对端，但沟道层504保持实质上完好。因此，在侧向地蚀刻牺牲层503的相对端的任务之后，沟道层504扩展超出(例如突出)牺牲层503，且凹进部分516、凹进部分517分别在凹进牺牲层503的外边缘518、外边缘519与沟道层504的突出部分之间形成。取决于牺牲层503的材料对沟道层504的材料的侧向蚀刻的选择性，凹进部分516、凹进部分517可具有任何形状(例如，矩形横截面形状或梯形横截面形状)。
取决于第二部分GAAFET 502的介电分隔区的所需长度，第二部分GAA FET的鳍507的牺牲层503可侧向地凹进到任何合适的深度D1，第二部分GAAFET 502在下文所描述的方法的后续任务期间形成。在一个或多个实施例中，牺牲层503的侧向凹进蚀刻可进行到深度D1，以使得经侧向蚀刻的牺牲层503的外边缘518、外边缘519与相应侧壁间隔物512、相应侧壁间隔物513的内表面520、内表面521以距离D2侧向地间隔开(例如，经侧向蚀刻的牺牲层503的外边缘518、外边缘519中的每一个与上层侧壁间隔物512、上层侧壁间隔物513的内表面520、内表面521以距离D2侧向地间隔开)。在一个或多个实施例中，距离D2可为大约0纳米(例如，经侧向蚀刻的牺牲层503的外边缘518、外边缘519与相应侧壁间隔物512、相应侧壁间隔物513的内表面520、内表面521对准或实质上对准)到大约10纳米。在一个或多个实施例中，距离D2可为大约0纳米到大约6纳米。在一个或多个实施例中，距离D2可为大约0纳米到大约3纳米。在距离D2大于0纳米的一个或多个实施例中，从相应侧壁间隔物512、相应侧壁间隔物513的内表面520、内表面521在朝向相应侧壁间隔物512、相应侧壁间隔物513的外表面514、外表面515的方向上测量距离D2(例如，在一个或多个实施例中，经侧向蚀刻的牺牲层503的外边缘518、外边缘519侧向地位于相应侧壁间隔物512、相应侧壁间隔物513的内表面520与外表面514之间以及内表面521与外表面515之间)。在所示出的实施例中，第一部分GAA FET的鳍506的牺牲层503未经侧向蚀刻或比第二部分GAA FET的鳍507的牺牲层503在更轻微程度上经侧向蚀刻。
现在参考图5B，方法还包含以下任务：通过例如磊晶沉积来形成第二部分GAA FET的源区522和漏区523(例如，nFET源区和漏区或pFET源区和漏区)。在所示出的实施例中，形成第二部分GAA FET的源区522和漏区523的任务包含分别形成未掺杂硅的源极缓冲层524和漏极缓冲层525。在一个或多个实施例中，未掺杂硅的源极缓冲层524和漏极缓冲层525具有大约0纳米到大约4纳米的厚度(例如，大约1纳米到大约3纳米的厚度)。在所示出的实施例中，未掺杂硅的源极缓冲层524和漏极缓冲层525填充或实质上填充通过如上文参考图5A所描述的侧向地蚀刻牺牲层503的任务所形成的凹进部分516、凹进部分517。另外，在所示出的实施例中，源极缓冲层524和漏极缓冲层525分别沿沟道层504的竖直侧壁526、竖直侧壁527且分别沿衬底505的曝光部分528、曝光部分529形成。另外，在所示出的实施例中，源极缓冲层524和漏极缓冲层525的外边缘530、外边缘531分别沿鳍507竖直或实质上竖直。
在所示出的实施例中，形成源区522和漏区523的任务还包含以下任务：分别形成邻近于源极缓冲层524和漏极缓冲层525的掺杂源区532和掺杂漏区533。在第二部分GAAFET是nFET的一个或多个实施例中，掺杂源区532和掺杂漏区533可包含磷化矽(SiP)、碳磷化硅(SiCP)或本领域中已知的任何其它合适的材料。在第二部分GAA FET是pFET的一个或多个实施例中，掺杂源区532和掺杂漏区533可包含锗硅硼(SiGeB)、硅硼(SiB)、锗硅锡硼(SiGeSnB)或本领域中已知的任何其它合适的材料。
继续参考图5A到图5B，方法还包含以下任务：从第一部分GAA FET的区去除掩模且掩蔽第二部分GAA FET的区。方法还包含以下任务：蚀刻未由虚设栅极508和外部侧壁间隔物510、外部侧壁间隔物511保护的第一部分GAA FET的一个或多个鳍506的区。在一个或多个实施例中，对第一部分GAA FET的一个或多个鳍506的蚀刻一直向下进行到硅衬底505或进行到硅衬底505中。在一个或多个实施例中，对第一部分GAA FET的一个或多个鳍506的蚀刻是竖直或实质上竖直的凹进蚀刻，且所述凹进蚀刻分别与外部侧壁间隔物510、外部侧壁间隔物511的外表面534、外表面535对准或实质上对准。
在所示出的实施例中，方法还包含以下任务：通过例如外延沉积来形成第一部分GAA FET的源区536和漏区537(例如，nFET源区和漏区或pFET源区和漏区)。在所示出的实施例中，形成第一部分GAA FET的源区536和漏区537的任务包含分别形成未掺杂硅的源极缓冲层538和漏极缓冲层539。在一个或多个实施例中，未掺杂硅的源极缓冲层538和漏极缓冲层539具有大约0纳米到大约4纳米的厚度(例如，大约1纳米到大约3纳米的厚度)。在所示出的实施例中，源极缓冲层538和漏极缓冲层539分别沿沟道层504的竖直侧壁540、竖直侧壁541、分别沿牺牲层503的竖直侧壁542、竖直侧壁543且分别沿衬底505的曝光部分544、曝光部分545形成。
在所示出的实施例中，形成源区536和漏区537的任务还包含以下任务：分别形成邻近于源极缓冲层538和漏极缓冲层539的掺杂源区546和掺杂漏区547。在第一部分GAAFET是nFET的一个或多个实施例中，掺杂源区546和掺杂漏区547可包含SiP、SiCP或本领域中已知的任何其它合适的材料。在第一部分GAA FET是pFET的一个或多个实施例中，掺杂源区546和掺杂漏区547可包含SiGeB、SiB、SiGeSnB或本领域中已知的任何其它合适的材料。
现在参考图5C，根据本公开的一个实施例的方法还包含以下任务：分别对第一部分GAA FET和第二部分GAA FET的源区536和漏区537以及源区522和漏区523进行退火，以使得源极缓冲层538和漏极缓冲层539以及源极缓冲层524和漏极缓冲层525因掺杂剂扩散而掺杂。
现在参考图5D，根据本公开的一个实施例的方法还包含以下任务：在虚设栅极堆叠508、虚设栅极堆叠509中的每一个上沉积层间介电质(interlayer dielectric；ILD)，对虚设栅极堆叠508、虚设栅极堆叠509的顶部进行化学机械平坦化(chemical mechanicalplanarization；CMP)，且接着(例如通过蚀刻)去除虚设栅极堆叠508、虚设栅极堆叠509来使第一部分GAA FET 501和第二部分GAA FET 502中的每一个的一个或多个鳍506、鳍507曝光。继续参考图5D，方法还包含以下任务：通过关于沟道层504为选择性(例如，关于Si沟道层504为选择性)的湿法或干法蚀刻去除牺牲层503(例如，SiGe牺牲层503)。在一个或多个实施例中，因为源区522和漏区523以及源区536和漏区537包含邻近于牺牲层503的Si材料，所以牺牲层503的选择性蚀刻将不蚀刻到源区522和漏区523以及源区536和漏区537中。
继续参考图5D，方法还包含通过形成栅极介电层550且接着通过本领域中已知的任何一个或多个工艺(例如原子层沉积(atomic-layer deposition；ALD))在栅极介电层550上形成金属层551，以分别在第一部分GAA FET 501和第二部分GAA FET 502的鳍506、鳍507上形成栅极堆叠548、栅极堆叠549。在形成栅极堆叠548、栅极堆叠549的任务期间，栅极介电层550或栅极介电层550的一部分填充经去除牺牲层503的区且形成介电分隔区552、介电分隔区553(例如，栅极介电层550或栅极介电层550的一部分填充先前被牺牲层503占据的区且形成介电分隔区552、介电分隔区553)。栅极介电层550也在一个或多个鳍506、鳍507中的每一个的上方形成(例如，栅极介电层550在每一个鳍506、鳍507中沿最上部沟道层504的上部表面形成)。在所示出的实施例中，栅极介电层550在所有曝光表面上均匀地或实质上均匀地形成。由于栅极介电层550或栅极介电层550的一部分填充经去除牺牲层503的区，所以栅极堆叠548、栅极堆叠549的金属层551不沉积到经去除牺牲层503的区中。因此，在形成栅极堆叠548、栅极堆叠549的任务之后，鳍506、鳍507中的每一个分别包含由介电分隔区552、介电分隔区553(例如四个介电分隔区552、介电分隔区553)分隔的两个或更多个沟道层504(例如四个沟道层504)的堆叠。
如图5D中所示出，在形成第一部分GAA FET 501和第二部分GAA FET 502的栅极堆叠548、栅极堆叠549的任务之后，第二部分GAA FET 502的介电分隔区553比第一部分GAAFET 501的介电分隔区552具有更短的长度。在所示出的实施例中，长度L1从第一部分GAAFET 501的各介电分隔区552的外边缘554、外边缘555到相应侧壁间隔物510、相应侧壁间隔物511的内表面556、内表面557(例如，上层侧壁间隔物510、上层侧壁间隔物511的内表面556、内表面557)来定义。在所示出的实施例中，各介电分隔区552的外边缘554、外边缘555与相应侧壁间隔物510、相应侧壁间隔物511的外表面534、外表面535对准或实质上对准，以使得各介电分隔区552的长度L1等于或实质上等于侧壁间隔物510、侧壁间隔物511的宽度。另外，在所示出的实施例中，长度L2从第二部分GAA FET 502的各介电分隔区553的外边缘558、外边缘559到相应侧壁间隔物512、相应侧壁间隔物513的内表面520、内表面521(例如，上层侧壁间隔物512、上层侧壁间隔物513的内表面520、内表面521)来定义。第二部分GAAFET 502的介电分隔区553的长度L2取决于在图5A中所示出的任务期间牺牲层503经侧向地蚀刻到的深度D1。在所示出的实施例中，第一部分GAA FET 501的介电分隔区552的长度L1大于第二部分GAA FET 502的介电分隔区553的长度L2。在一个或多个实施例中，第二部分GAAFET 502的介电分隔区553的长度L2可为大约0纳米(例如，介电分隔区553的外边缘558、外边缘559与相应侧壁间隔物512、相应侧壁间隔物513的内表面520、内表面521对准或实质上对准)到大约6纳米(例如，大约0纳米到大约3纳米)。
方法还包含通过本领域中已知的任务来完成第一部分GAA FET 501和第二部分GAA FET 502以及包含部分GAA FET 501、部分GAA FET 502的CMOS SoC 500的形成，所述任务包含仅在经去除虚设栅极区中使能栅极金属的CMP任务，接着是接触件形成的任务，以及后道工艺(back-end-of-line；BEOL)形成的任务。
在一个或多个实施例中，方法可包含一个或多个任务来实现上文参考图1到图4中所示出的实施例所描述的特征中的一个或多个。例如，在一个或多个实施例中，方法可包含以下任务：侧向地蚀刻第二部分GAA FET 502的牺牲层503和导电沟道层504两者(例如，如图2中所描绘的CMOS SoC 200的实施例中所示出)。在一个或多个实施例中，方法可包含以下任务：形成第一部分GAA FET 501和第二部分GAA FET 502的具有不同宽度的侧壁间隔物510、侧壁间隔物511以及侧壁间隔物512、侧壁间隔物513。在一个或多个实施例中，方法可包含以下任务：形成侧壁间隔物510、侧壁间隔物511以及侧壁间隔物512、侧壁间隔物513，以使得第二部分GAA FET 502的侧壁间隔物512、侧壁间隔物513比第一部分GAA FET 501的侧壁间隔物510、侧壁间隔物511相对更窄(例如，如图3中所描绘的CMOS SoC 300的实施例中所示出)。在一个或多个实施例中，形成具有不同宽度的侧壁间隔物510、侧壁间隔物511以及侧壁间隔物512、侧壁间隔物513的任务可包含由适于后续变薄的材料形成侧壁间隔物510、侧壁间隔物511以及侧壁间隔物512、侧壁间隔物513，例如(举例来说)氮化物1沉积，接着是氧化物沉积，接着是氮化物2沉积，如本领域中已知。

Claims (20)

1.一种互补金属氧化物半导体片上系统，包括：
多个部分环绕栅极场效应晶体管，所述多个部分环绕栅极场效应晶体管中的每一个部分环绕栅极场效应晶体管包括：
鳍，包括沟道区的堆叠，所述堆叠包括至少第一沟道区以及堆叠在所述第一沟道区上的第二沟道区；
源区以及漏区，位于所述鳍的相对侧上；
介电分隔区，包括所述第一沟道区与所述第二沟道区之间的介电材料；
栅极堆叠，位于所述鳍上；以及
一对侧壁间隔物，位于所述栅极堆叠的相对侧上，其中所述介电分隔区的一部分具有从所述介电分隔区的外边缘到所述一对侧壁间隔物中的相应一个的内边缘的长度，以及
其中所述部分环绕栅极场效应晶体管中的一个的所述介电分隔区的所述部分的所述长度与所述部分环绕栅极场效应晶体管中的另一个的所述介电分隔区的所述部分的所述长度不同。
2.根据权利要求1所述的互补金属氧化物半导体片上系统，其中所述部分环绕栅极场效应晶体管中的所述一个的所述介电分隔区的所述部分的所述长度小于所述部分环绕栅极场效应晶体管中的所述另一个的所述介电分隔区的所述部分的所述长度。
3.根据权利要求2所述的互补金属氧化物半导体片上系统，其中所述部分环绕栅极场效应晶体管中的所述一个的所述介电分隔区的所述部分的所述长度为0纳米到10纳米。
4.根据权利要求2所述的互补金属氧化物半导体片上系统，其中所述部分环绕栅极场效应晶体管中的所述一个的所述介电分隔区的所述部分的所述长度为0纳米到6纳米。
5.根据权利要求2所述的互补金属氧化物半导体片上系统，其中所述部分环绕栅极场效应晶体管中的所述另一个具有高电压阈值或常规电压阈值，以及其中所述部分环绕栅极场效应晶体管中的所述另一个的电容低于所述部分环绕栅极场效应晶体管中的所述一个的电容。
6.根据权利要求2所述的互补金属氧化物半导体片上系统，其中所述部分环绕栅极场效应晶体管中的所述一个具有低电压阈值或超低电压阈值，以及其中所述部分环绕栅极场效应晶体管中的所述一个的电阻低于所述部分环绕栅极场效应晶体管中的所述另一个的电阻。
7.根据权利要求1所述的互补金属氧化物半导体片上系统，其中所述部分环绕栅极场效应晶体管中的所述一个的所述一对侧壁间隔物比所述部分环绕栅极场效应晶体管中的所述另一个的所述一对侧壁间隔物更薄。
8.一种场效应晶体管，包括：
鳍，包括沟道区的堆叠，所述堆叠包括至少第一沟道区以及堆叠在所述第一沟道区上的第二沟道区；
源区以及漏区，位于所述鳍的相对侧上；
介电分隔区，包括所述第一沟道区与所述第二沟道区之间的介电材料；
栅极堆叠，位于所述鳍上；以及
一对侧壁间隔物，位于所述栅极堆叠的相对侧上，
其中所述介电分隔区的外边缘侧向地位于所述一对侧壁间隔物中的相应一个的内表面与外表面之间。
9.根据权利要求8所述的场效应晶体管，其中所述介电分隔区的一部分具有从所述介电分隔区的外边缘到所述一对侧壁间隔物中的相应一个的内边缘的长度。
10.根据权利要求9所述的场效应晶体管，其中所述介电分隔的所述部分的所述长度为0纳米到10纳米。
11.根据权利要求9所述的场效应晶体管，其中所述介电分隔的所述部分的所述长度为0纳米到6纳米。
12.一种制造包括多个部分环绕栅极场效应晶体管的互补金属氧化物半导体片上系统的方法，所述方法包括：
形成所述多个部分环绕栅极场效应晶体管的第一部分环绕栅极场效应晶体管；以及
形成所述多个部分环绕栅极场效应晶体管的第二部分环绕栅极场效应晶体管，
其中所述第一部分环绕栅极场效应晶体管以及所述第二部分环绕栅极场效应晶体管中的每一个包括：
鳍，包括沟道区的堆叠，所述堆叠包括至少第一沟道区以及堆叠在所述第一沟道区上的第二沟道区；
源区以及漏区，位于所述鳍的相对侧上；
介电分隔区，包括所述第一沟道区与所述第二沟道区之间的介电材料；
栅极堆叠，位于所述鳍上；以及
一对侧壁间隔物，位于所述栅极堆叠的相对侧上，其中所述介电分隔区的一部分具有从所述介电分隔区的外边缘到所述对侧壁间隔物中的相应一个的内边缘的长度，以及
其中所述第一部分环绕栅极场效应晶体管的所述介电分隔区的所述部分的所述长度与所述第二部分环绕栅极场效应晶体管的所述介电分隔区的所述部分的所述长度不同。
13.根据权利要求12所述的方法，其中所述第二部分环绕栅极场效应晶体管的所述介电分隔区的所述部分的所述长度小于所述第一部分环绕栅极场效应晶体管的所述介电分隔区的所述部分的所述长度。
14.根据权利要求13所述的方法，其中所述第一部分环绕栅极场效应晶体管具有高电压阈值或常规电压阈值，以及所述第一部分环绕栅极场效应晶体管的电容低于所述第二部分环绕栅极场效应晶体管的电容。
15.根据权利要求13所述的方法，其中所述第二部分环绕栅极场效应晶体管具有低电压阈值或超低电压阈值，以及其中所述第二部分环绕栅极场效应晶体管的电阻低于所述第一部分环绕栅极场效应晶体管的电阻。
16.根据权利要求13所述的方法，其中所述第二部分环绕栅极场效应晶体管的所述介电分隔区的所述部分的所述长度为0纳米到10纳米。
17.根据权利要求13所述的方法，其中所述第二部分环绕栅极场效应晶体管的所述介电分隔区的所述部分的所述长度为0纳米到6纳米。
18.根据权利要求12所述的方法，其中所述第一部分环绕栅极场效应晶体管的掺杂扩展区的长度与所述第二部分环绕栅极场效应晶体管的掺杂扩展区的长度相同。
19.根据权利要求12所述的的方法，其中所述第二部分环绕栅极场效应晶体管的所述一对侧壁间隔物比所述第一部分环绕栅极场效应晶体管的所述一对侧壁间隔物更薄。
20.根据权利要求12所述的方法，其中形成所述第二部分环绕栅极场效应晶体管包括：
在硅衬底上沉积交替的牺牲层以及导电沟道层的堆叠；
图案化及蚀刻所述堆叠来形成至少一个鳍；
在所述至少一个鳍上形成虚设栅极堆叠；
在所述虚设栅极堆叠的相对侧上形成外部侧壁间隔物；
侧向地蚀刻所述牺牲层的每一个的相对端；以及
形成源区以及漏区。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
KR102655419B1 (ko) * 2019-05-14 2024-04-05 삼성전자주식회사 반도체 장치
US10903317B1 (en) * 2019-08-07 2021-01-26 Globalfoundries U.S. Inc. Gate-all-around field effect transistors with robust inner spacers and methods
US11114529B2 (en) 2019-08-23 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around field-effect transistor device
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11315785B2 (en) * 2019-09-17 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial blocking layer for multi-gate devices and fabrication methods thereof
US11404417B2 (en) 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11735634B2 (en) 2021-03-17 2023-08-22 International Business Machines Corporation Complementary 3D nanosheet matrix FETs
US11756837B2 (en) 2021-03-17 2023-09-12 International Business Machines Corporation Hybrid nanosheet tunnel-FET/CMOS technology
US20230118779A1 (en) * 2021-10-14 2023-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multigate Device Structure with Engineered Gate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150295084A1 (en) * 2013-11-01 2015-10-15 Borna J. Obradovic Crystalline multiple-nanosheet strained channel fets and methods of fabricating the same
US20150372104A1 (en) * 2014-06-23 2015-12-24 Stmicroelctronics, Inc. Multi-channel gate-all-around fet
CN105280502A (zh) * 2014-07-21 2016-01-27 三星电子株式会社 热电子过激励隧道场效应晶体管及其制造和操作方法
CN106463543A (zh) * 2014-06-11 2017-02-22 三星电子株式会社 结晶多纳米片应变沟道fet及其制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354541A (ja) 1998-06-11 1999-12-24 Fujitsu Quantum Devices Kk 半導体装置およびその製造方法
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100699839B1 (ko) * 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8513131B2 (en) 2011-03-17 2013-08-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US9123567B2 (en) 2011-12-19 2015-09-01 Intel Corporation CMOS implementation of germanium and III-V nanowires and nanoribbons in gate-all-around architecture
US8658518B1 (en) 2012-08-17 2014-02-25 International Business Machines Corporation Techniques for metal gate work function engineering to enable multiple threshold voltage nanowire FET devices
KR102002380B1 (ko) 2012-10-10 2019-07-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN103730366B (zh) * 2012-10-16 2018-07-31 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
US8900959B2 (en) 2013-03-12 2014-12-02 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with pad regions
US8778768B1 (en) * 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
US9257527B2 (en) 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
KR102178828B1 (ko) 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9287357B2 (en) 2014-06-16 2016-03-15 Samsung Electronics Co., Ltd. Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
US10396152B2 (en) * 2014-07-25 2019-08-27 International Business Machines Corporation Fabrication of perfectly symmetric gate-all-around FET on suspended nanowire using interface interaction
US9461114B2 (en) 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
US9443949B1 (en) 2015-03-27 2016-09-13 International Business Machines Corporation Techniques for multiple gate workfunctions for a nanowire CMOS technology
US9536794B2 (en) 2015-03-27 2017-01-03 International Business Machines Corporation Techniques for dual dielectric thickness for a nanowire CMOS technology using oxygen growth
US9812449B2 (en) 2015-11-20 2017-11-07 Samsung Electronics Co., Ltd. Multi-VT gate stack for III-V nanosheet devices with reduced parasitic capacitance
US9425293B1 (en) 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs
US9899416B2 (en) 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US10074730B2 (en) 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
KR102476143B1 (ko) * 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
KR102435521B1 (ko) * 2016-02-29 2022-08-23 삼성전자주식회사 반도체 소자
KR20170103067A (ko) 2016-03-02 2017-09-13 삼성전자주식회사 모스-트랜지스터를 갖는 반도체 소자
US9653537B1 (en) 2016-09-26 2017-05-16 International Business Machines Corporation Controlling threshold voltage in nanosheet transistors
CN106252352B (zh) 2016-09-30 2019-03-29 中国科学院微电子研究所 半导体设置及其制造方法及包括该设置的电子设备

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150295084A1 (en) * 2013-11-01 2015-10-15 Borna J. Obradovic Crystalline multiple-nanosheet strained channel fets and methods of fabricating the same
CN106463543A (zh) * 2014-06-11 2017-02-22 三星电子株式会社 结晶多纳米片应变沟道fet及其制造方法
US20150372104A1 (en) * 2014-06-23 2015-12-24 Stmicroelctronics, Inc. Multi-channel gate-all-around fet
CN105280502A (zh) * 2014-07-21 2016-01-27 三星电子株式会社 热电子过激励隧道场效应晶体管及其制造和操作方法

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