CN114792659A - 半导体元件及其形成方法 - Google Patents

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CN114792659A CN202210253624.9A CN202210253624A CN114792659A CN 114792659 A CN114792659 A CN 114792659A CN 202210253624 A CN202210253624 A CN 202210253624A CN 114792659 A CN114792659 A CN 114792659A
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semiconductor layer
semiconductor
gate structure
semiconductor device
gate
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张筱君
沈冠傑
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本揭露为一种具有埋入式栅极结构的半导体元件及其形成方法。半导体元件包含基材与位于基材上的鳍结构。鳍结构包含顶部位以及底部位。半导体元件进一步包含位于鳍结构的底部位上的栅极结构。位于鳍结构的顶部位中的多个半导体层被设置在栅极结构上。半导体元件进一步包含位于栅极结构上方的源极/漏极结构并且其与多个半导体层连接。

Description

半导体元件及其形成方法
技术领域
本揭露是有关于一种半导体元件及其形成方法。
背景技术
随着半导体技术的进步，对于更高储存容量、更快的处理系统、更高的表现以及更低的成本的需求不断增加。为了达到这些要求，半导体产业不断微缩半导体元件的尺寸，诸如金氧半场效晶体管(metal oxide semiconductor field effect transistors,MOSFETs)，其包含平面MOSFETs以及鳍式场效晶体管(fin field effect transistor,finFETs)。此种微缩将为半导体制造制程带来复杂度的提升。
发明内容
一种半导体元件包含基材与位于基材上的鳍结构。鳍结构包含顶部位以及底部位。半导体元件进一步包含位于鳍结构的底部位上的栅极结构。位于鳍结构的顶部位中的多个半导体层被设置在栅极结构上。半导体元件进一步包含位于栅极结构上方的源极/漏极结构并且其与多个半导体层连接。
一种半导体元件包含基材、鳍结构、半导体层、第一栅极结构、第二栅极结构以及源极/漏极结构。基材包含第一半导体材料。鳍结构位于基材上。鳍结构包含顶部位以及底部位。半导体层位于鳍结构的底部位并且包含与第一半导体材料不同的第二半导体材料。第一栅极结构以及第二栅极结构位于鳍结构的底部位且位于半导体层的两相反侧。位于鳍结构的顶部位中的多个第一半导体层被设置在第一栅极结构上，并且位于鳍结构的顶部位中的多个第二半导体层被设置在第二栅极结构上。源极/漏极结构位于半导体层上方且介在第一半导体层与第二半导体层之间。
一种形成半导体元件的方法包含：形成第一半导体层群组以及第二半导体层群组在基材上，其中第一半导体层群组以及第二半导体层群组以交替设置被堆叠，并且其中第一半导体层群组包含与基材不同的半导体材料；移除第一半导体层群组以及第二半导体层群组的部位以暴露第二半导体层群组的底部半导体层；形成源极/漏极结构在第二半导体层群组的底部半导体层上；移除第一半导体层群组；以及形成栅极结构在源极/漏极结构以及第二半导体层群组的底部半导体层下。
附图说明
当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭露的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1为根据本揭露的一些实施例绘示的具有埋入式栅极结构的半导体元件的等轴测视图；
图2为根据本揭露的一些实施例绘示的具有埋入式栅极结构的半导体元件的局部剖视图；
图3为根据本揭露的一些实施例绘示的制造具有埋入式栅极结构的半导体元件的方法的流程示意图；
图4至图8为根据本揭露的一些实施例绘示的在制造具有埋入式栅极结构的半导体元件的多个阶段的剖视图；
图9至图13为根据本揭露的一些实施例绘示的具有埋入式栅极结构的额外半导体元件的剖视图。
现在将参照附图描述说明实施例。在附图中，相似的元件符号通常表示相同的、功能相似的和/或结构相似的元件。
【符号说明】
100:半导体元件
102A,102B,102C:鳍式场效晶体管
104:基材
105:区域
106:浅沟槽隔离区域
108:鳍结构
108-1:鳍底部位
108-2:鳍顶部位
110,110A,110B,110C,110D:源极/漏极结构
110d,110d*,110d**:深度
112,112-1,112-2,112-3,112-4,112-5,112-1A,112-1B,112-1C:栅极结构
112d,112-1d,112-2d,112-5d:长度
112t:厚度
114:栅极间隔物
114s1,114s2:间距
116:蚀刻终止层
118:层间介电层
211:界面层
213:高k栅极介电层
214:内部间隔物结构
214w:宽度
214h:高度
215:功函数层
217:栅极电极
222,222-1,222-2,222-3,222-4:半导体层
222-1d,222-2d,222-3d,222-4d,222-2d*,222-3d*,222-4d*:长度
222t,222-1t,222-2t:垂直维度
300:方法
310,320,330,340,350:操作步骤
420:第一半导体层群组
420-1,420-2,420-3,420-4:半导体层
422:第二半导体层群组
422-1,422-2,422-3,422-4:半导体层
420t,422t:垂直维度
512:虚栅极结构
712:开口
900,1000,1100,1200,1300:半导体元件
1020A,1020B:埋入式半导体层
A-A:线
具体实施方式
以下揭露内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭露。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所示的一个元件或特征与另一(另外)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。元件可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
应当理解的是，本文中所使用的“实施方式”、“实施例”、“示例性实施例”、“模范”等，皆指示任何包含特定具体特征、结构或特质的实施例，但并非每一个实施例皆需要包含这些具体特征、结构或特质。进一步来说，这些用语并非必要的针对相同的实施例。再者，当一个特定具体特征、结构或特质被描述以与一个实施例产生联系时，在本技术领域具有通常知识者应当理解此种特定具体特征、结构或特质也可以与其他多个实施例产生联系，无论这些实施例是否明确地在本文中被提及。
应当理解的是，本文的措辞或术语是为了达到描述目的而并非限制本揭露的内容，并通过本文的措辞或术语可以使本技术领域具有通常知识者能更好的理解本文内容。
在一些实施例中使用的“大约”以及“实质上”可以表示落在给定值或范围的百分之二十之中(例如，给定值的±1％、±2％、±3％、±4％、±5％、±10％、±20％)。这些值仅旨为示例并且并不意在限定本揭露的范围。术语“大约”以及“实质上”对于本技术领域具有通常知识者来说可以代表根据本文教导的给定值的百分比。
随着半导体技术的进步，多栅极元件已经通过增加栅极-通道耦合、降低关闭状态电流以及减少短通道效应(short-channel effects,SCEs)被引入使用以提升栅极控制能力。其中一个多栅极元件即为环绕式栅极鳍式场效晶体管(gate-all-around fin fieldeffect transistor,GAA finFET)，其提供一种具有堆叠纳米膜/纳米线特征的通道。由GAAfinFET元件的名称可以知道，其栅极结构可以在通道周围延伸并且在通道的多个侧面为通道提供栅极控制。GAA finFET元件与MOSFET的制造制程是相容的，并且他们的结构将允许他们的尺寸被缩放，并同时维持通道控制以及降低SCEs的特性。
由于对半导体元件的低能耗、高效率以及小面积(下文统称为PPA)的要求被增加，GAA finFET元件也因此受到挑战。举例来说，GAA finFET元件将会在GAA finFET元件的栅极结构以及通道下方产生穿过基材的关闭状态漏电流。关闭状态漏电流可以被GAA finFET元件的漏极引发位能障下降(drain-induced barrier lowering,DIBL)所调变，并且较高的关闭状态漏电流将会使得GAA finFET元件的元件效能降级。
本揭露所提供的多种实施例提供示例性的在场效晶体管(field effecttransistors,FET)元件(例如，finFETs、GAA FETs以及MOSFETs)且/或其他位于集成电路(integrated circuit,IC)的半导体元件中形成埋入式栅极结构的方法。本揭露中的示例性方法可以控制FET元件中的源极/漏极(S/D)结构的凹槽深度并且在FET元件的底部通道以及S/D结构的下方形成埋入式栅极结构。埋入式栅极结构可以减少关闭状态漏电流并且调变FET元件的临界电压(Vt)。在一些实施例中，大于一个埋入式栅极结构可以通过控制S/D结构的凹槽深度而被形成在FET元件的底部通道以及S/D结构的下方。在一些实施例中，相邻埋入式栅极结构可以相互连接。在一些实施例中，相邻埋入式栅极结构可以被埋入式半导体层隔开。根据一些实施例，具有埋入式栅极结构的FET元件可以降低约10mV至约20mV的DIBL并且提升约30mV至约50mV的Vt。
图1为根据本揭露的一些实施例绘示的具有埋入式栅极结构的半导体元件100的等轴测视图。半导体元件100可以具有鳍式场效晶体管102A、102B、102C(finFETs)。图2为根据本揭露的一些实施例绘示的具有埋入式栅极结构112-1的半导体元件100的区域105中沿着线A-A的放大剖视图。参照图1以及图2，具有finFETs 102A-102C的半导体元件100被形成在基材104上并且可以包含鳍结构108、浅沟槽隔离(shallow trench isolation,STI)区域106、源极/漏极(S/D)结构110、栅极结构112、栅极间隔物114、蚀刻终止层(etch stoplayer,ESL)116以及层间介电(interlayer dielectric,ILD)层118。
在一些实施例中，finFETs 102A-102C可以皆为n型finFETs(NFETs)。在一些实施例中，finFETs 102A可以为NFET并且具有n型S/D结构110。FinFETs 102B可以为p型finFET(NFET)并且具有p型S/D结构110。FinFETs102C可以为NFET并且具有n型S/D结构110。在一些实施例中，finFETs102A-102C可以皆PFETs。虽然图1与图2中绘示三个finFETs，半导体元件100可以具有任何数目的finFETs。此外，半导体元件100可以通过利用其他结构性元件，诸如接触结构、导电通孔、导电线、介电层、钝化层以及内部互连物而被纳入IC中，其为了简明而并未绘示于图中。ESL 116以及ILD层118为了简明因此并未绘示于图2中。除非有特别说明，否则finFETs 102A-102C中所讨论的具有相同注释的要素将可以彼此应用。此外，相似的元件符号通常表示相同的、功能相似的和/或结构相似的元件。
请参照图1以及图2，基材104可以包含半导体材料，诸如硅。在一些实施例中，基材104包含硅晶基材(例如，晶圆)。在一些实施例中，基材104包含(i)基本半导体，诸如锗；(ii)化合物半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；(iii)合金半导体包含碳化硅锗、硅锗、砷化镓、磷化铟镓、砷化铟镓、镓铟砷磷化物、砷化铝铟及/或砷化铝镓；或者(iv)其组合。进一步来说，基材104可以根据设计要求(例如，p型基材或n型基材)而被掺杂。在一些实施例中，基材104可以被p型掺杂物(例如，硼、铟、铝或镓)或n型掺杂物(例如，磷或砷)掺杂。
STI区域106可以在finFETs 102A-102C的每一者之间以及在基材104上的相邻finFETs之间(未绘示)及/或基材104上的集成或沉积的相邻主动要素或被动要素(未绘示)之间提供电性隔离。STI区域106可以由介电材料制成。在一些实施例中，STI区域106可以包含氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低k介电材料及/或其他合适的绝缘材料。在一些实施例中，STI区域106可以包含多层结构。
请参照图1以及图2，鳍结构108可以由基材104的图案化部位所形成。本揭露于文中所讨论的有关于鳍结构108的实施例可以以任何合适的方法被图案化。举例来说，鳍结构108可以利用一或多次光微影制程被图案化，其包含双图案化或多图案化制程。双图案化或多图案化制程可以结合光微影以及自对准制程，以形成具有，例如，比单次、直接地光微影制程可得到的间距更小的间距。举例来说，牺牲层被形成在基材上并且利用光微影制程被图案化。间隔物可以通过自对准制程沿着被图案化的牺牲层的侧面被形成。牺牲层接着被移除，并且留下的间隔物可以用于图案化鳍结构108。
如图1以及图2所示，鳍结构108可以沿着X轴延伸并通过finFETs102A-102C。鳍结构108可以包含位于基材104上的鳍底部位108-1以及位于鳍底部位108-1上的鳍顶部位108-2。在一些实施例中，鳍底部位108-1可以包含类似于基材104的材料。鳍底部位108-1可以通过对基材104的光微影图案化以及蚀刻而被形成。在一些实施例中，鳍顶部位108-2可以包含半导体层222-1、222-2、222-3以及222-4(统称为「半导体层222」)，鳍可以是纳米膜或纳米线的形式。半导体层222的每一者可以在finFETs 102A-102C的栅极结构112下方形成通道区域。在一些实施例中，半导体层222可以包含半导体材料类似或不同于基材104。在一些实施例中，半导体层222的每一者可以包含硅。在一些实施例中，半导体层222的每一者可以包含硅锗。半导体层222的的半导体材料可以是未掺杂的也可以是在其磊晶生长制程中被本征掺杂的。半导体层222的每一者可以具有沿着Z轴的垂直维度222t(例如，厚度)，垂直维度222t介于由约6nm至约15nm的范围中。在图1以及图2中，鳍结构108可以形成半导体元件100的通道区域并且代表为半导体元件100的载流结构。虽然图2中绘示四层半导体层222，然而finFETs 102A-102C可以具有任何数目的半导体层222。
参照图2，底部半导体层222-1可以设置在S/D结构110以及埋入式栅极结构112-1之间。在一些实施例中，底部半导体层222-1位于S/D结构110下方的一部位可以具有沿着Z轴的垂直维度222-1t(例如，厚度)，垂直维度222-1t介于由约3nm至约8nm的范围中。垂直维度222-1t也在S/D结构110与埋入式栅极结构112-1之间绘示一个距离。垂直维度222-1t以及垂直维度222t的比率可以介于由约0.2至约0.8的范围中。若垂直维度222-1t少于约3nm，或者比率少于0.2时，S/D结构110与埋入式栅极结构112-1之间将可能产生电性短路。若垂直维度222-1t大于约8nm，或者比率大于0.8时，S/D结构110与底部半导体层222-1将被减少并使得开启状态通道电流也因此被减少。
S/D结构110可以被设置在栅极结构112的相对两侧并且具有半导体元件100的S/D区域功能。参照图1与图2，S/D结构110可以被设置在底部半导体层222-1上并且与半导体层222接触。在一些实施例中，S/D结构110可以具有任意几何形状，诸如多边形、椭圆形以及圆形。在一些实施例中，S/D结构110可以包含与基材104相同的磊晶生长的半导体材料。在一些实施例中，磊晶生长的半导体材料可以包含与基材104的材料不同的材料并且其将在栅极结构112下方的通道区域上施加应力。因为此种磊晶生长的半导体材料的晶格常数与基材104的材料不同，通道区域将受到应力并有利于提升半导体元件100中通道区域的载子迁移率。磊晶生长的半导体材料可以包含：(i)半导体材料，诸如锗及硅；(ii)化合物半导体材料，诸如砷化镓以及砷化铝镓；(iii)半导体合金，诸如硅锗以及磷化砷化镓。
在一些实施例中，S/D结构110可以包含硅并且其可以在磊晶生长制程中利用n型掺杂物，诸如磷或砷，而被本征掺杂。在一些实施例中，S/D结构110可以包含硅、硅锗、锗或者III-V族材料(例如，锑化铟、锑化镓或锑化铟镓)并且其可以在磊晶生长制程中利用p型掺杂物，诸如，硼、铟以及镓，而被本征掺杂。在一些实施例中，S/D结构110可以包含一或多个磊晶层并且每一个磊晶层可以具有不同组成成分。
参照图1与图2，栅极结构112-1、112-2、112-3、112-4以及112-5(统称为“栅极结构112”)可以是多层结构并且可以环绕包围在位于鳍顶部位108-2的半导体层222的周围。在一些实施例中，每一个半导体层222可以被其中一个栅极结构112或其中一个栅极结构112中的一或多个层所环绕包围，其中栅极结构112可以被称作“环绕式栅极(gate-all-around,GAA)结构”并且finFETs102A、102B以及102C也可以被称作“环绕式栅极场效晶体管(GAA FETs)102A-102C”或“环绕式栅极鳍式场效晶体管(GAA finFETs)102A-102C”。
每一个栅极结构112可以包含界面层211、高k栅极介电层213、功函数层215以及栅极电极217。术语“高k”代表为高介电常数。在半导体元件结构以及制造制程的领域中，高k可以代表大于SiO2介电常数值(即，大于约3.9的介电常数值)的一个介电常数。在一些实施例中，界面层211可以包含氧化硅。在一些实施例中，高k栅极介电层213可以包含氧化铪(HfO2)、氧化锆(ZrO2)以及其他合适的高k介电材料。如图2所示，界面层211以及高k栅极介电层213可以包围在每一个半导体层222的周围，并且因此电性地隔绝半导体层222的每一者，并且其也将半导体层222与功函数层215以及栅极电极217隔绝，以避免栅极结构112与半导体层222之间在finFETs 102A-102C运作时产生短路。
功函数层215可以包围在半导体层222的周围并且可以包含功函数金属以调变finFETs 102A-102C的Vt。在一些实施例中，功函数层215可以包含氧化钛、钌、钛铝、钛铝碳、钽铝、钽铝碳或其他合适的功函数金属。在一些实施例中，功函数层215可以包含单一金属层或由多个金属层组成的金属层堆叠。金属层堆叠可以包含具有彼此相同或彼此不同功函数值得多个功函数金属。栅极电极217可以包含钛、钽、铝、钴、钨、镍、钌以及其他合适的导电材料。根据相邻半导体层222之间的间隔以及栅极结构112中的多个层的厚度，半导体层222将可以被填充相邻半导体层222之间的间隔的栅极结构112中的一或多个层环绕包围。
参照图2，设置在底部半导体层222-1以及S/D结构110下方的栅极结构112-1可以被称为“埋入式栅极结构112-1”。在一些实施例中，埋入式栅极结构112-1可以提升流通过底部半导体层222-1的通道电流的栅极控制并且降低底部半导体层222-1中的关闭状态漏电流。通过埋入式栅极结构112-1的存在，S/D结构110可以与底部半导体层222-1接触但又不与鳍底部位108-1接触。如此一来，介于相邻S/D结构110之间的关闭状态漏电流将不会流通过位于埋入式栅极结构112-1下方的鳍底部位108-1。根据一些实施例，具有埋入式栅极结构112-1的半导体元件100相较于不具有埋入式栅极结构的半导体元件可以降低约10mV至约20mV的DIBL并且提升约30mV至约50mV的Vt。
参照图1以及图2，根据一些实施例，栅极间隔物114可以被设置在栅极结构112的侧壁上并且内部间隔物结构214可以被设置在S/D结构110以及栅极结构112之间。栅极间隔物114与内部间隔物结构214可以包含绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、低k材料及其组合。栅极间隔物114与内部间隔物结构214可以包含单一层或由多个绝缘层组成的堆叠。栅极间隔物114与内部间隔物结构214可以具有介电常数少于约3.9(例如，约3.5、约3.0或约2.8)的低k材料。
ESL 116可以被设置在STI区域106、S/D结构110以及栅极间隔物114的侧壁上。ESL116可以被配置以在STI区域106上形成STI接触结构时，保护STI区域106、S/D结构110以及栅极间隔物114。在一些实施例中，ESL 116可以包含，例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硼、氮化硼硅、硅碳氮化硼或其组合。
ILD层118可以被设置在位于S/D结构110以及STI区域106上方的ESL116上。ILD层118可以包含利用适于可流动沉积介电材料的沉积方法所沉积的介电材料。举例来说，可流动氧化硅可以利用可流动化学气相沉积(flowable chemical vapor deposition,FCVD)被沉积。在一些实施例中，介电材料可以包含氧化硅。
图3为根据本揭露的一些实施例绘示的制造具有埋入式栅极结构112-1的半导体元件100的方法300的流程示意图。方法300并不仅限于finFET元件并且其可以被应用至将会受益于埋入式栅极结构的所有元件上，诸如，平面FETs、finFETs、GAA FETs以及其他半导体元件。额外制造操作步骤可以被执行在方法300中的不同的操作步骤之间并且为使说明内容的简单明了而因此被省略。额外的制程可以在方法300执行之前、过程中及/或之后被提供，一个或多个额外的制程也将在下文中被概略地描述。进无不来说，并非所有操作步骤皆须根据本揭露的内容被执行。此外，部分一些操作步骤可以被同时或以不同于图3中所绘示的顺序而被执行。在一些实施例中，除了代替目前描述的操作步骤之外，一个或多个其他操作步骤将可以被执行。
为便于说明，图3中绘示的操作步骤将会参考图4至图8中所绘示的具有埋入式栅极结构112-1的半导体元件100的制造制程进行说明。图4至图8为根据本揭露的一些实施例绘示的在制造具有埋入式栅极结构112-1的半导体元件100的多个阶段的剖视图。图4至图8中的要素与前述图1以及图2中的要素具有相同的注释。
参照图3，方法300开始于操作步骤310并且此制程在基材上形成第一半导体层以及第二导体层。举例来说，如图4所示，第一半导体层群组420-1、420-2、420-3以及420-4(统称为“半导体层420”)以及第二半导体层群组422-1、422-2、422-3以及422-4(统称为“半导体层422”)可以被形成在基材104上。第一半导体层群组420以及第二半导体层群组422可以交替设置地堆叠。在一些实施例中，第一半导体层420以及第二导体层422可以磊晶生长在基材104上。在一些实施例中，第一半导体层群组420以及第二半导体层群组422可以包含不同于基材104的半导体材料。第二半导体层群组422可以包含与基材104相同的半导体材料。在一些实施例中，基材104与第二半导体层群组422可以包含硅。第一半导体层群组420可以包含硅锗。在一些实施例中，基材104与第二半导体层群组422可以包含硅锗。第一半导体层群组420可以包含硅。在一些实施例中，硅锗中的锗浓度可以在约20％至约50％的范围中。
在一些实施例中，第一半导体层群组420可以具有沿着Z轴的垂直维度420t(例如，厚度)，垂直维度420t具有由约3nm至约10nm的范围。若垂直维度420t少于3nm，栅极结构112的功函数材料将不能在随后的步骤中填充在第二半导体层群组422之间。若垂直维度420t大于10nm，第二半导体层群组422将具有较小维度并且半导体元件100的开启状态电流将会减少。第二半导体层群组422可以具有沿着Z轴的垂直维度422t(例如，厚度)，垂直维度422t具有由约6nm至约15nm的范围。若垂直维度422t少于6nm，半导体元件100的开启状态电流将会减少。若垂直维度422t大于15nm，第一半导体层群组420将具有较小维度并且栅极结构112的功函数材料将不能填充在第二半导体层群组422之间。
参照图3，在操作步骤320中，第一半导体层群组420与第二半导体层群组422的一部位将被移除以暴露第二半导体层群组422中的底部半导体层。举例来说，如图5以及图6所示，第一半导体层群组420与第二半导体层群组422的一部位可以被移除以暴露第二半导体层群组422中的底部半导体层422-1(也可称为“底部半导体层222-1”)。移除第一半导体层群组420与第二半导体层群组422的一部位可以包含形成图案化的虚栅极结构512、形成栅极间隔物114以及调整S/D区域凹槽。
参照图5，在一些实施例中，虚栅极结构512可以通过在光微影制程之后进行毯式沉积非晶硅或多晶硅并且蚀刻沉积的非晶硅或多晶硅而被形成。在一些实施例中，栅极间隔物114可以通过毯式沉积介电材料之后接着进行定向蚀刻以维持介电材料在虚栅极结构512的侧壁上，而被形成。在一些实施例中，介电材料可以包含氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、低k材料以及其组合。
在一些实施例中，调整S/D区域凹槽可以包含在温度落在约40℃至约70℃的范围内时进行的干式蚀刻制程。干式蚀刻制程可以提供介于约300V至约600V的电压。干式蚀刻制程可以包含诸如三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、氢氟酸(HCl)以及羟胺(HBr)。蚀刻剂可以被载气所携带，诸如氩(Ar)以及氦(He)。在一些实施例中，干式蚀刻制程可以移除第一半导体层群组420与第二半导体层群组422的一部位并且可以停止在底部半导体层222-1上，如图6所示。在一些实施例中，沿着Z轴的凹槽深度110d，深度110d介于约45nm至约55nm的范围之间。
在一些实施例中，干式蚀刻制程可以形成具有斜率的侧壁，如图6所示。半导体层222-4可以具有沿着X轴的长度222-4d并介于约15nm至约30nm的范围之间。半导体层222-2可以具有沿着X轴的长度222-2d并介于约20nm至约35nm的范围之间。长度222-4d与长度222-2d之间的差异可以介于约3nm至约8nm的范围之间。参照图6，每一个半导体层222可以具有介于半导体层420之间沿着Z轴的垂直维度222t，垂直维度222t介于约6nm至约15nm的范围之间。底部半导体层222-1可以具有沿着Z轴的垂直维度222-1t，垂直维度222-1t介于约3nm至约8nm的范围之间，以防止随后形成的S/D结构110以及栅极结构112之间发生短路。在一些实施例中，垂直维度222-1t与垂直维度222t之间的比率介于约0.2至约0.8的范围之间。
在调整S/D区域凹槽后可以随后形成内部间隔物结构214。如图6所示，第一半导体层群组420可以通过S/D区域凹槽而被侧向凹陷。介电材料可以被毯式沉积以填充侧向凹陷。蚀刻制程可以部分地自暴露表面上移除沉积的介电材料并且保持沉积在侧向凹陷中介于半导体层222之间的介电材料。在一些实施例中，内部间隔物结构214可以具有沿着X轴的宽度214w，宽度214w介于约2nm至约8nm的范围之间。在一些实施例中，内部间隔物结构214可以具有沿着Z轴的高度214h，高度214h介于约3nm至约10nm的范围之间。
内部间隔物结构214的形成随后可以跟着S/D结构110的形成。在操作步骤330中，S/D结构110可以通过(i)化学气相沉积(chemical vapor deposition,CVD)，诸如低压CVD(low pressure CVD,LPCVD)、原子层化学气相沉积(atomic layer CVD,ALCVD)、超高真空化学气相沉积(ultrahigh vacuum CVD,UHVCVD)、减压CVD(reduced pressure CVD,RPCVD)以及任何合适的CVD；(ii)分子束磊晶(molecular beam epitaxy,MBE)制程；(iii)任何合适的磊晶制程；或者(iv)其组合而被磊晶成长。在一些实施例中，S/D结构110可以通过磊晶沉积/部分蚀刻制程，其将重复磊晶沉积/部分蚀刻步骤至少一次而被成长。此种重复磊晶沉积/部分蚀刻步骤可以被称为循环沉积-蚀刻(cyclic deposition-etch,CDE)制程。CDE制程可以降低在程奘过程中的磊晶缺陷形成并且可以控制S/D结构110的轮廓。在一些实施例中，S/D结构110可以包含多个磊晶层并且可以利用n型掺杂物或p型掺杂物在磊晶成长的过程中进行本征掺杂。在一些实施例中，S/D结构110可以具有沿着Z轴的深度110d，深度110d介于约45nm至约55nm的范围之间。
在一些实施例中，S/D结构110可以包含硅并且可以利用n型掺杂物，诸如磷或砷，在磊晶成长的过程中进行本征掺杂。n型本征掺杂中，n型掺杂前驱物，诸如磷、砷以及其他n型掺杂前驱物，将可以被使用。在一些实施例中，S/D结构110可以包含硅、硅锗、锗或III-V族材料(例如，锑化铟、锑化镓或锑化铟镓)并且可以利用p型掺杂物，诸如硼、铟以及镓，在磊晶成长的过程中进行本征掺杂。p型本征掺杂中，p型掺杂前驱物，诸如乙硼烷、三氟化硼以及其他p型掺杂前驱物，将可以被使用。在一些实施例中，S/D结构110可以具有不同组成成分，例如，不同掺杂浓度及/或不同锗浓度。
S/D结构110的形成随后可以跟着ESL 116的形成以及ILD层118的形成。如图1所示，ESL 116可以被形成在STI区域106、S/D结构110以及为了保护STI区域106、S/D结构110的栅极间隔物114的侧壁以及在形成S/D结构110上的S/D接触结构的过程中的栅极结构112上。ILD层118可以被形成在位于S/D结构110以及STI区域106上方的ESL 116上以隔开邻近的结构，诸如相邻的S/D结构110。
参照图3，在操作步骤340中，第一半导体层群组被移除。举例来说，如图6与图7所示，第一半导体层群组420可以被移除。在一些实施例中，虚栅极结构512可以在第一半导体层群组420被移除之前被移除。虚栅极结构512与第一半导体层群组420可以通过一或多次蚀刻制程被移除。在一些实施例中，蚀刻制程可以包含干式蚀刻、湿式蚀刻或其他合适蚀刻制程。在一些实施例中，蚀刻制程可以是选择性蚀刻。虚栅极结构512与第一半导体层群组420可以相较于第二半导体层群组422、栅极间隔物114以及内部间隔物结构214具有较高蚀刻选择性。在一些实施例中，蚀刻制程可以包含在温度落在约10℃至约70℃的范围内时进行的湿式蚀刻制程。湿式蚀刻制程可以包含蚀刻剂，诸如氟化氢酸(HF)、去离子水/臭氧溶液(DIO3)、氢氧化钾(KOH)、氢氧化铵(NH4OH)以及四甲基氢氧化铵(TMAH)。如图7所示，在移除第一半导体层群组420之后，开口712可以被形成在半导体层222之间并且位于底部半导体层222-1下方。
参照图3，在操作步骤350中，栅极结构可以被形成在S/D结构以及底部半导体层的下方。举例来说，如图8所示，埋入式栅极结构112-1可以被形成在S/D结构110以及底部半导体层222-1的下方。在一些实施例中，埋入式栅极结构112-1可以与栅极结构112-2、112-3、112-4以及112-5一起同时形成。栅极结构112-2、112-3、112-4以及112-5可以环绕包围半导体层222并且可以控制流通过半导体层222的通道电流。在一些实施例中，埋入式栅极结构112-1与栅极结构112-2、112-3、112-4以及112-5的同时形成可以包含形成界面层211、形成高k栅极介电层213、形成功函数层215以及形成栅极电极217。界面层211与高k栅极介电层213可以环绕包围每一个半导体层222。根据相邻半导体层222之间的间隔，一或多层功函数层215与栅极电极217可以填充在相邻半导体层222之间的间隔中。在一些实施例中，栅极结构112可以具有沿着X轴的长度112d，长度112d介于约5nm至约20nm的范围之间。在一些实施例中，栅极结构112可以具有沿着Z轴的厚度112t，厚度112t介于约3nm至约10nm的范围之间。
根据本揭露的一些实施例，埋入式栅极结构112-1可以被形成在底部半导体层222-1以及S/D结构110的下方以控制流通过底部半导体层222-1的通道电流。底部半导体层222-1可以与S/D结构110与埋入式栅极结构112-1之间电性地隔离。通过埋入式栅极结构112-1，半导体元件100可以提升控制流通过底部半导体层222-1的通道电流并且减少底部半导体层222-1中的关闭状态漏电流。此外，S/D结构110可以与半导体层222接触氮同时又不与鳍底部位108-1接触。如此一来，在相邻S/D结构110之间的关闭状态漏电流将不会流通过位于埋入式栅极结构112-1下方的鳍底部位108-1。此外，底部半导体层222-1因为可以与S/D结构110之间有相比于半导体层222-2、222-3以及222-4之间较小的接触面积，半导体元件100可以具有较小的通道电流。如此一来，半导体元件100的Vt将可以增加。根据一些实施例，具有埋入式栅极结构112-1的半导体元件100相较于不具有埋入式栅极结构的半导体元件可以降低约10mV至约20mV的DIBL并且提升约30mV至约50mV的Vt。
在一些实施例中，底部半导体层420-1可以在调整S/D区域凹槽时被移除，并且半导体元件900可以如图9所示的形成。在一些实施例中，S/D结构110可以具有沿着Z轴的凹槽深度110d*，深度110d*介于约55nm至约70nm的范围之间。在一些实施例中，栅极结构112-1、112-2、112-3以及112-4可以环绕包围半导体层222以及在栅极结构112-1下方形成次通道。关闭状态漏电流可以流通过在栅极结构112-1下位于相邻S/D结构110之间的次通道。栅极结构112-1可以形成在次通道上但不环绕包围次通道，栅极结构112-1对次通道具有弱控制力并且半导体元件900的关闭状态漏电流将高于具有埋入式栅极结构112-1的半导体元件100的关闭状态漏电流。在一些实施例中，不具有埋入式栅极结构的半导体元件900相较于具有埋入式栅极结构112-1的半导体元件100可以具有提升约10mV至约20mV的DIBL并且降低约30mV至约50mV的Vt。
在一些实施例中，半导体元件900的S/D结构110可以具有如图9所示的倾斜侧壁。半导体层222-4可以具有沿着X轴的长度222-4d并介于约15nm至约30nm的范围之间并且半导体层222-1可以具有沿着X轴的长度222-1d并介于约23nm至约38nm的范围之间。长度222-4d与长度222-1d之间的差异可以介于约5nm至约10nm的范围之间。
在一些实施例中，半导体层420-1以及420-2将不会在调整S/D区域凹槽时被移除并且半导体1000将可以如图10被形成。埋入式栅极结构112-1以及112-2可以被形成在S/D结构110以及半导体层222-1以及222-2下方。在一些实施例中，S/D结构110可以具有沿着Z轴的凹槽深度110d**，深度110d**介于约35nm至约45nm的范围之间。埋入式栅极结构112-1以及112-2可以控制流通过半导体层222-2的通道电流。半导体层222-2可以将S/D结构110与埋入式栅极结构112-1以及112-2电性地隔离。通过埋入式栅极结构112-1以及112-2，半导体元件1000可以提升流通过半导体层222-2的通道电流的栅极控制并且降低半导体层222-2中的关闭状态漏电流。此外，S/D结构110可以与半导体层222-2、222-3以及222-4接触但又不与半导体层222-1接触。如此一来，介于相邻S/D结构110之间的关闭状态漏电流将不会流通过半导体层222-1。根据本揭露的一些实施例，具有埋入式栅极结构112-1以及112-2的半导体元件1000相较于不具有埋入式栅极结构的半导体元件900可以降低约20mV至约40mV的DIBL并且提升约60mV至约100mV的Vt。
在一些实施例中，半导体元件1000的S/D结构110可以具有倾斜侧壁，如图10所示。半导体层222-4可以具有沿着X轴的长度222-4d，长度222-4d介于约15nm至约30nm的范围之间，并且半导体层222-3可以具有沿着X轴的长度222-3d，长度222-3d介于约17nm至约32nm的范围之间。长度222-4d与长度222-3d之间的差异可以介于约1nm至约3nm的范围之间。参照图10，半导体层222-2可以在S/D结构110与埋入式栅极结构112-2之间沿着Z轴具有垂直维度222-2t，垂直维度222-2t介于约3nm至约8nm的范围之间，以防止S/D结构110与埋入式栅极结构112-2之间产生短路。
在一些实施例中，IC可以包含不具有埋入式栅极结构的半导体元件900、具有一个埋入式栅极结构的半导体元件100、具有两个埋入式栅极结构的半导体元件1000以及其他具有更多埋入式栅极结构的半导体元件。半导体元件900可以是通过不具有埋入式栅极结构的第一遮罩所形成的一个元件。半导体元件100可以是通过具有一个埋入式栅极结构112-1的第二遮罩所形成的一个高Vt元件。半导体元件1000可以是通过通过具有两个埋入式栅极结构112-1以及112-2的第三遮罩所形成的一个超高Vt元件。在一些实施例中，IC可以包含具有更多埋入式栅极结构的半导体元件并藉此进一步降低关闭状态漏电流并且提升Vt。
在一些实施例中，IC可以包含不具有埋入式栅极结构的n型半导体元件、具有一个埋入式栅极结构的高Vt元件以及具有两个埋入式栅极结构的超高Vt元件。在一些实施例中，对于n型半导体元件，其半导体层222可以包含硅并且S/D结构110可以包含被磷掺杂的硅。在一些实施例中，对于n型半导体元件，其半导体层222可以包含硅锗并且S/D结构110可以包含被磷掺杂的硅锗。
在一些实施例中，IC可以包含不具有埋入式栅极结构的p型半导体元件、具有一个埋入式栅极结构的高Vt元件以及具有两个埋入式栅极结构的超高Vt元件。在一些实施例中，对于p型半导体元件，其半导体层222可以包含硅并且S/D结构110可以包含被硼掺杂的硅。在一些实施例中，对于p型半导体元件，其半导体层222可以包含硅锗并且S/D结构110可以包含被硼掺杂的硅锗。
在一些实施例中，对于具有间距114s1介于约20nm至约40nm的范围之间的相邻栅极间隔物114的短通道finFETs，相邻的finFETs的埋入式栅极结构112-1可以被连接。举例来说，如图11所示，具有大于一个finFET的半导体元件1100可以被形成以具有一般的埋入式栅极结构112-1。图11也根据一些实施例绘示了根据图1中线A-A的剖视图。埋入式栅极结构112-1可以被形成在半导体层222-1以及S/D结构110A、110B、110C以及110D的下方。埋入式栅极结构112-1可以控制流通过半导体层222-1的通道电流。半导体层222-1可以电性地隔离S/D结构110A-110D与埋入式栅极结构112-1。在一些实施例中，介于S/D结构110与埋入式栅极结构112-1之间的底部半导体层222-1的一部位可以具有沿着Z轴的垂直维度222-1t(例如，厚度)，垂直维度222-1t介于约3nm至约8nm的范围之间。通过埋入式栅极结构112-1，半导体元件1100可以提升流通过半导体层222-1的通道电流的栅极控制并且降低半导体层222-1中的关闭状态漏电流。
参照图11，半导体元件1100的栅极结构112可以具有沿着X轴的长度112d，长度112d介于约5nm至约20nm的范围之间。半导体元件1100中的每一个finFET的半导体层222-4可以具有沿着X轴的长度222-4d，长度222-4d介于约15nm至约30nm的范围之间。半导体元件1100中的每一个finFET的半导体层222-3可以具有沿着X轴的长度222-3d，长度222-3d介于约17nm至约32nm的范围之间。半导体元件1100中的每一个finFET的半导体层222-2可以具有沿着X轴的长度222-2d，长度222-2d介于约20nm至约35nm的范围之间。
在一些实施例中，对于具有间距114s2介于约50nm至约100nm的范围之间的相邻栅极间隔物114的长通道finFETs，相邻的finFETs的埋入式栅极结构可以被埋入式栅极结构隔开。举例来说，如图12所示，具有大于一个finFET的半导体元件1200可以被形成以具有埋入式栅极结构112-1A、112-1B以及112-1C。图12根据一些实施例绘示了根据图1中线A-A的剖视图。如图12所示，埋入式栅极结构112-1A、112-1B以及112-1C可以被形成在半导体层222-1以及S/D结构110A-110D下方。半导体层222-1可以电性地隔离S/D结构110A-110D与埋入式栅极结构112-1A、112-1B以及112-1C。埋入式栅极结构112-1A、112-1B以及112-1C可以控制流通过半导体层222-1的通道电流。在一些实施例中，介于S/D结构110与埋入式半导体层1020A以及1020B之间的底部半导体层222-1的一部位可以具有沿着Z轴的垂直维度222-1t(例如，厚度)，垂直维度222-1t介于约3nm至约8nm的范围之间。通过埋入式栅极结构112-1A、112-1B以及112-1C，半导体元件1100可以提升流通过半导体层222-1的通道电流的栅极控制并且降低半导体层222-1中的关闭状态漏电流。
参照图12，半导体元件1200的顶部栅极结构112-5可以具有沿着X轴的长度112-5d，长度112-5d介于约30nm至约140nm的范围之间。半导体元件1200的底部栅极结构112-2可以具有沿着X轴的长度112-2d，长度112-2d介于约40nm至约150nm的范围之间。半导体元件1200的埋入式栅极结构112-1A、112-1B以及112-1C可以具有沿着X轴的长度112-1d，长度112-1d介于约50nm至约170nm的范围之间。在一些实施例中，。长度112-1d以及长度112-2d的比率可以介于由约1.1至约1.3的范围中。若比例少于约1.1时，半导体元件1200将可能产生关闭状态漏电流的提升。若比例大于约1.3时，半导体层222将可能在移除第一半导体层群组时被损坏。半导体元件1200的每一个finFET的半导体层222-4可以具有沿着X轴的长度222-4d*，长度222-4d*介于约40nm至约150nm的范围之间。半导体元件1200的每一个finFET的半导体层222-3可以具有沿着X轴的长度222-3d*，长度222-3d*介于约45nm至约155nm的范围之间。半导体元件1200的每一个finFET的半导体层222-2可以具有沿着X轴的长度222-2d*，长度222-2d*介于约50nm至约160nm的范围之间。
在一些实施例中，各项同性蚀刻制程可以在调整S/D区域凹槽之后被执行以形成垂直侧壁，如图13所示。在一些实施例中，各项同性蚀刻制程可以是施加电压值介于约40V至约80V的范围中的干式蚀刻制程。干式蚀刻制程可以包含蚀刻剂，诸如氢(H2)、CHF3、CH2F2以及CH3F。干式蚀刻制程可以在温度介于约40℃至约70℃的范围时被执行。参照图13，具有埋入式栅极结构112-1的半导体元件1300的S/D结构110可以具有垂直侧壁。图13根据一些实施例绘示了于图1中finFETs 102A-102B沿线A-A的剖视图。如图13所示，埋入式栅极结构112-1可以被形成在半导体层222-1以及S/D结构110下方。半导体层222-4、222-3以及222-2可以具有沿X轴的实质上的相同长度222d，长度222d介于约15nm至约30nm的范围之间。通过埋入式栅极结构112-1以及具有实质上相同长度222d半导体层222-4、222-3以及222-2，半导体元件1300可以提升流通过半导体层222-1的通道电流的栅极控制并且降低半导体层222-1中的关闭状态漏电流。
本揭露所提供的多种实施例提供示例性的在半导体元件100与900-1300(例如，finFETs、GAA FETs以及MOSFETs)及/或其他位于IC中的半导体元件中形成埋入式栅极结构112-1的方法。本揭露所提供的示例性的方法可以控制半导体元件100的S/D结构110的凹槽深度并且在半导体元件100的底部半导体层222-1以及S/D结构110的下方形成埋入式栅极结构112-1。埋入式栅极结构112-1可以降低半导体元件100的关闭状态漏电流弊且调变Vt。在一些实施例中，如图10所示，两个或更多埋入式栅极结构112-1以及112-2通过控制S/D结构110的凹槽深度，而被形成在FET元件中的半导体层222-2与S/D结构110的下方。在一些实施例中，如图11所示，相邻埋入式栅极结构可以被互相连接并且其中一个埋入式栅极结构112-1可以被形成在数目多于两个的S/D结构110的下方。在一些实施例中，如图12所示，相邻埋入式栅极结构112-1A至112-1C可以被埋入式半导体层1020A以及1020B所隔开。根据一些实施例，具有一个埋入式栅极结构的半导体元件可以降低约10mV至约20mV的DIBL并且提升约30mV至约50mV的Vt。
在一些实施例中，一种半导体元件包含基材与位于基材上的鳍结构。鳍结构包含顶部位以及底部位。半导体元件进一步包含位于鳍结构的底部位上的栅极结构。位于鳍结构的顶部位中的多个半导体层被设置在栅极结构上。半导体元件进一步包含位于栅极结构上方的源极/漏极结构并且其与多个半导体层连接。在一些实施例中，半导体层中的底部半导体层被设置在栅极结构以及源极/漏极结构之间。在一些实施例中，在源极/漏极结构以及栅极结构之间的距离与半导体层的厚度之间的比例在自约0.2至约0.8的范围。在一些实施例中，半导体元件进一步包含额外栅极结构包裹半导体层。在一些实施例中，半导体元件进一步包含内部间隔结构位于额外栅极结构以及源极/漏极结构之间。在一些实施例中，半导体元件进一步包含额外栅极结构位于鳍结构的底部位的栅极结构下。在一些实施例中，半导体元件进一步包含多个额外半导体层位于栅极结构上，其中半导体层以及额外半导体层位于源极/漏极结构的两相反侧上。在一些实施例中，位于半导体层的底部半导体层上方的半导体层中的多个半导体层具有实质上相等的多个长度。
在一些实施例中，一种半导体元件包含第一半导体材料的基材与位于基材上的鳍结构。鳍结构包含顶部位以及底部位。半导体元件也包含：位于鳍结构的底部的半导体层；并且其包含与第一半导体材料不同的第二半导体材料以及位于鳍结构的底部位且位于半导体层的两相反侧的第一栅极结构以及第二栅极结构。位于鳍结构的顶部位中的多个第一半导体层被设置在第一栅极结构上，并且位于鳍结构的顶部位中的多个第二半导体层被设置在第二栅极结构上。半导体元件进一步包含位于半导体层上方的源极/漏极结构，并且其介在第一半导体层与第二半导体层之间。在一些实施例中，在鳍结构的顶部位中的底部半导体层被设置在第一栅极结构与源极/漏极结构之间。在一些实施例中，在源极/漏极结构以及半导体层之间的距离与第一半导体层的厚度之间的比例在自约0.2至约0.8的范围之间。在一些实施例中，半导体元件进一步包含额外栅极结构包裹第一半导体层。在一些实施例中，半导体元件进一步包含内部间隔结构位于额外栅极结构以及源极/漏极结构之间。在一些实施例中，半导体元件进一步包含额外栅极结构位于鳍结构的底部位的第一栅极结构下。在一些实施例中，位于第一半导体层的底部半导体层上方的第一半导体层中的多个半导体层具有实质上相等的多个长度。
在一些实施例中，一种方法包含形成第一半导体层群组以及第二半导体层群组在基材上。第一半导体层群组以及第二半导体层群组以交替设置被堆叠。第一半导体层群组包含与基材不同的半导体材料。方法进一步包含移除第一半导体层群组以及第二半导体层群组的一部位以暴露第二半导体层群组的底部半导体层，形成源极/漏极结构在第二半导体层群组的底部半导体层上，移除第一半导体层群组以及形成栅极结构在源极/漏极结构以及第二半导体层群组的底部半导体层下。在一些实施例中，方法进一步包含形成额外栅极结构包裹第二半导体层群组。在一些实施例中，方法进一步包含形成内部间隔结构于第二半导体层群组之间。在一些实施例中，方法进一步包含移除第一半导体层群组以及第二半导体层群组的额外部位以暴露位于第二半导体层群组的底部半导体层上方的第二半导体层群组的半导体层。在一些实施例中，方法进一步包含：形成额外源极/漏极结构在第二半导体层群组的半导体层上，以及形成额外栅极结构在额外源极/漏极结构以及第二半导体层群组的半导体层下。
应当理解，详细描述的部分并且非摘要所揭露的部分旨在用于解释权利要求。摘要所揭露的部分可以阐述如发明人所设想的本揭露的一个或多个但不是所有可能的实施例，因此不旨在以任何方式限制从属权利要求的内容。
前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭露的态样。熟悉此项技术者应了解，他们可容易地使用本揭露作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭露的精神及范畴，且他们可在不脱离本揭露的精神及范畴的情况下于本文作出各种改变、代替及替换。

Claims (10)

1.一种半导体元件，其特征在于，包含：
一基材；
一鳍结构，位于该基材上，其中该鳍结构包含一顶部位以及一底部位；
一栅极结构，位于该鳍结构的该底部位上，其中位于该鳍结构的该顶部位中的多个半导体层被设置在该栅极结构上；以及
一源极/漏极结构，位于该栅极结构上方且与所述多个半导体层连接。
2.根据权利要求1所述的半导体元件，其中所述多个半导体层中的一底部半导体层被设置在该栅极结构以及该源极/漏极结构之间。
3.根据权利要求1所述的半导体元件，其特征在于，在该源极/漏极结构以及该栅极结构之间的一距离与所述多个半导体层的一厚度之间的一比例在自约0.2至约0.8的范围。
4.根据权利要求1所述的半导体元件，其特征在于，进一步包含多个额外半导体层位于该栅极结构上，其中所述多个半导体层以及所述多个额外半导体层位于该源极/漏极结构的两相反侧上。
5.根据权利要求1所述的半导体元件，其特征在于，位于所述多个半导体层的一底部半导体层上方的所述多个半导体层中的多个半导体层具有实质上相等的多个长度。
6.一种半导体元件，其特征在于，包含：
一基材，包含一第一半导体材料；
一鳍结构，位于该基材上，其中该鳍结构包含一顶部位以及一底部位；
一半导体层，位于该鳍结构的该底部位并且包含与该第一半导体材料不同的一第二半导体材料；
一第一栅极结构以及一第二栅极结构，位于该鳍结构的该底部位且位于该半导体层的两相反侧，其中位于该鳍结构的该顶部位中的多个第一半导体层被设置在该第一栅极结构上，并且位于该鳍结构的该顶部位中的多个第二半导体层被设置在该第二栅极结构上；以及
一源极/漏极结构，位于该半导体层上方且介在所述多个第一半导体层与所述多个第二半导体层之间。
7.根据权利要求6所述的半导体元件，其特征在于，在该源极/漏极结构以及该半导体层之间的一距离与所述多个第一半导体层的一厚度之间的一比例在自约0.2至约0.8的范围之间。
8.根据权利要求6所述的半导体元件，其特征在于，位于所述多个第一半导体层的一底部半导体层上方的所述多个第一半导体层中的多个半导体层具有实质上相等的多个长度。
9.一种形成半导体元件的方法，其特征在于，包含：
形成一第一半导体层群组以及一第二半导体层群组在一基材上，其中该第一半导体层群组以及该第二半导体层群组以一交替设置被堆叠，并且其中该第一半导体层群组包含与该基材不同的一半导体材料；
移除该第一半导体层群组以及该第二半导体层群组的一部位以暴露该第二半导体层群组的一底部半导体层；
形成一源极/漏极结构在该第二半导体层群组的该底部半导体层上；
移除该第一半导体层群组；以及
形成一栅极结构在该源极/漏极结构以及该第二半导体层群组的该底部半导体层下。
10.根据权利要求9所述的形成半导体元件的方法，其特征在于，进一步包含移除该第一半导体层群组以及该第二半导体层群组的一额外部位以暴露位于该第二半导体层群组的该底部半导体层上方的该第二半导体层群组的一半导体层。
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