CN113257919A - 带支撑部的纳米线/片器件及其制造方法及电子设备 - Google Patents

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Abstract

公开了一种带支撑部的纳米线/片器件及其制造方法及包括该纳米线/片器件的电子设备。根据实施例，该纳米线/片器件可以包括：衬底；衬底上在第一方向上彼此相对的第一源/漏层与第二源/漏层；与衬底的表面间隔开且从第一源/漏层延伸到第二源/漏层的第一纳米线/片；在竖直方向上贯穿第一纳米线/片的一个或多个支撑部；以及沿与第一方向相交的第二方向延伸以围绕第一纳米线/片的栅堆叠。

Description

带支撑部的纳米线/片器件及其制造方法及电子设备
技术领域
本公开涉及半导体领域，具体地，涉及带支撑部的纳米线/片器件及其制造方法以及包括这种纳米线/片器件的电子设备。
背景技术
纳米线或纳米片(以下简称为“纳米线/片”)器件，特别是基于纳米线/片的全环绕栅(GAA)金属氧化物半导体场效应晶体管(MOSFET)，能很好地控制短沟道效应，并实现器件的进一步微缩。然而，随着不断小型化，难以避免纳米线/片在制造过程中相互粘连。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种带支撑部的纳米线/片器件及其制造方法以及包括这种纳米线/片器件的电子设备。
根据本公开的一个方面，提供了一种纳米线/片器件，包括：衬底；衬底上在第一方向上彼此相对的第一源/漏层与第二源/漏层；与衬底的表面间隔开且从第一源/漏层延伸到第二源/漏层的第一纳米线/片；在竖直方向上贯穿第一纳米线/片的一个或多个支撑部；以及沿与第一方向相交的第二方向延伸以围绕第一纳米线/片的栅堆叠。
根据本公开的另一方面，提供了一种制造纳米线/片器件的方法，包括：在衬底上形成一个或多个栅限定层以及一个或多个纳米线/片限定层交替设置的堆叠；将所述堆叠构图为沿第一方向延伸的线状或片状，具有在竖直方向上贯穿所述堆叠的一个或多个开口；在开口中形成支撑部；在衬底上形成另一栅限定层以覆盖所述堆叠；将另一栅限定层构图为沿与第一方向相交的第二方向延伸的条形；以条形的另一栅限定层为掩模，对所述堆叠构图，其中，构图后的纳米线/片限定层形成纳米线/片，构图后的栅限定层与另一栅限定层形成伪栅；以及将伪栅替换为栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括上述纳米线/片器件。
根据本公开的实施例，可以设置支撑部以支撑纳米线/片，以抑制纳米线/片在制造过程中坍塌或相互粘连，特别是在栅长大于100nm的情况下。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至17(b)示出了根据本公开实施例的制造纳米线/片器件的流程中部分阶段的示意图；
图18(a)至22示出了根据本公开另一实施例的制造纳米线/片器件的流程中部分阶段的示意图，
其中，图2(a)、3、7(a)是俯视图，其中图2(a)中示出了AA′线、BB′线的位置，
图1、2(b)、4(a)、5(a)、6(a)、7(b)、8、9、10(a)、11、12(a)、13(a)、14(a)、15(a)、16(a)、17(a)、18(a)、19(a)、20(a)、21、22是沿AA′线的截面图，
图2(c)、4(b)、5(b)、6(b)、10(b)、12(b)、13(b)、14(b)、15(b)、16(b)、17(b)、18(b)、19(b)、20(b)是沿BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种纳米线/片器件。具体地，器件可以包括一个或多个纳米线或纳米片，以用作沟道。纳米线/片可以相对于衬底悬空，且可以实质上平行于衬底的表面延伸。纳米线/片可以在第一方向上彼此相对的源/漏层之间延伸。源/漏层可以包括与纳米线/片不同的半导体材料，以便实现应力工程。另外，栅堆叠可以沿与第一方向相交(例如，垂直)的第二方向延伸以与各纳米线/片相交，并因此可以围绕各纳米线/片的外周，从而形成全环绕栅(GAA)结构。
根据本公开的实施例，可以设置在竖直方向(例如，实质上垂直于衬底表面的方向)上贯穿纳米线/片的支撑部，以抑制它们在制造过程中坍塌或相互粘连。另外，处于不同高度的纳米线/片可以在竖直方向上实质上对准。
支撑部可以由电介质材料形成，以便在物理上支撑纳米线/片。或者，支撑部可以包括电介质材料和导电材料的叠层。这种叠层类似于栅堆叠，并因此可以用作器件的内栅。通过向内栅施加偏置，可以控制源/漏层之间的电流或动态调节器件的阈值电压。
这种半导体器件例如可以如下制造。可以在衬底上设置与衬底间隔开的一个或多个纳米线/片限定层(在多个的情况下，彼此间隔开)。可以基于纳米线/片限定层进行器件制作。例如，可以形成伪栅并在伪栅的侧壁上形成侧墙。纳米线/片限定层的端部可以穿过侧墙而露出。在纳米线/片限定层的端部，可以形成与纳米线/片限定层相接的源/漏层。可以通过替代栅工艺，将伪栅替换为栅堆叠。
为设置与衬底间隔开的纳米线/片限定层，可以在衬底上形成一个或多个栅限定层以及一个或多个纳米线/片限定层交替设置的堆叠。另外，考虑到电隔离，在该堆叠下方可以设置隔离部限定层。这些栅限定层、纳米线/片限定层和隔离部限定层可以通过外延生长而形成在衬底上。可以将该堆叠构图为沿第一方向延伸的预备纳米线/片。预备纳米线/片在第一方向上的长度可以大于最终要形成的纳米线/片在第一方向上的长度，以便随后形成与伪栅自对准的纳米线/片。在该构图步骤中，可以对隔离部限定层也进行构图。于是，隔离部限定层可以自对准于预备纳米线/片。
另外，在构图预备纳米线/片的同时或者另外地，可以形成在竖直方向上贯穿该堆叠的开口。在该开口中，可以形成支撑部，用于支撑预备纳米线/片，以抑制其在随后的工艺中坍塌或互相粘连。
至此，栅限定层也呈纳米线/片的形状。为形成全围绕栅，还可以形成另一栅限定层，并将其构图为沿与第一方向相交的第二方向延伸的条形。可以条形的另一栅限定层为掩模，对下方的预备纳米线/片进行构图。于是，该条形的另一栅限定层与其他栅限定层一起构成了沿第二方向延伸的伪栅，纳米线/片限定层被构图为与伪栅自对准的纳米线/片，纳米线/片被伪栅围绕。在该构图步骤中，可以对隔离部限定层也进行构图。于是，隔离部限定层可以自对准于纳米线/片。
为形成自对准的侧墙，可以对伪栅进行选择性刻蚀，使其侧壁相对于纳米线/片的侧壁向内凹入，并在如此形成的凹入中形成侧墙。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至17(b)示出了根据本公开实施例的制造纳米线/片器件的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。
在衬底1001中，可以形成阱区，如图1中的虚线所示。例如，如果要在衬底1001上形成n型器件，则可以形成p型掺杂的阱区；而如果要在衬底1001上形成n型器件，则可以形成n型掺杂的阱区。阱区的掺杂浓度可以为约1E17-1E19cm-3。
在衬底1001上，可以形成隔离部限定层1003，用于限定随后将要形成的隔离部的位置。在隔离部限定层1003上，可以形成刻蚀停止层1005。刻蚀停止层1005可以在随后对隔离部限定层1003进行刻蚀时设定停止位置，特别是在隔离部限定层1003与之后形成的栅限定层(例如，10071、10072、10073)之间不具备刻蚀选择性或刻蚀选择性较低的情况下。或者，在隔离部限定层1003与之后形成的栅限定层之间具备刻蚀选择性的情况下，可以省略刻蚀停止层1005。
在刻蚀停止层1005上，可以形成栅限定层10071、10072、10073和纳米线/片限定层10091、10092交替设置的堆叠。栅限定层10071、10072、10073可以限定随后将要形成的栅堆叠的位置，纳米线/片限定层10091、10092可以限定随后将要形成的纳米线/片的位置。在该堆叠中，最上层可以是栅限定层10073，从而各纳米线/片限定层10091、10092在上下方均被栅限定层覆盖，以便随后形成全围绕栅配置。在该示例中，形成了两个纳米线/片限定层10091、10092，并因此在最终的器件中形成两层纳米线/片。但是，本公开不限于此，可以根据最终要形成的纳米线/片的层数(可以为一个或多个)，确定要形成的纳米线/片限定层的数目以及相应地确定要形成的栅限定层的数目。
隔离部限定层1003、刻蚀停止层1005以及栅限定层10071、10072、10073和纳米线/片限定层10091、10092可以是通过例如外延生长而在衬底1001上形成的半导体层。于是，纳米线/片限定层10091、10092可以具有良好的晶体质量，并可以是单晶结构，以便随后提供单晶的纳米线/片以用作沟道。这些半导体层之中相邻的半导体层之间可以具有刻蚀选择性，以便随后能够被不同地处理。例如，刻蚀停止层1005以及纳米线/片限定层10091、10092可以包括Si，而隔离部限定层1003以及栅限定层10071、10072、10073可以包括SiGe(Ge的原子百分比例如为约10％至40％，且可以逐渐变化以降低缺陷)。各半导体层可以具有实质上均匀的厚度，从而与衬底1001的表面大致平行延伸。例如，隔离部限定层1003的厚度可以为约30nm至80nm，刻蚀停止层1005的厚度可以为约3nm至15nm，纳米线/片限定层10091、10092的厚度可以为约5nm至15nm，栅限定层10071的厚度可以为约30nm至80nm，栅限定层10072的厚度可以为约20nm至40nm，栅限定层10073的厚度可以为约30nm至50nm。这里，纳米线/片限定层10091与10092之间的栅限定层10072可以相对较薄，而纳米线/片限定层10091、10092上、下侧的栅限定层10071、10073可以相对较厚。
接下来，可以构图纳米线/片。例如，如图2(a)、2(b)和2(c)所示，可以在上述堆叠上形成掩模如光刻胶1010，通过光刻将光刻胶1010构图为片状或线形。光刻胶1010的图案可以根据最终需要形成的沟道的形状和尺寸来确定，这将根据以下描述而进一步明了。另外，在光刻胶1010的图案中，可以形成有开口O。通过开口O，随后可以限定支撑部。然后，可以光刻胶1010为掩模，通过例如反应离子刻蚀(RIE)，依次选择性刻蚀衬底1001上的各层，刻蚀可以停止于衬底1001。RIE可以沿竖直方向进行。这样，衬底1001上的各层被构图为与光刻胶1010相应的预备纳米线或纳米片，这些预备纳米线或纳米片中形成有与开口O相对应的开口，如图2(b)和2(c)中所示。之后，可以去除光刻胶1010。
在该示例中，开口O为形成在光刻胶1010的中心处的大致矩形，其最小维度(在矩形的情况下，宽度)可以为约5nm-30nm。但是，本公开不限于此。例如，开口O可以形成为其他形状，并且可以形成为多个。图3示出了根据另一实施例的光刻胶1010′，其中形成有多个实质矩形的开口。可以通过调整开口的大小和/或间隔来优化器件性能，例如导通电流、功耗等。例如，如图3中的带箭头线段所示，相邻开口之间的间隔可以为约5nm-20nm。
另外，通过光刻胶中的开口而在纳米线/片限定层10091、10092中限定的开口，可以提供额外的沟道面和晶体面选择，以增强器件性能如导通电流等。在图2(a)至2(c)以及图3的示例中，光刻胶1010、1010′中的开口具有沿随后形成的(伪)栅的延伸方向(图2(a)和图3中纸面内的竖直方向)的边以及沿与(伪)栅延伸方向垂直的方向(图2(a)和图3中纸面内的水平方向)的边。例如，可以改变开口的形状，使其至少部分边相对于这些方向成角度，以提供不同的取向。
以下，为方便起见，以图2(a)至2(c)的情形为例进行描述。
在这些开口中，可以形成支撑部。例如，如图4(a)和4(b)所示，可以通过例如淀积然后回蚀的方式，在开口中形成支撑主体1013。为在回蚀时保护上述堆叠，可以先形成薄的保护层1011。例如，保护层1011可以包括通过热氧化或淀积(例如，原子层淀积(ALD)，以更好地控制膜厚)形成的氧化物(例如，氧化硅)，厚度为约0.5nm-5nm。支撑主体1013可以包括相对于保护层1011具有刻蚀选择性的材料，例如氮化物(例如，氮化硅)。在回蚀氮化物时，可以结合光刻胶的使用。例如，可以使用光刻胶遮蔽开口所在的区域，然后通过回蚀(例如，RIE)去除未被光刻胶遮蔽的氮化物(保护层1011可以用作回蚀的停止点)。然后，可以去除光刻胶，并回蚀由于光刻胶的去除而露出的氮化物，使之留于开口内，从而形成支撑主体1013。
之后，如图5(a)和5(b)所示，可以通过选择性刻蚀，去除保护层1011，以露出上述堆叠。保护层1011介于上述堆叠与支撑主体1013之间的部分可以保留。另外，为了避免保护层1011在后继工艺中(例如，在以下结合图6(a)和6(b)描述的形成隔离部的过程中)被侵蚀从而在支撑主体1013与堆叠之间形成空隙，可以在开口内支撑主体1013上方形成插塞1015。为更好的尺寸控制，可以通过ALD然后原子层刻蚀(ALE)的方式，来形成插塞1015。插塞1015可以包括氮化物。
支撑主体1013与保护层1011(以及可选地，插塞1015)可以一起称作支撑部。
为电隔离的目的，如图6(a)和6(b)所示，可以在衬底1001上形成隔离部1017，例如浅沟槽隔离(STI)。例如，STI 1017可以通过在衬底上淀积氧化物，对淀积的氧化物进行平坦化处理例如化学机械抛光(CMP)，并对平坦化后的氧化物例如通过湿法刻蚀或者气相或干法刻蚀等进行回蚀来形成。另外，在衬底1001上已构图为纳米线/片形式的半导体层的表面上，可以通过例如淀积，形成一薄刻蚀停止层1017′(例如，厚度为约1nm至5nm)。在此，刻蚀停止层1017′可以同样包括氧化物，且因此被示出为与STI 1017一体的薄层。
在该实施例中，保护层1011与STI 1017均包括氧化物。根据本公开的其他实施例，在保护层1011与STI 1017彼此之间具备刻蚀选择性的情况下，也可以不进行以上结合图5(a)和5(b)描述的去除保护层1011的处理，而是留下保护层1011(并可以用作刻蚀停止层1017′，也即，无需单独形成刻蚀停止层1017′的处理)。这种情况下，也可以无需形成插塞1015。
如上所述，栅限定层10071、10072、10073位于纳米线/片限定层10091、10092上、下两侧，为形成全环绕栅，还可以在图6(b)所示取向下的左右两侧形成另一栅限定层。例如，如图7(a)和7(b)所示，可以在STI 1017以及刻蚀停止层1017′上形成栅限定层1019。例如，栅限定层1019可以通过淀积与之前的栅限定层10071、10072、10073基本上相同或类似的材料(从而具有基本上相同或相似的刻蚀选择性，以便一起处理)，并对淀积的材料进行平坦化处理如CMP来形成。在该示例中，栅限定层1019可以包括Ge原子百分比与栅限定层10071、10072、10073基本上相同或类似的SiGe。
在栅限定层1019上，可以通过例如淀积，形成硬掩模层1021，以便于构图。例如，硬掩模层1021可以包括氮化物。
可以将栅限定层10071、10072、10073、1019构图为沿与预备纳米线/片的延伸方向(例如，图7(a)中纸面内的水平方向)相交(例如，垂直)的方向(例如，图7(a)中纸面内的竖直方向)延伸的伪栅。例如，可以在硬掩模层1021上形成光刻胶1023，并通过光刻将光刻胶1023构图为沿该方向延伸的条形。然后，可以光刻胶1023为掩模，通过例如RIE，依次对衬底1001上STI 1017所围绕的各层进行选择性刻蚀，刻蚀可以停止于衬底1001。结果，栅限定层10071、10072、10073、1019整体上呈条状，并可以一起称作“伪栅”。另外，纳米线/片限定层10091、10092可以形成为随后可以用来提供沟道的纳米线或纳米片(在下面，将纳米线/片限定层10091、10092称作纳米线/片10091、10092)，且被伪栅所围绕，从而随后可以形成全围绕栅结构。纳米线/片10091、10092可以自对准于伪栅。之后，可以去除光刻胶1023。
另外，如图7(b)所示，在伪栅两侧，留下的STI 1017a露出了衬底1001的表面，这些露出的表面可以有助于随后生长源/漏层。另外，在隔离部限定层1003在伪栅延伸方向(图7(b)中垂直于纸面的方向)上的相对两侧，STI 1017a可以与隔离部限定层1003相接(参见图10(b))。
考虑栅空间的限定以及栅与源/漏之间的隔离，可以在伪栅的侧壁上形成侧墙。为保证各纳米线/片10091、10092上下的栅长相同，在此可以利用自对准技术来形成侧墙。例如，如图8所示，可以相对于纳米线/片10091、10092(在该示例中，Si)，选择性刻蚀栅限定层10071、10072、10073、1019(在该示例中，SiGe)，使其侧壁相对于硬掩模层1021的侧壁或者纳米线/片10091、10092的侧壁在横向上向内凹入一定深度，例如约3nm至25nm。栅限定层10071、10072、10073、1019各自的凹入深度可以实质上相同，且在左右两侧的凹入深度可以实质上相同。例如，可以使用ALE来实现良好的刻蚀控制。在该示例中，隔离部限定层1003同样为SiGe，因此也可以凹入实质上相同的深度。于是，刻蚀后栅限定层10071、10072、10073、1019(以及隔离部限定层1003)相应的侧壁可以实质上共面。
在如此形成的凹入中，可以形成侧墙。如图9所示，可以通过例如淀积，在衬底1001上形成一定厚度的电介质材料层1025。淀积的电介质材料层1025的厚度可以填满上述凹入，例如为约3nm至15nm。例如，电介质材料层1025可以包括SiC等。
之后，如图10(a)和10(b)所示，可以通过例如竖直方向的RIE，对电介质材料层1025进行选择性刻蚀，使其留于上述凹入中，从而形成侧墙1025′。侧墙1025′的侧壁可以与硬掩模层1021的侧壁(以及纳米线/片10091、10092的侧壁)实质上共面。
如图10(a)和10(b)所示，在与伪栅的延伸方向(图10(a)中垂直于纸面的方向)相交(例如，垂直)的方向(图10(a)中纸面内的水平方向)上，各纳米线/片10091、10092的侧壁暴露于外(且可以与硬掩模层的侧壁实质上共面)。如图11所示，可以暴露的纳米线/片10091、10092的侧壁(以及暴露的衬底1001的表面)为种子，通过例如选择性外延生长，形成源/漏层1027。源/漏层1027可以形成为与所有纳米线/片10091、10092的暴露侧壁相接。源/漏层1027可以包括各种合适的半导体材料。为增强器件性能，源/漏层1027可以包含晶格常数与纳米线/片10091、10092不同的半导体材料，以向其中将形成沟道区的纳米线/片10091、10092施加应力。例如，对于n型器件，源/漏层1027可以包括Si：C(C原子百分比例如为约0.1％至3％)，以施加拉应力；对于p型器件，源/漏层1027可以包括SiGe(Ge原子百分比例如为约20％至80％)，以施加压应力。另外，源/漏层1027可以通过例如原位掺杂或离子注入，被掺杂为所需的导电类型(对于n型器件为n型掺杂，对于p型器件为p型掺杂)。
在图11所示的实施例中，从纳米线/片10091、10092的侧壁生长的源/漏层与从衬底1001的表面生长的源/漏层相接。这有助于散热或增强沟道中的应力，进而提高器件性能。或者，从纳米线/片10091、10092的侧壁生长的源/漏层与从衬底1001的表面生长的源/漏层可以彼此间隔开。
接下来，可以进行替代栅工艺。
例如，如图12(a)和12(b)所示，可以在衬底1001上形成层间电介质层1029。例如，可以通过淀积氧化物，对淀积的氧化物进行平坦化处理如CMP，并回蚀平坦化后的氧化物，来形成层间电介质层1029。层间电介质层1029可以露出硬掩模层1021，但覆盖源/漏层1027。之后，可以通过选择性刻蚀，去除硬掩模层1021，以露出栅限定层1019。
为进行替代栅工艺，应该将伪栅即所有的栅限定层10071、10072、10073、1019都去除，并替换为栅堆叠。在此，考虑到最下方的栅限定层10071下方的隔离部的形成，可以先对隔离部限定层1003进行处理，具体地，替换为隔离部。为此，可以形成到隔离部限定层1003的加工通道。
例如，可以通过选择性刻蚀，使栅限定层1019的高度降低至顶面低于隔离部限定层1003的顶面，但仍然保持有一定厚度，以便随后形成的掩模层(参见图13(a)和13(b)中的1031)能遮蔽隔离部限定层1003顶面上方的所有栅限定层10071、10072、10073，同时能够将隔离部限定层1003露出。例如，可以使用ALE，以便很好地控制刻蚀深度。在此，由于刻蚀停止层1017′的存在，其他栅限定层10071、10072、10073可以不受影响。
然后，如图13(a)和13(b)所示，可以在栅限定层1019上形成掩模层例如光刻胶1031。可以通过光刻，将光刻胶1031构图为沿着纳米线/片10091、10092的延伸方向延伸的条形，并可以遮蔽纳米线/片10091、10092以及栅限定层10071、10072、10073的外表面(之间夹有刻蚀停止层1017′)。由于栅限定层1019的存在，隔离部限定层1003的一部分表面未被光刻胶1031遮蔽。之后，可以通过选择性刻蚀，依次去除栅限定层1019，去除由于栅限定层1019的去除而露出的刻蚀停止层1017′的部分，去除由于刻蚀停止层1017′的该部分的去除而露出的隔离部限定层1003。于是，在刻蚀停止层1005下方形成了空隙。由于隔离部限定层1003与上方的各纳米线/片限定层、栅限定层通过相同的硬掩模层来限定，故而隔离部限定层1003与上方的各纳米线/片限定层、栅限定层在竖直方向上对准，且因此由于隔离部限定层1003的去除而导致的空隙可以自对准于上方的各纳米线/片限定层、栅限定层。之后，可以去除光刻胶1031。
在该示例中，刻蚀停止层1005也为半导体材料且连接在相对的源/漏层之间，这会导致漏电路径。为此，如图14(a)和14(b)所示，可以通过选择性刻蚀，例如使用TMAH溶液的湿法腐蚀，在相对的源/漏层之间切断刻蚀停止层1005。可以保留刻蚀停止层1005的端部，以免影响两侧的源/漏层。另一方面，留下的刻蚀停止层1005的端部可以没有伸出到侧墙内侧，以免与侧墙内侧的栅限定层(随后被替换为栅堆叠)相接触。也即，留下的刻蚀停止层1005的内侧壁相对于侧墙的内侧壁可以凹入。由于从中部开始刻蚀，因此留下的刻蚀停止层1005的相对端部可以基本上对称。另外，在该示例中，刻蚀停止层1005和衬底1001均包括硅，于是衬底1001也可以刻蚀掉一部分(图中未示出)。于是，最下方的栅限定层10071与衬底1001之间的空隙可以增大，但仍然可以保持与上方的各纳米线/片限定层、栅限定层实质上对准。
如图15(a)和15(b)所示，可以在如此形成的空隙中填充电介质材料例如低k电介质材料，以形成隔离部1033。隔离部1033的材料可以相对于STI 1017a和层间电介质层1029具备刻蚀选择性，例如氮氧化物(例如，氮氧化硅)。例如，可以通过在衬底1001上淀积足够的氮氧化物，并回蚀如RIE所淀积的氮氧化物，来形成隔离部1033。如此形成的隔离部1033可以自对准于上方的各纳米线/片、栅限定层。
接下来，如图16(a)和16(b)所示，可以通过选择性刻蚀，去除薄的刻蚀停止层1017′，以露出栅限定层10071、10072、10073，并进一步通过选择性刻蚀，去除栅限定层10071、10072、10073。于是，在侧墙1025′内侧，STI 1017a和隔离部1033上方，形成了栅槽(对应于各栅限定层10071、10072、10073、1013原先所占据的空间)。纳米线/片10091、10092在这些栅槽中露出。由于支撑部的存在，可以抑制这些纳米线/片10091、10092在制作过程中坍塌或彼此粘接等。
如图17(a)和17(b)所示，在栅槽中，可以依次形成栅介质层1035和栅电极1037，得到最终的栅堆叠。例如，栅介质层1035可以包括高k栅介质如HfO2，厚度为约2nm-10nm；栅电极1037可以包括功函数调节层如TiN、TiAlN、TaN等以及栅导体层如W、Co、Ru等。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.3nm-2nm。
如图17(a)和17(b)所示，根据实施例的纳米线/片器件可以包括与衬底1001间隔开的纳米线/片10091、10092(数目可以更少或更多)以及围绕纳米线/片10091、10092的栅堆叠，栅堆叠包括栅介质层1035和栅电极1037。支撑部(包括支撑主体1013、保护层1011以及可选地，插塞1015)贯穿各纳米线/片10091、10092，以支撑纳米线/片10091、10092。
侧墙1025′可以形成在栅堆叠的侧壁上。侧墙1025′的内侧壁在竖直方向上可以实质上共面，从而可以提供实质上相同的栅长。另外，侧墙1025′的外侧壁在竖直方向上也可以共面，且可以与纳米线/片10091、10092的相应侧壁共面。
该纳米线/片器件还可以包括隔离部1033。如上所述，隔离部1033可以自对准于栅堆叠或者纳米线/片10091、10092，于是隔离部1033的各侧壁的至少一部分可以与上方的栅堆叠的相应侧壁在竖直方向上对准。例如，如图17(a)所示，隔离部1033在纳米线/片延伸方向(图中纸面内的水平方向)上的相对侧壁各自的至少一部分(例如，与侧墙1025′相接的部分)与相应栅堆叠的侧壁可以在竖直方向上对准。另外，如图17(b)所示，隔离部1033在栅延伸方向(图中纸面内的水平方向)上的相对侧壁各自的至少一部分与相应栅堆叠的侧壁可以在竖直方向上对准。隔离部1033各侧壁中与栅堆叠的相应侧壁不共面的部分(如果存在的话；这些部分由于工艺导致，根据工艺不同，也可能不存在)也可以与栅堆叠的相应侧壁保持实质上共形延伸。
侧墙1025′也可以形成在隔离部1033的侧壁上。隔离部1033的上部可以介于侧墙1025′的上下部分之间，但没有伸出超过侧墙1025′的外侧壁。
如上所述，隔离部1033与纳米线/片10091、10092在竖直方向上对准。另外，如图17(b)所示，隔离部1033在栅延伸方向(图中纸面内的水平方向)上的相对两侧与STI1017a相接，从而栅堆叠通过隔离部1033与STI1017a两者与衬底相隔离。
在上述实施例中，支撑部由电介质材料形成，以支撑纳米片/线。但是，本公开不限于此。
如图18(a)和18(b)所示，可以如以上结合图2(a)至2(c)以及图3所述，在纳米线/片限定层10091、10092中限定开口，并可以如以上结合图4(a)和4(b)所述，形成保护层1011。在开口中，代替如上所述填充电介质材料，可以填充导电材料。这种导电材料不仅可以如上所述支撑纳米线/片，还可以用作内栅。
为更好地向导电材料施加信号，如图19(a)和19(b)所示，可以在开口底部形成接触区1041。例如，可以形成光刻胶1039，并将其构图为露出开口。然后，可以经由开口，通过例如离子注入，在衬底1001中形成高掺杂区，构成接触区1041。之后，可以去除光刻胶1039。
如图20(a)和20(b)所示，可以通过例如竖直方向的RIE，去除开口底部的保护层1011，以便随后在开口中填充的导电材料能够与接触区1041直接接触并因此形成电连接。在去除开口底部的保护层1011时，保护层1011的其他横向延伸部分也可以被去除，从而留下其竖直延伸部分1011′。之后，可以向开口中填充导电材1043料如(掺杂的)多晶硅，并可以形成插塞1045。导电材料1043的填充与插塞1045的形成可以与以上支撑主体1013和插塞1015的形成基本上相同。导电材料1043(也可以称作支撑主体)与保护层1011′(以及可选地，插塞1045)可以一起称作支撑部。(氧化物的)保护层1011′与(多晶硅的)导电材料1043可以形成内栅。
根据另一实施例，保护层1011(1011′)可以包括高k电介质，导电材料1043可以包括金属，从而保护层1011′与导电材料1043可以形成高k金属栅堆叠，以用作内栅。
接下来的工艺可以如同上述实施例中进行，并可以得到图21所示的器件。图21所示的器件与以上结合图17(a)和17(b)所述的器件基本相同，除了支撑主体1013被替换为导电材料之外。如图21所示，可以经由接触插塞1047，通过阱区和接触区1041，向内栅施加电信号。于是，可以控制源/漏层之间的电流或动态调节器件的阈值电压。
或者，如图22所示，并非如上所述从下方向内栅施加电信号，而是在内栅上方形成直接到达内栅(具体地，导电材料1043)的接触插塞1047′。这种情况下，无需形成接触区1041。另外，在内栅上方，在接触插塞1047′与栅电极1037之间，可以设置有隔离材料1049如氧化物，以将接触插塞1047′与栅电极1037电隔离。
根据本公开实施例的纳米线/片器件可以应用于各种电子设备。例如，可以基于这样的纳米线/片器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述纳米线/片器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备或移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (22)

1.一种纳米线/片器件，包括：
衬底；
所述衬底上在第一方向上彼此相对的第一源/漏层与第二源/漏层；
与所述衬底的表面间隔开且从所述第一源/漏层延伸到所述第二源/漏层的第一纳米线/片；
在竖直方向上贯穿所述第一纳米线/片的一个或多个支撑部；以及
沿与第一方向相交的第二方向延伸以围绕所述第一纳米线/片的栅堆叠。
2.根据权利要求1所述的纳米线/片器件，还包括：
与所述衬底的表面间隔开且从所述第一源/漏层延伸到所述第二源/漏层的第二纳米线/片，其中所述第一纳米线/片和所述第二纳米线/片相对于所述衬底处于不同高度，
其中，所述支撑部在竖直方向上进一步贯穿所述第二纳米线/片，并与所述第一纳米线/片和所述第二纳米线/片在物理上相连接，以及
其中，所述栅堆叠围绕所述第二纳米线/片。
3.根据权利要求2所述的纳米线/片器件，其中，所述第一纳米线/片与所述第二纳米线/片在竖直方向上实质上对准。
4.根据权利要求1或2所述的纳米线/片器件，其中，所述支撑部的最小维度为5nm-30nm。
5.根据权利要求1或2所述的纳米线/片器件，其中，所述多个支撑部之间的间隔为5nm-20nm。
6.根据权利要求1或2所述的纳米线/片器件，其中，所述多个支撑部中至少一些支撑部在形状和/或尺寸方面不同。
7.根据权利要求1或2所述的纳米线/片器件，其中，所述多个支撑部中至少一些支撑部之间的间隔彼此不同。
8.根据权利要求1或2所述的纳米线/片器件，其中，所述支撑部包括电介质材料。
9.根据权利要求1或2所述的纳米线/片器件，其中，所述支撑部包括电介质材料与导电材料的叠层。
10.根据权利要求9所述的纳米线/片器件，还包括：
用于向所述导电材料施加电信号的接触插塞。
11.根据权利要求9或10所述的纳米线/片器件，其中，所述支撑部被配置为控制所述第一源/漏层与所述第二源/漏层之间的电流或调节所述纳米线/片器件的阈值电压。
12.一种制造纳米线/片器件的方法，包括：
在衬底上形成一个或多个栅限定层以及一个或多个纳米线/片限定层交替设置的堆叠；
将所述堆叠构图为沿第一方向延伸的线状或片状，具有在竖直方向上贯穿所述堆叠的一个或多个开口；
在所述开口中形成支撑部；
在所述衬底上形成另一栅限定层以覆盖所述堆叠；
将所述另一栅限定层构图为沿与所述第一方向相交的第二方向延伸的条形；
以条形的所述另一栅限定层为掩模，对所述堆叠构图，其中，构图后的所述纳米线/片限定层形成纳米线/片，构图后的所述栅限定层与所述另一栅限定层形成伪栅；以及
将所述伪栅替换为栅堆叠。
13.根据权利要求12所述的方法，还包括：
在所述伪栅的侧壁上形成侧墙，
其中，将所述伪栅替换为栅堆叠包括：去除所述伪栅，并在由于所述伪栅的去除而在所述侧墙内侧留下的空间中形成所述栅堆叠。
14.根据权利要求13所述的方法，还包括：
在所述衬底上形成隔离部限定层，其中，所述堆叠形成在所述隔离部限定层上，以及
其中，去除所述伪栅包括：
去除所述另一栅限定层；
经由所述侧墙内侧由于所述另一栅限定层的去除而留下的空间，去除所述隔离部限定层，并在所述堆叠下方由于所述隔离部限定层的去除而留下的空间中形成隔离部；以及
去除所述栅限定层。
15.根据权利要求12所述的方法，其中，所述开口的最小维度为5nm--30nm。
16.根据权利要求12所述的方法，其中，所述多个开口之间的间隔为5nm-20nm。
17.根据权利要求12所述的方法，其中，所述多个开口中至少一些开口在形状和/或尺寸方面不同。
18.根据权利要求12所述的方法，其中，所述多个开口中至少一些开口之间的间隔彼此不同。
19.根据权利要求12所述的方法，其中，所述支撑部包括电介质材料。
20.根据权利要求12所述的方法，其中，所述支撑部包括电介质材料与导电材料的叠层。
21.一种电子设备，包括如权利要求1至11中任一项所述的纳米线/片器件。
22.根据权利要求21所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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