CN108493249A - Soi嵌入式三栅极晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种SOI嵌入式三栅极晶体管，包括：SOI衬底，顶层硅中形成有多条由浅沟槽场氧隔离出来的硅条；在硅条的栅极形成区域中形成有栅极凹槽，金属栅极结构形成于栅极凹槽中并呈嵌入式三栅极结构，被金属栅极结构从两个侧面和底部表面覆盖的硅条组成沟道区；源区和漏区形成于金属栅极结构两侧的硅条中。本发明还公开了一种SOI嵌入式三栅极晶体管的制造方法。本发明能随器件设计目标调整信道宽度，避免现有鳍式晶体观念的3D立体结构造成的缺点，能降低寄生电容从而改善RC延迟，能增加嵌入式结构的面积并减少嵌入式结构的晶格缺陷，还能增加源漏区的接触孔的接触面积并降低接触电阻，能消除鳍体的深宽比带来的问题。

Description

SOI嵌入式三栅极晶体管及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种SOI嵌入式(Embedded)三栅极(Triple Gate)晶体管。本发明还涉及一种SOI嵌入式三栅极晶体管的制造方法。
背景技术
随半导体工艺不断发展，器件的尺寸会不断缩小，其中鳍式晶体管(FinFET)结构的金属栅极的沟道长度(Channel length)也须随之等比例缩小。在沟道长度减小时，鳍宽即鳍体宽度(Fin Width)也须要随之减少,沟道长度和鳍体宽度也即沟道宽度的比例维持在大于等于2.5，用以以克服来自于鳍体中心的亚阈值漏电流(Sub-threshold leakage)
同时,为增加鳍式晶体管电流量,鳍高(Fin height)在工艺流程中需不断加高,导致在高深宽比(aspect ratio)情况下,鳍体(Fin body)有弯曲(bending)与倒塌(collapse)缺陷产生。
如图1所示，是现有鳍式晶体管的平面图；图2是现有鳍式晶体管的剖面图，图2是沿图1的虚线AA处的剖面图；现有鳍式晶体管包括：
形成于半导体衬底如硅衬底1上的鳍体2，鳍体2的底部通过绝缘层3隔离，绝缘层3通常采用浅沟槽场氧。
在鳍体2的顶部表面和侧面覆盖有金属栅(MG)4；通常，金属栅4和鳍体2的材料之间隔离有采用高介电常数材料(HK)的栅介质层，整个栅极结构为HKMG。由图1的平面图可知，鳍体2包括多条且平行排列，金属栅4也包括多条且平行排列，各金属栅4和长度方向和鳍体2的长度方向垂直。
图1中显示了N型鳍式晶体管101和P型鳍式晶体管102。N型鳍式晶体管101的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiP外延层5。P型鳍式晶体管102的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiGe外延层6。
由图1中所示可知，被金属栅4所覆盖的鳍体2的表面用于形成沟道，沟道的长度为L，沟道的宽度为W，由图1所示可知，沟道的宽度W即为鳍体2的宽度。随着半导体工艺的发展，L需要等比例缩小；同时，W也必须等比例缩小，用以保证L/W>＝2.5。
由于嵌入式SiGe外延层6和嵌入式SiP外延层5是对鳍体2进行刻蚀后进行外延形成的，故随着W的缩小，也即鳍体2的宽度的缩小，嵌入式SiGe外延层6和嵌入式SiP外延层5的尺寸宽度势必会缩小，这会影响到嵌入式SiGe外延层6和嵌入式SiP外延层5的外延工艺，使嵌入式SiGe外延层6和嵌入式SiP外延层5的外延均匀性受到影响。
同时，由于鳍式晶体管的源区和漏区都是形成于对应的嵌入式SiGe外延层6或嵌入式SiP外延层5的表面，源区和漏区顶部的接触孔也会形成于嵌入式SiGe外延层6或嵌入式SiP外延层5的顶部，嵌入式SiGe外延层6或嵌入式SiP外延层5的宽度的缩小会减少接触孔的接触面积，这会增加接触孔的接触电阻。
另外，随着W的缩小，同时鳍体2的高度又需要增加，故鳍体2的深宽比会较大，较大的深宽比会使鳍体2容易产生弯曲或倒塌。
其次，图2所示的FinFET呈3D立体结构，这会形成较大的寄生电容(parasiticcapacitance)，较大的寄生电容往往需要后续采用复杂的RC萃取建模流程(RCextraction&model)进行处理，壁免RC延迟(delay)造成电路故障。
发明内容
本发明所要解决的技术问题是提供一种SOI嵌入式三栅极晶体管，能降低器件的寄生电容，改善器件的频率性能，方便调整信道宽度。为此，本发明还提供一种SOI嵌入式三栅极晶体管的制造方法。
为解决上述技术问题，本发明提供的SOI嵌入式三栅极晶体管包括：
由底层硅、埋氧化层和顶层硅叠加而成的SOI衬底，所述顶层硅中形成有多条由浅沟槽场氧隔离出来的硅条；所述浅沟槽场氧的底部和所述埋氧化层接触将各所述硅条横向完全隔离。
在所述硅条的栅极形成区域中形成有栅极凹槽，金属栅极结构形成于所述栅极凹槽中并呈嵌入式三栅极结构，被所述金属栅极结构从两个侧面和底部表面覆盖的所述硅条组成沟道区。
源区和漏区形成于所述金属栅极结构两侧的所述硅条中。
进一步的改进是，所述栅极凹槽的宽度采用自对准双重图形(SADP)工艺且是通过形成于所述浅沟槽场氧顶部覆盖层两侧的侧墙自对准定义。
进一步的改进是，所述源区和所述漏区的形成区域通过形成于所述栅极凹槽中的伪栅自对准定义，所述伪栅在所述源区和所述漏区形成之后去除并在所述伪栅去除之后形成所述金属栅极结构。
进一步的改进是，所述源区和所述漏区都为嵌入式结构。
进一步的改进是，所述SOI嵌入式三栅极晶体管包括N型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第一嵌入式外延层组成。
进一步的改进是，所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
进一步的改进是，所述SOI嵌入式三栅极晶体管包括P型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
进一步的改进是，所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
进一步的改进是，所述伪栅由栅氧化层和多晶硅栅叠加而成。
进一步的改进是，所述金属栅极结构为HKMG。
为解决上述技术问题，本发明提供的SOI嵌入式三栅极晶体管的制造方法包括如下步骤：
步骤一、提供由底层硅、埋氧化层和顶层硅叠加而成的SOI衬底。
步骤二、在所述顶层硅中形成浅沟槽场氧并由所述浅沟槽场氧隔离出多条硅条；所述浅沟槽场氧的底部和所述埋氧化层接触将各所述硅条横向完全隔离。
步骤三、在所述硅条的栅极形成区域中形成有栅极凹槽。
步骤四、在所述栅极凹槽中形成伪栅。
步骤五、在所述伪栅两侧的所述硅条中自对准形成源区和漏区。
步骤六、去除所述伪栅并形成金属栅结构，所述金属栅极结构形成于所述栅极凹槽中并呈嵌入式三栅极结构，被所述金属栅极结构从两个侧面和底部表面覆盖的所述硅条组成沟道区。
进一步的改进是，步骤三中所述栅极凹槽的宽度采用自对准双重图形工艺定义，包括步骤：
在所述浅沟槽场氧顶部覆盖层的两侧形成侧墙。
以所述侧墙为自对准研磨进行刻蚀形成所述栅极凹槽，所述栅极凹槽的宽度由所述侧墙自对准定义。
去除所述侧墙。
进一步的改进是，所述源区和所述漏区都为嵌入式结构，通过在所述伪栅两侧形成所述硅条被刻蚀后形成的源漏凹槽，在所述源漏凹槽中填充外延层组成所述源区和所述漏区的嵌入式结构。
进一步的改进是，所述SOI嵌入式三栅极晶体管包括N型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第一嵌入式外延层组成；所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
进一步的改进是，所述SOI嵌入式三栅极晶体管包括P型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第二嵌入式外延层组成；所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
本发明的晶体管不再采用形成于体硅顶部的具有突出结构的鳍体的晶体管，而是采用形成于SOI衬底上，金属栅极结构呈嵌入式结构的晶体管即本发明采用SOI嵌入式三栅极晶体管，本发明SOI嵌入式三栅极晶体管具有如下优点：
首先、本发明晶体管形成于SOI衬底且栅极呈嵌入式结构，能随器件设计目标调整信道宽度，避免现有鳍式晶体观念的3D立体结构造成的缺点。
其次、相对于现有3D立体结构，本发明的SOI嵌入式三栅极能降低寄生电容，改善RC延迟。
再次、本发明的源漏区中通常会采用嵌入式结构，和现有3D立体结构中源漏区的嵌入式结构的宽度会受到鳍体宽度限制的缺陷相比，本发明的源漏区的嵌入式结构不会受到金属栅极结构以及硅条的宽度的限制，从而能增加嵌入式结构的外延面积并减少嵌入式结构的晶格缺陷。
再次、嵌入式结构的面积增加还有利于源漏区顶部的接触孔的尺寸增加，从而能改善源漏区顶部的接触孔的接触性能，降低接触电阻。
再次、本发明的嵌入式三栅极的形成区域即栅极凹槽的宽度能通过侧墙自对准定义即通过自对准双重图形工艺定义实现，具有工艺流程简单和成本低的优点。
另外，本发明的栅极为嵌入式结构，不具有现有FinFET中鳍体的深宽比所带来的相关技术问题。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有鳍式晶体管的平面图；
图2是现有鳍式晶体管的剖面图；
图3是本发明实施例SOI嵌入式三栅极晶体管的平面图；
图4是本发明实施例SOI嵌入式三栅极晶体管的剖面图。
具体实施方式
如图3所示，是本发明实施例SOI嵌入式三栅极晶体管的平面图；如图4所示，是本发明实施例SOI嵌入式三栅极晶体管的剖面图且图4是沿图3中虚线BB处的剖面图，本发明实施例SOI嵌入式三栅极晶体管包括：
由底层硅201、埋氧化层202和顶层硅叠加而成的SOI衬底，所述顶层硅中形成有多条由浅沟槽场氧203隔离出来的硅条204；所述浅沟槽场氧203的底部和所述埋氧化层202接触将各所述硅条204横向完全隔离。
在所述硅条204的栅极形成区域中形成有栅极凹槽205，图3中由于栅极凹槽205被覆盖故用虚线框表示。金属栅极结构形成于所述栅极凹槽205中并呈嵌入式三栅极结构，被所述金属栅极结构从两个侧面和底部表面覆盖的所述硅条204组成沟道区。
源区和漏区形成于所述金属栅极结构两侧的所述硅条204中。
所述栅极凹槽205的宽度采用自对准双重图形(SADP)工艺且是通过形成于所述浅沟槽场氧203顶部覆盖层两侧的侧墙自对准定义。
所述源区和所述漏区的形成区域通过形成于所述栅极凹槽205中的伪栅自对准定义，所述伪栅在所述源区和所述漏区形成之后去除并在所述伪栅去除之后形成所述金属栅极结构。
所述源区和所述漏区都为嵌入式结构。
所述SOI嵌入式三栅极晶体管包括N型SOI嵌入式三栅极晶体管301，也即虚线框301所示的为一个N型SOI嵌入式三栅极晶体管的单元结构，在同一SOI衬底上集成有多个N型SOI嵌入式三栅极晶体管301。所述源区和所述漏区由第一嵌入式外延层208组成。所述第一嵌入式外延层208的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
所述SOI嵌入式三栅极晶体管包括P型SOI嵌入式三栅极晶体管302，同样虚线框302所示的为一个P型SOI嵌入式三栅极晶体管的单元结构，在同一SOI衬底上集成有多个P型SOI嵌入式三栅极晶体管302。所述源区和所述漏区由第二嵌入式外延层209组成。所述第二嵌入式外延层209的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
所述伪栅由栅氧化层和多晶硅栅叠加而成。
所述金属栅极结构为HKMG，其中HK表示包含有高介电常数材料层的栅介质层206，MG表示金属栅207。
本发明实施例的晶体管不再采用形成于体硅顶部的具有突出结构的鳍体的晶体管，而是采用形成于SOI衬底上，金属栅极结构呈嵌入式结构的晶体管即本发明实施例采用SOI嵌入式三栅极晶体管，本发明实施例SOI嵌入式三栅极晶体管具有如下优点：
首先、本发明实施例晶体管形成于SOI衬底且栅极呈嵌入式结构，能随器件设计目标调整信道宽度，避免现有鳍式晶体观念的3D立体结构造成的缺点。
其次、相对于现有3D立体结构，本发明实施例的SOI嵌入式三栅极能降低寄生电容，改善RC延迟。
再次、本发明实施例的源漏区中通常会采用嵌入式结构，和现有3D立体结构中源漏区的嵌入式结构的宽度会受到鳍体宽度限制的缺陷相比，本发明实施例的源漏区的嵌入式结构不会受到金属栅极结构以及硅条204的宽度的限制，从而能增加嵌入式结构的外延面积并减少嵌入式结构的晶格缺陷。
再次、嵌入式结构的面积增加还有利于源漏区顶部的接触孔的尺寸增加，从而能改善源漏区顶部的接触孔的接触性能，降低接触电阻。
再次、本发明实施例的嵌入式三栅极的形成区域即栅极凹槽205的宽度能通过侧墙自对准定义即通过自对准双重图形工艺定义实现，具有工艺流程简单和成本低的优点。
另外，本发明实施例的栅极为嵌入式结构，不具有现有FinFET中鳍体的深宽比所带来的相关技术问题。
本发明实施例SOI嵌入式三栅极晶体管的制造方法包括如下步骤：
步骤一、提供由底层硅201、埋氧化层202和顶层硅叠加而成的SOI衬底。
步骤二、在所述顶层硅中形成浅沟槽场氧203并由所述浅沟槽场氧203隔离出多条硅条204；所述浅沟槽场氧203的底部和所述埋氧化层202接触将各所述硅条204横向完全隔离。
步骤三、在所述硅条204的栅极形成区域中形成有栅极凹槽205。
本发明实施例方法中，所述栅极凹槽205的宽度采用自对准双重图形工艺定义，包括步骤：
在所述浅沟槽场氧203顶部覆盖层的两侧形成侧墙。
以所述侧墙为自对准研磨进行刻蚀形成所述栅极凹槽205，所述栅极凹槽205的宽度由所述侧墙自对准定义。
去除所述侧墙。
步骤四、在所述栅极凹槽205中形成伪栅。
步骤五、在所述伪栅两侧的所述硅条204中自对准形成源区和漏区。
所述源区和所述漏区都为嵌入式结构，通过在所述伪栅两侧形成所述硅条204被刻蚀后形成的源漏凹槽，在所述源漏凹槽中填充外延层组成所述源区和所述漏区的嵌入式结构。
所述SOI嵌入式三栅极晶体管包括N型SOI嵌入式三栅极晶体管301，所述源区和所述漏区由第一嵌入式外延层208组成；所述第一嵌入式外延层208的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
所述SOI嵌入式三栅极晶体管包括P型SOI嵌入式三栅极晶体管302，所述源区和所述漏区由第二嵌入式外延层209组成；所述第二嵌入式外延层209的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
步骤六、去除所述伪栅并形成金属栅结构，所述金属栅极结构形成于所述栅极凹槽205中并呈嵌入式三栅极结构，被所述金属栅极结构从两个侧面和底部表面覆盖的所述硅条204组成沟道区。所述金属栅极结构为HKMG，其中HK表示包含有高介电常数材料层的栅介质层206，MG表示金属栅207。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种SOI嵌入式三栅极晶体管，其特征在于，包括：
由底层硅、埋氧化层和顶层硅叠加而成的SOI衬底，所述顶层硅中形成有多条由浅沟槽场氧隔离出来的硅条；所述浅沟槽场氧的底部和所述埋氧化层接触将各所述硅条横向完全隔离；
在所述硅条的栅极形成区域中形成有栅极凹槽，金属栅极结构形成于所述栅极凹槽中并呈嵌入式三栅极结构，被所述金属栅极结构从两个侧面和底部表面覆盖的所述硅条组成沟道区；
源区和漏区形成于所述金属栅极结构两侧的所述硅条中。
2.如权利要求1所述的SOI嵌入式三栅极晶体管，其特征在于：所述栅极凹槽的宽度采用自对准双重图形工艺且是通过形成于所述浅沟槽场氧顶部覆盖层两侧的侧墙自对准定义。
3.如权利要求1所述的SOI嵌入式三栅极晶体管，其特征在于：所述源区和所述漏区的形成区域通过形成于所述栅极凹槽中的伪栅自对准定义，所述伪栅在所述源区和所述漏区形成之后去除并在所述伪栅去除之后形成所述金属栅极结构。
4.如权利要求1所述的SOI嵌入式三栅极晶体管，其特征在于：所述源区和所述漏区都为嵌入式结构。
5.如权利要求4所述的SOI嵌入式三栅极晶体管，其特征在于：所述SOI嵌入式三栅极晶体管包括N型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第一嵌入式外延层组成。
6.如权利要求5所述的SOI嵌入式三栅极晶体管，其特征在于：所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
7.如权利要求4所述的SOI嵌入式三栅极晶体管，其特征在于：所述SOI嵌入式三栅极晶体管包括P型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
8.如权利要求7所述的SOI嵌入式三栅极晶体管，其特征在于：所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
9.如权利要求3所述的SOI嵌入式三栅极晶体管，其特征在于：所述伪栅由栅氧化层和多晶硅栅叠加而成。
10.如权利要求1所述的SOI嵌入式三栅极晶体管，其特征在于：所述金属栅极结构为HKMG。
11.一种SOI嵌入式三栅极晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、提供由底层硅、埋氧化层和顶层硅叠加而成的SOI衬底；
步骤二、在所述顶层硅中形成浅沟槽场氧并由所述浅沟槽场氧隔离出多条硅条；所述浅沟槽场氧的底部和所述埋氧化层接触将各所述硅条横向完全隔离；
步骤三、在所述硅条的栅极形成区域中形成有栅极凹槽；
步骤四、在所述栅极凹槽中形成伪栅；
步骤五、在所述伪栅两侧的所述硅条中自对准形成源区和漏区；
步骤六、去除所述伪栅并形成金属栅结构，所述金属栅极结构形成于所述栅极凹槽中并呈嵌入式三栅极结构，被所述金属栅极结构从两个侧面和底部表面覆盖的所述硅条组成沟道区。
12.如权利要求11所述的SOI嵌入式三栅极晶体管的制造方法，其特征在于：步骤三中所述栅极凹槽的宽度采用自对准双重图形工艺定义，包括步骤：
在所述浅沟槽场氧顶部覆盖层的两侧形成侧墙；
以所述侧墙为自对准研磨进行刻蚀形成所述栅极凹槽，所述栅极凹槽的宽度由所述侧墙自对准定义；
去除所述侧墙。
13.如权利要求11所述的SOI嵌入式三栅极晶体管的制造方法，其特征在于：所述源区和所述漏区都为嵌入式结构，通过在所述伪栅两侧形成所述硅条被刻蚀后形成的源漏凹槽，在所述源漏凹槽中填充外延层组成所述源区和所述漏区的嵌入式结构。
14.如权利要求13所述的SOI嵌入式三栅极晶体管的制造方法，其特征在于：所述SOI嵌入式三栅极晶体管包括N型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第一嵌入式外延层组成；所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
15.如权利要求13所述的SOI嵌入式三栅极晶体管的制造方法，其特征在于：所述SOI嵌入式三栅极晶体管包括P型SOI嵌入式三栅极晶体管，所述源区和所述漏区由第二嵌入式外延层组成；所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
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