CN104009086A - 具有压缩性应变沟道区域的半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种具有压缩性应变沟道区域的半导体器件及其制作方法，利用了包括第一半导体材料的核心和第二半导体材料的外延覆盖层的三维沟道区域。第一和第二半导体材料分别具有不同晶格常数，由此在外延覆盖层中产生应变。器件由后栅极工艺形成，使得仅在已经执行了高温处理之后沉积第二半导体材料。因此，晶格应变基本上未被弛豫，并且并未损害晶格应变沟道区域的改进的性能益处。
Description
技术领域
本发明涉及一种半导体器件及其制作方法，并且更具体地涉及其中晶体管沟道区域被压缩性应变这样的器件和方法。
背景技术
因为晶体管的栅极长度随着半导体器件的连续几代持续减小，已经需要新的晶体管配置以抵消将另外将随着缩减栅极长度而发生的衰减的响应。一种这样的设计配置广泛地称作FinFET或三栅极晶体管，其中每个晶体管的源极、漏极和沟道区域相对于半导体衬底被抬升。抬升的部分具有脊或鳍的形状，并且可以与下层衬底一体地形成或者可以在SOI类型器件的情形中形成在绝缘层上。栅极围绕鳍的三个突出侧部，并且因此通过不仅接触鳍的顶部部分也接触其侧壁的栅极而增大了可用的沟道面积。
之前的用于FinFET的设计也已经利用了应变晶格配置，例如通过采用硅锗外延层替换所有或一部分硅鳍。SiGe相对于硅的更大的晶格常数使得在硅上外延形成的SiGe层具有压缩性应变，这增强了沟道区域中的空穴迁移率并且因此增强了pFET相对于未应变Si沟道的驱动电流。参见Smith等人在2009年IEDM会议论文集上第309至312页的文章“Dual Channel FinFETs as a Single High-k/MetalGate Solution Beyond22nm Node”。
然而，之前的设计努力很可能无法满足半导体器件未来几代关于最小化截止电流而同时最大化导通电流以及开关速度的需求，特别是随着栅极长度减小至14nm及以下。
发明内容
因此，在一个方面，本发明涉及一种半导体器件，包括三维沟道区域，该三维沟道区域包括第一半导体材料的核心以及第二半导体材料的外延覆盖层。第一和第二半导体材料分别具有不同的晶格常数，由此在外延覆盖层中产生应变。源极区域与三维沟道区域的一端相邻定位，并且漏极区域与三维沟道区域的相对端相邻定位。栅极电极叠置在三维沟道区域上。第二半导体材料仅存在于栅极电极下面的区域中。
在根据本发明的半导体器件的优选实施例中，核心和外延覆盖层中的每个相对于下层衬底向上突出。
在根据本发明的半导体器件的优选实施例中，核心与第一半导体材料的下层衬底一体形成。
在根据本发明的半导体器件的优选实施例中，核心形成在绝缘体上半导体（SOI）衬底的绝缘层上。
在根据本发明的半导体器件的优选实施例中，三维沟道区域、源极区域、漏极区域和栅极电极中的每个通过绝缘层与下层衬底分离，由此形成与下层衬底完全隔离的晶体管。
在根据本发明的半导体器件的优选实施例中，第二半导体材料具有比第一半导体材料更大的晶格常数，由此在外延覆盖层中产生压缩性应变。
在根据本发明的半导体器件的优选实施例中，第一半导体材料包括硅，并且第二半导体材料包括硅和锗。
在根据本发明的半导体器件的优选实施例中，第二半导体材料具有比第一半导体材料更小的晶格常数，由此在外延覆盖层中产生拉伸性应变。
在根据本发明的半导体器件的优选实施例中，第一半导体材料包括硅和锗，并且第二半导体材料包括硅。
在另一方面，本发明涉及一种半导体器件，包括三维沟道区域，该三维沟道区域包括第一半导体材料的核心以及第二半导体材料的外延覆盖层。第一和第二半导体材料分别具有不同的晶格常数，由此在外延覆盖层中产生应变。源极区域与三维沟道区域的一端相邻定位，并且漏极区域与三维沟道区域的相对端相邻定位。栅极电极叠置在三维沟道区域上。中空的三维栅极电介质层定位在栅极电极与三维沟道区域之间。
在根据本发明的半导体器件的优选实施例中，核心和外延覆盖层中的每个相对于下层衬底向上突出。
在根据本发明的半导体器件的优选实施例中，核心与第一半导体材料的下层衬底一体形成。
在根据本发明的半导体器件的优选实施例中，核心形成在绝缘体上半导体（SOI）衬底的绝缘层上。
在根据本发明的半导体器件的优选实施例中，三维沟道区域、源极区域、漏极区域和栅极电极的每个通过绝缘层与下层衬底分离，由此形成与下层衬底完全隔离的晶体管。
在根据本发明的半导体器件的优选实施例中，第二半导体材料具有比第一半导体材料更大的晶格常数，由此在外延覆盖层中产生压缩性应变。
在根据本发明的半导体器件的优选实施例中，第一半导体材料包括硅，并且第二半导体材料包括硅和锗。
在根据本发明的半导体器件的优选实施例中，第二半导体材料具有比第一半导体材料更小的晶格常数，由此在外延覆盖层中产生拉伸性应变。
在根据本发明的半导体器件的优选实施例中，第一半导体材料包括硅和锗，并且第二半导体材料包括硅。
在根据本发明的半导体器件的优选实施例中，中空的三维栅极电介质层在栅极电极与成对的侧壁间隔中的每个侧壁间隔物之间从三维沟道区域向上延伸。
在根据本发明的半导体器件的优选实施例中，三维沟道区域被重复为一系列沟道区域，并且其中栅极电极位于在该系列内的多个沟道区域之上。
在根据本发明的半导体器件的优选实施例中，中空的三维栅极电介质层在该系列内的相邻沟道区域之间向下延伸。
在又一方面中，本发明涉及一种制作半导体器件的方法，包括：从中间晶体管结构去除虚设栅极，该中间晶体管结构在虚设栅极下面的第一半导体材料的三维沟道区域；在三维沟道区域的通过去除虚设栅极而暴露的部分上形成第二半导体材料的外延覆盖层；以及形成接触第二半导体材料的覆盖层的栅极结构。
在根据本发明的方法的优选实施例中，三维沟道区域相对于下层衬底向上突出。
在根据本发明的方法的优选实施例中，三维沟道区域与第一半导体材料的下层衬底一体形成。
在根据本发明的方法的优选实施例中，在绝缘体上半导体（SOI）衬底的绝缘层上形成三维沟道区域。
在根据本发明的方法的优选实施例中，方法附加地包括：在可以在基本上不蚀刻第一半导体材料的条件下蚀刻的半导体材料的牺牲层上形成三维沟道区域，在三维沟道区域上形成虚设栅极，去除牺牲层以产生在三维沟道区域下面的空隙，并且在去除虚设栅极之前采用电介质材料填充空隙。
在根据本发明的方法的优选实施例中，三维沟道区域、源极区域、漏极区域和栅极电极中的每个通过绝缘层与下层衬底分离，由此形成与下层衬底完全隔离的晶体管。
在根据本发明的方法的优选实施例中，第二半导体材料具有比第一半导体材料更大的晶格常数，由此在外延覆盖层中产生压缩性应变。
在根据本发明的方法的优选实施例中，第一半导体材料包括硅，并且第二半导体材料包括硅和锗。
在根据本发明的方法的优选实施例中，第二半导体材料具有比第一半导体材料更小的晶格常数，由此在外延覆盖层中产生拉伸性应变。
在根据本发明的方法的优选实施例中，第一半导体材料包括硅和锗，并且第二半导体材料包括硅。
附图说明
在阅读参考附图给出的本发明优选实施例的详细描述之后本发明的其它目的、特征和优点将变得更加明显，其中：
图1是根据本发明的方法和器件的第一实施例的FinFET的平面图；
图2a是沿着图1的线II－II的截面图；
图2b是类似图2a的截面图的截面图，示出了针对SOI衬底的对应结构；
图3a是沿着图1的线III－III的截面图；
图3b是类似图3a的截面图的截面图，示出了针对SOI衬底的对应结构；
图4是根据本发明的方法和器件的另一实施例的FinFET的平面图；
图5是沿着图4的线V-V的截面图；
图6是沿着图4的线VI－VI的截面图；
图7是在制作图1、图2a和图3a的器件的制造工艺中的中间结构的平面图；
图8是沿着图7的线VIII－VIII的截面图；
图9沿着图7的线IX－IX的截面图；
图10是沿着图7的线X－X的截面图；
图11是制作图1、图2a和图3的器件的制造工艺的后续状态中的中间结构的平面图；
图12是沿着图11的线XII－XII的截面图；
图13沿着图11的线XIII－XIII的截面图；
图14是制作图1、图2a和图3的器件的制造工艺的后续状态中的中间结构的平面图；
图15是沿着图14的线XV－XV的截面图；
图16是沿着图14的线XVI－XVI的截面图；
图17是制作图1、图2a和图3a的器件的制造工艺的后续状态中的中间结构的平面图；
图18是沿着图17的线XVIII－XVIII的截面图；
图19是沿着图17的线XIX－XIX的截面图；
图20是制作图1、图2a和图3a的器件的制造工艺的后续状态中的中间结构的平面图；
图21是沿着图20的线XXI－XXI的截面图；
图22是沿着图20的线XXII－XXII的截面图；
图23是制作图1、图2a和图3a的器件的制造工艺的后续状态中的中间结构的平面图；
图24是沿着图23的线XXIV－XXIV的截面图；
图25是沿着图23的线XXV－XXV的截面图；
图26是在制作图4至图6的器件的制造工艺中的中间结构的平面图；
图27是沿着图26的线XXVII－XXVII的截面图；
图28是沿着图26的线XXVIII－XXVIII的截面图；
图29是制作图4至图6的器件的制造工艺的后续状态中的中间结构的平面图；
图30是沿着图29的线XXX－XXX的截面图；
图31是沿着图29的线XXXI－XXXI的截面图；
图32是制作图4至图6的器件的制造工艺的后续状态中的中间结构的平面图；
图33是沿着图32的线XXXIII－XXXIII的截面图；
图34是沿着图32的线XXXIV－XXXIV的截面图；
图35是沿着图32的线XXXV－XXXV的截面图；
图36是制作图4至图6的器件的制造工艺的后续状态中的中间结构的平面图；
图37是沿着图36的线XXXVII－XXXVII的截面图；
图38是沿着图36的线XXXVIII－XXXVIII的截面图；
图39是沿着图36的线XXXIX－XXXIX的截面图；
图40是制作图4至图6的器件的制造工艺的后续状态中的中间结构的平面图；
图41是沿着图40的线XLI－XLI的截面图；
图42是沿着图40的线XLII－XLII的截面图；
图43是沿着图40的线XLIII－XLIII的截面图；
图44是制作图4至图6的制造工艺的后续状态中的中间结构的平面图；
图45是沿着图44的线XLV－XLV的截面图；
图46是沿着图44的线XLVI－XLVI的截面图；
图47是沿着图44的线XLVII－XLVII的截面图；
图48是制作图4至图6的制造工艺的后续状态中的中间结构的平面图；
图49是沿着图48的线XLIX－XLIX的截面图；
图50是沿着图48的线L－L的截面图；
图51是沿着图48的线LI－LI的截面图；
图52是制作图4至图6的器件的制造工艺的后续状态中的中间结构的平面图；
图53是沿着图52的线XLIX－XLIX的截面图；
图54是沿着图52的线L－L的截面图；
图55是沿着图52的线LI－LI的截面图；
图56是制作图4至图6的器件的制造工艺的后续状态中的中间结构的平面图；
图57是沿着图56的线LVII－LVII的截面图；
图58是沿着图56的线LVIII－LVIII的截面图；
图59是制作图4至图6的器件的制造工艺的后续状态中的中间结构的平面图；
图60是沿着图59的线LX－LX的截面图；
图61是沿着图59的线LXI－LXI的截面图；
图62示意性描绘了从使用根据本发明的实施例的半导体器件带来的操作优点；
图63示意性地描绘了从使用传统半导体器件带来的操作优点的对应的缺失；
图64示意性地描绘了根据本发明实施例的半导体器件的能带分布；
图65示意性地描绘了与图1、图2a和图3a相关联的使用现象；以及
图66示意性地描绘了与图4至图6的实施例相关联的使用现象。
具体实施方式
在图1、图2a和图3a中，本发明的第一实施例是FinFET，其中一系列硅鳍24已经与下层体硅衬底10一体地形成。栅极22如图1所示跨多个晶体管延伸，并且包覆有栅极电介质薄膜20。每个晶体管的源极和漏极区域分别标注为12和14。
栅极电介质薄膜20位于栅极22与侧壁间隔物18之间，如图2所示，并且也位于栅极电极22与沟道区域26以及电介质质16之间，如图2和图3所示。栅极电介质薄膜20因此具有中空的三维结构。
Si鳍24的上部部分包覆有外延硅锗层26，如图2和图3所示。因为SiGe具有比Si更大的晶格常数，所以所示FinFET的沟道区域将被压缩性应变。尽管对于根据本发明的器件而言优选压缩性应变，但是在本发明的范围内也提供用于核心和鳍的包覆层的材料，以使得包覆材料具有比核心更小的晶格常数，这导致针对沟道区域的拉伸性应变。
SiGe外延层被限制在位于栅极电极22下方的区域，由此意味着包括栅极电极22自身以及围绕的栅极电介质薄膜20的区域。
在图2b和图3b中，示出了类似于之前附图的结构，然而，包括绝缘层11的绝缘体上硅或SOI衬底已经替代了体衬底。
在图4至图6中，本发明的另一实施例是FinFET，其中一系列硅鳍44通过重新填充的电介质层48而与下层体硅衬底30分离。该实施例的器件是悬空硅（silicon-on-nothing）或SON类型，如下文中将描述的那样。栅极42如图4所示跨多个晶体管延伸，并且包覆有栅极电介质薄膜40。每个晶体管的源极和漏极区域分别标注为32和34。
栅极电介质薄膜40位于栅极42与侧壁间隔物38之间，如图5所示，并且也位于栅极电极42与沟道区域46以及电介质36之间，如图5和图6所示。栅极电介质薄膜40因此具有中空的三维结构。
Si鳍44包覆有外延硅锗层46，如图5和图6所示。再次，因为SiGe具有比Si更大的晶格常数，所以所示FinFET的沟道区域将被压缩性应变。然而，同样也在本发明的范围内提供用于核心和鳍的包覆层的材料，以使得包覆材料具有比核心更小的晶格常数，这导致沟道区域拉伸性应变。
SiGe外延层46再次被限制在栅极电极42下方的区域，由此意味着包括栅极电极42自身以及围绕的栅极电介质薄膜40的区域。
在以上两个实施例中，如已知的，需要压缩性应变，因为这提高了沟道区域中空穴迁移率。然而，在利用应变沟道以用于提高的空穴迁移率的传统器件中，通过在产生应变之后发生的高温处理基本上弛豫了晶格应变。本发明的器件和方法避免了该缺点，这将从对于如上所述实施例的优选制造技术的以下阐释得到更好理解。
如图7至图10所示，通过后栅极（gate-last）工艺有利地制作了如图1、图2a和图3a所述的器件，其中虚设FinFET被制作为具有初始地仅为Si的鳍24，并且具有代替尚未形成的真实栅极的虚设栅极62。虚设栅极62可以例如是多晶硅，并且侧壁间隔物18可以例如是氮化硅，尽管根据本领域技术人员的认知可以选择其它材料。
图7至图10所示的工艺阶段将通常也包括形成层间电介质层以覆盖源极和漏极区域，随后对其平坦化，尽管为了便于理解在附图中未示出。
尽管该讨论着眼于对根据图1、图2a和图3a的器件的制造上，但是应该知晓的是可以以相同方式制作如图2b和图3b所示的在SOI衬底上形成的对应器件，除了体硅衬底由SOI衬底替代之外。
接着，如图11至图13所示，通过诸如湿法蚀刻之类的常规技术去除虚设栅极62，由此暴露了在侧壁间隔物18之间的硅鳍24。如图13可见，连续的鳍24由电介质层16相互分离，然而层16并不向上延伸至鳍24的整个高度。
图11至图13中所示结构随后经受进一步蚀刻（例如RIE）以稍微凹进鳍24。因此，如图14和图16所示，鳍24在垂直于源极－漏极方向的水平方向上变得更窄，并且因此变得更短，如图15所示。尽管对鳍的凹进是优选的，但是这并非必须的并且可以省略。也应该注意的是该凹进可以额外地去除了鳍结构的在侧壁18下面的部分。
随后，如图17至图19所示，在鳍24上形成硅锗的外延层26。因为之前通过后栅极工艺形成的侧壁18用作掩模，所以仅在最终将被栅极电介质层和栅极自身覆盖的区域中形成SiGe薄膜26。此外，如果已经如根据图14至图16所描述的那样凹进了鳍24，则SiGe薄膜26也可以稍微地在侧壁18下面延伸。在形成SiGe薄膜26中，形成条件优选地被选择为使得薄膜将具有至少20％的Ge含量。
接着，如图20至图22所示，形成栅极电介质层20以便对将由栅极填充的空间加衬。侧壁18再次用作用于沉积优选为高k材料的栅极电介质层20的掩模。如图20至图22可见，栅极电介质层20沿着侧壁18从鳍24向上延伸，并且在相邻鳍之间向下延伸（图22）。栅极电介质层20因此作为使用后栅极工艺的结果而具有中空的三维形状。
随后形成栅极22，如图23至图25所示。
如上所述，SiGe本征地具有比Si更大的晶格常数；然而，对于SiGe外延层，晶格跟随模板Si（template Si）的晶格常数。因此，在Si鳍24上的该SiGe层26被压缩性应变。压缩性应变的SiGe沟道中的空穴迁移率已知比中性Si的空穴迁移率中要更高。然而，在常规器件中，SiGe沟道中的应变在高温处理期间被弛豫，使得空穴迁移率益处大大减小或者完全损失。
相反地，在如上所述器件和方法中，在形成SiGe外延层之前进行高温处理（诸如隔离电介质硬化退火以及源极/漏极激活退火），并且因此保持了在SiGe沟道中有利的压缩性应变。
用于制造如图4至图6所述器件的方法如图26至图28所示从衬底开始，衬底包括通过在后续处理期间将去除的SiGe的牺牲层33与上部薄硅层35分离的体硅衬底30。
如图29至图31所示，类似于之前实施例所描述的那样形成虚设FinFET，例如多晶硅的虚设栅极82形成在侧壁间隔物38之间。在这些实施例中，鳍结构44通过牺牲SiGe层33与体Si衬底30完全隔离。这些完全隔离的鳍40可以基于对牺牲SiGe层33的选择性蚀刻而通过已知的“悬空硅”（SON）工艺形成，例如Jurczak等人在IEEE Trans.Elec.Dev，第47卷第11期（2000年11月）的文章“Silicon-on-Nothing(SON)-an Innovative Process for Advanced CMOS”所描述的那样。
特别地，在体Si衬底30上顺序地生长SiGe层33和Si层35，以产生如图26至图28所示的结构，随后形成如图29至图31所示的Si/SiGe/Si堆叠的鳍结构30、33、44。在形成虚设栅极82之后，通过选择性蚀刻（例如HCl气体蚀刻）去除牺牲SiGe层33，以产生如图32至图35所示的结构。尽管在该阶段的鳍44缺乏在底下的支撑，但是它们仍然通过虚设栅极82和侧壁间隔物38从上方得到支撑，如图33和图34所示。鳍44下面的空隙用于将它们与体Si衬底30完全隔离。
接着，采用电介质质48重新填充这些空隙，如图36至图39所示。随后，在如图40至图43所示形成了源极和漏极区域32、34之后，如图44至图47所示去除虚设栅极82，类似于根据之前实施例所描述的工艺。图48至图51示出了对Si鳍44的可选的凹进工艺，也如同根据之前实施例所描述的那样。
随后形成应变的SiGe沟道46，如图52至图55所示以及如同根据之前实施例所描述的那样。接着，沉积优选为高k材料的层40作为栅极电介质层，如图56至图58所示以及如同根据之前实施例所描述的那样。最后，沉积并且平坦化真实器件栅极62，如图59至图61所示以及如同根据之前实施例所描述的那样。
通过使用其中窄鳍本体的两个侧部均由栅极电极覆盖的鳍结
构，通过栅极电极良好地控制了鳍本体中的电势分布。因此，与平面器件相比可以抑制截止状态的泄漏电流。此外，在根据本发明的某些优选实施例的器件中，鳍本体具有Si核心和SiGe包覆层。如图62至图64所示，在Si核心24与SiGe包覆层26之间存在价带能量偏移（图64），使得导通状态的性能由包覆区域确定而截止状态的泄漏电流由核心区域确定。因为这种价带偏移，核心区域中空穴总量低于整体由SiGe制成的鳍（图62和图63），并且因此可以抑制截止状态泄漏电流。
如果Ge扩散进入核心区域，则压缩性应变变弱，并且同时包覆层和核心之间的能带价带变小。该现象导致截止状态泄漏抑制的损失。然而，在本发明的优选实施例中，在SiGe沟道形成之前执行高温处理，并且因此保持了相对陡峭的Ge分布，以及使Ge向Si核心中的扩散最小化。
此外，如图65所示，当直接在体Si衬底上形成FinFET时，存在数个截止状态泄漏电流路径，如图65中实线箭头所示。特别地，在鳍区域下面存在源极/漏极穿通电流，以及存在漏极/衬底结泄漏电流。
相反地，悬空硅（SON）工艺提供了鳍结构与衬底的完全隔离。如图66所示，完全消除了这些泄漏路径，并且可以大大减小截止状态泄漏电流。然而，因为通过在Si鳍下方选择性蚀刻牺牲SiGe层33来实现鳍结构与衬底的完全隔离，如果在SiGe牺牲薄膜33选择性蚀刻步骤之前在鳍结构上形成SiGe沟道46，则也将蚀刻SiGe沟道区域46。
因此鳍结构的完全隔离和应变SiGe沟道的使用在体Si衬底上不兼容。然而，在本发明的优选实施例中，仅在已经完全隔离了鳍之后形成SiGe沟道。因此，可以同时在体Si衬底上通过压缩性应变SiGe沟道来实现高pFET性能以及通过完全隔离鳍来实现低泄漏电流。
尽管已经结合各个优选实施例描述了本发明，但是应该理解的是这些实施例仅提供以说明本发明，并且不应用作托词以限制由所附权利要求的真实范围和精神所授予的保护范围。
Claims (31)
1.一种半导体器件，包括：
三维沟道区域，包括第一半导体材料的核心和第二半导体材料的外延覆盖层，其中所述第一半导体材料和所述第二半导体材料分别具有不同的晶格常数，由此在所述外延覆盖层中产生应变；
与所述三维沟道区域的一端相邻定位的源极区域，以及与所述三维沟道区域的相对端相邻定位的漏极区域；以及
栅极电极，叠置在所述三维沟道区域上；
其中所述第二半导体材料仅存在于所述栅极电极下面的区域中。
2.根据权利要求1所述的半导体器件，其中，所述核心和所述外延覆盖层中的每个相对于下层衬底向上突出。
3.根据权利要求1所述的半导体器件，其中，所述核心与所述第一半导体材料的下层衬底一体形成。
4.根据权利要求1所述的半导体器件，其中，所述核心形成在绝缘体上半导体（SOI）衬底的绝缘层上。
5.根据权利要求1所述的半导体器件，其中，所述三维沟道区域、所述源极区域、所述漏极区域和所述栅极电极中的每个通过所述绝缘层与下层衬底分离，由此形成与所述下层衬底完全隔离的晶体管。
6.根据权利要求1所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更大的晶格常数，由此在所述外延覆盖层中产生压缩性应变。
7.根据权利要求6所述的半导体器件，其中，所述第一半导体材料包括硅，并且所述第二半导体材料包括硅和锗。
8.根据权利要求1所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更小的晶格常数，由此在所述外延覆盖层中产生拉伸性应变。
9.根据权利要求8所述的半导体器件，其中，所述第一半导体材料包括硅和锗，并且其中所述第二半导体材料包括硅。
10.一种半导体器件，包括：
三维沟道区域，包括第一半导体材料的核心和第二半导体材料的外延覆盖层，其中所述第一半导体材料和所述第二半导体材料分别具有不同的晶格常数，由此在所述外延覆盖层中产生应变；
与所述三维沟道区域的一端相邻定位的源极区域，以及与所述三维沟道区域的相对端相邻定位的漏极区域；
栅极电极，叠置在所述三维沟道区域上；以及
中空的三维栅极电介质层，在所述栅极电极与所述三维沟道区域之间。
11.根据权利要求10所述的半导体器件，其中，所述核心和所述外延覆盖层中的每个相对于下层衬底向上突出。
12.根据权利要求10所述的半导体器件，其中，所述核心与所述第一半导体材料的下层衬底一体形成。
13.根据权利要求10所述的半导体器件，其中，所述核心形成在绝缘体上半导体（SOI）衬底的绝缘层上。
14.根据权利要求10所述的半导体器件，其中，所述三维沟道区域、所述源极区域、所述漏极区域和所述栅极电极中的每个通过所述绝缘层与下层衬底分离，由此形成与所述下层衬底完全隔离的晶体管。
15.根据权利要求10所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更大的晶格常数，由此在所述外延覆盖层中产生压缩性应变。
16.根据权利要求15所述的半导体器件，其中，所述第一半导体材料包括硅，并且所述第二半导体材料包括硅和锗。
17.根据权利要求10所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更小的晶格常数，由此在所述外延覆盖层中产生拉伸性应变。
18.根据权利要求17所述的半导体器件，其中，所述第一半导体材料包括硅和锗，并且其中所述第二半导体材料包括硅。
19.根据权利要求10所述的半导体器件，其中，所述中空的三维栅极电介质层在所述栅极电极与成对的侧壁间隔物中的每个侧壁间隔物之间从所述三维沟道区域向上延伸。
20.根据权利要求10所述的半导体器件，其中，所述三维沟道区域被重复为一系列所述沟道区域，并且其中所述栅极电极位于所述系列内的多个沟道区域之上。
21.根据权利要求20所述的半导体器件，其中，所述中空的三维栅极电介质层在所述系列内的相邻沟道区域之间向下延伸。
22.一种制作半导体器件的方法，包括：
从中间晶体管结构去除虚设栅极，所述中间晶体管结构包括在所述虚设栅极下面的第一半导体材料的三维沟道区域；
在所述三维沟道区域的通过去除所述虚设栅极而暴露的部分上形成第二半导体材料的外延覆盖层；以及
形成接触所述第二半导体材料的所述覆盖层的栅极结构。
23.根据权利要求22所述的方法，其中，所述三维沟道区域相对于下层衬底向上突出。
24.根据权利要求22所述的方法，其中，所述三维沟道区域与所述第一半导体材料的下层衬底一体形成。
25.根据权利要求22所述的方法，其中，在绝缘体上半导体（SOI）衬底的绝缘层上形成所述三维沟道区域。
26.根据权利要求22所述的方法，进一步包括：
在可以在基本上不蚀刻所述第一半导体材料的条件下蚀刻的半导体材料的牺牲层上形成所述三维沟道区域；
在所述三维沟道区域上形成所述虚设栅极；
去除所述牺牲层以产生在所述三维沟道区域下方的空隙；以及
在去除所述虚设栅极之前采用电介质材料填充所述空隙。
27.根据权利要求26所述的方法，其中，所述三维沟道区域、源极区域、漏极区域和所述栅极电极中的每个通过所述绝缘层与下层衬底分离，由此形成与所述下层衬底完全隔离的晶体管。
28.根据权利要求22所述的方法，其中，所述第二半导体材料具有比所述第一半导体材料更大的晶格常数，由此在所述外延覆盖层中产生压缩性应变。
29.根据权利要求28所述的方法，其中，所述第一半导体材料包括硅，并且所述第二半导体材料包括硅和锗。
30.根据权利要求22所述的方法件，其中，所述第二半导体材料具有比所述第一半导体材料更小的晶格常数，由此在所述外延覆盖层中产生拉伸性应变。
31.根据权利要求30所述的方法，其中，所述第一半导体材料包括硅和锗，并且其中所述第二半导体材料包括硅。
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