CN102347235A - 应变半导体沟道形成方法和半导体器件 - Google Patents

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Abstract

本发明提出了一种应变半导体沟道形成方法，包括以下步骤：在半导体衬底上形成SiGe弛豫层；在所述SiGe弛豫层上形成电介质层，在所述电介质层上形成替代栅，所述电介质层和所述替代栅构成了替代栅结构；沉积层间介电层，对所述层间介电层进行平坦化处理，以暴露出所述替代栅；刻蚀去除所述替代栅和所述电介质层，以形成开口；在所述开口中执行选择性半导体外延生长，形成半导体外延层；沉积高K介电层和金属层；以及对所沉积的金属层和高K介电层执行平坦化处理，去除覆盖在所述层间介电层上的高K介电层和金属层，形成金属栅。本发明还提出了一种通过上述工艺制造的半导体器件。

Description

应变半导体沟道形成方法和半导体器件
技术领域
本发明涉及半导体领域，尤其涉及半导体器件及其制造方法，更具体地，涉及一种应变半导体沟道形成方法以及利用所述方法制造出的半导体器件。
背景技术
在SiGe半导体器件中，大量采用了设置在SiGe弛豫层上的拉应变Si层结构。通常，SiGe弛豫层的组成以Si1-xGex的形式表示，x∈[0，1]。
图1A示出了设置在SiGe弛豫层上的拉应变Si层结构的原子晶格示意图，图1B示出了设置在SiGe弛豫层上的拉应变Si层结构的能级结构。如图1B所示，由于拉应变Si层中较大的双轴拉应力，拉应变Si层中的导带低于SiGe弛豫层中的导带。根据这种结构，在拉应变Si层中将获得非常高的电子面内迁移率。
Currie等在Applied Physics Letters(第72卷，第14期，第1718-20页，1998年)中描述了驰豫层的制备方法及其性能(如图2A～2D所示)。图2A示出了SiGe弛豫层的纵向Ge原子百分比分布。如图2A所示，Ge原子百分比(Ge％)从下至上逐渐从0％增加至100％，即组成Si1-xGex中的x从0逐渐变化为1。通过在Si衬底上生长超厚(几微米)的SiGe层来获得SiGe弛豫层或Ge层。此外，通过缺陷产生(图2B)来释放SiGe弛豫层中的压应变，从而获得SiGe弛豫层或Ge层。
图3A、3B和3C分别示出了三种传统的应变Si沟道形成方法，图3A示出了应变Si/体SiGe MOSFET(金属氧化物半导体场效应晶体管)结构，图3B示出了SGOI(SiGe-On-Insulator)MOSFET结构，图3C示出了SSDOI(Strained Si Directly On Insulator)MOSFET结构。
但是，在传统的Si沟道形成方法中，在器件制造工艺(例如，浅沟槽隔离(STI)、栅极形成等)之前，必须先在SiGe层(或埋层氧化物)上形成应变Si覆层。这也导致了传统的Si沟道形成方法存在以下问题：(1)在器件制造工艺期间，应变Si覆层可能受到损耗，例如，STI工艺中的垫氧化处理、栅极形成工艺前的牺牲氧化处理、多种湿法化学清洗处理等，都可能导致应变Si覆层发生损耗；(2)应变Si覆层在高温步骤中可能发生弛豫(应力被释放)，例如，用于激活源极/漏极掺杂剂的退火处理可能会导致应变Si覆层中的应力被释放。
发明内容
考虑到传统工艺的上述缺陷，本发明提出了一种应变半导体沟道形成方法，其中在去除替代栅之后，形成应变半导体沟道(材料可以选用Si、Ge或SiGe)，从而避免了应变半导体沟道暴露于高温的源极/漏极退火处理，而且由于减少了应变半导体沟道所要经历的处理步骤，避免了半导体层损耗。此外，本发明还提出了一种利用所述方法制造出的半导体器件。
根据本发明的第一方案，提出了一种应变半导体沟道形成方法，包括以下步骤：在半导体衬底上形成SiGe弛豫层；在所述SiGe弛豫层上形成电介质层，在所述电介质层上形成替代栅，所述电介质层和所述替代栅构成了替代栅叠层结构；沉积层间介电层，对所述层间介电层进行平坦化处理，以暴露出所述替代栅；刻蚀去除所述替代栅和所述电介质层，以形成开口；在所述开口中执行选择性半导体外延生长，形成半导体外延层；沉积高K介电层和金属层；以及对所沉积的金属层和高K介电层执行平坦化处理，去除覆盖在所述层间介电层上的高K介电层和金属层，形成金属栅。
优选地，所述半导体外延层是Si外延层、Ge外延层、或者SiGe外延层。
优选地，在去除所述电介质层之后，外延生长所述半导体外延层之前，所述应变半导体沟道形成方法还包括以下步骤：在所述开口中，对所述SiGe弛豫层进行刻蚀，以刻蚀出用于半导体外延生长的空间。
优选地，所述半导体外延层的厚度在5～10nm的范围内。
优选地，所述SiGe弛豫层中Ge原子百分比从邻近所述半导体衬底的20％逐渐变化为远离所述半导体衬底的100％。
优选地，在形成所述SiGe弛豫层的步骤中，形成刻蚀停止层。更优选地，所述刻蚀停止层具有与所述SiGe弛豫层不同的Ge原子百分比。
根据本发明的第二方案，提出了一种半导体器件，包括：半导体衬底；SiGe弛豫层，形成在所述半导体衬底上；半导体外延层，形成在所述SiGe弛豫层上，位于所述SiGe弛豫层上，或者嵌入在所述SiGe弛豫层中；高K介电层，沉积在所述半导体外延层的整个表面上，形成为有底面的空心柱形；和金属栅，填充在由所述高K介电层形成的空心柱形的内部。
优选地，所述半导体外延层是Si外延层、Ge外延层、或者SiGe外延层。
优选地，所述半导体外延层的厚度在5～10nm的范围内。
优选地，所述半导体器件还包括：侧墙，沉积在所述SiGe弛豫层上，围绕所述半导体外延层和所述高K介电层的外周，或者围绕所述高K介电层的外周；和层间介电层，沉积在所述SiGe弛豫层上，围绕所述侧墙的外周。
优选地，所述SiGe弛豫层中Ge原子百分比从邻近所述半导体衬底的20％逐渐变化为远离所述半导体衬底的100％。
优选地，所述SiGe弛豫层形成有刻蚀停止层。更优选地，所述刻蚀停止层具有与所述SiGe弛豫层不同的Ge原子百分比。
根据本发明，不必在器件制造工艺之前，先在SiGe层(或埋层氧化物)上形成应变Si覆层，而是利用替代栅工艺，在去除替代栅之后，才形成应变半导体层，从而避免了应变半导体沟道暴露于高温的源极/漏极退火处理，而且由于减少了应变半导体沟道所要经历的处理步骤，避免了应变半导体层的损耗。
附图说明
通过下面结合附图说明本发明的优选实施例，将使本发明的上述及其它目的、特征和优点更加清楚，其中：
图1A示出了设置在SiGe弛豫层上的拉应变Si层结构的原子晶格示意图；
图1B示出了设置在SiGe弛豫层上的拉应变Si层结构的能级结构；
图2A和2B是用于说明驰豫层的制备方法及其性能的示意图；
图3A、3B和3C分别示出了三种传统的应变Si沟道形成方法；
图4～14是示出了本发明第一实施例所提出的半导体器件制造方法的各个步骤的示意图，其中图14示出了根据本发明第一实施例所提出的半导体器件制造方法制造完成的半导体器件；
图4～9和15～18是示出了本发明第二实施例所提出的半导体器件制造方法的各个步骤的示意图，其中图18示出了根据本发明第二实施例所提出的半导体器件制造方法制造完成的半导体器件。
应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。
具体实施方式
下面参照附图对本发明的优选实施例进行详细说明，在描述过程中省略了对于本发明来说是不必要的细节和功能，以防止对本发明的理解造成混淆。
【第一实施例】
首先，参考图14，对根据本发明第一实施例所提出的工艺制造的半导体器件进行详细描述。图14是示出了根据本发明第一实施例所提出的半导体器件制造方法制造完成的半导体器件的示意图。
如图14所示，根据本发明第一实施例所提出的工艺制造的半导体器件主要包括：衬底300(Si晶片、SOI等)、SiGe弛豫层200(Ge原子％按照图14所示从下到上的方向，从20％变化至100％)、半导体外延层260(图示为Si外延层260，也可以是Ge外延层或SiGe外延层)(厚度为5～10nm)、高K介电层320(厚度为1～3nm)、金属栅330、Si3N4侧墙240(宽度为10～40nm)、层间介电层250(厚度为15～50nm)，其中SiGe弛豫层200形成在衬底300上；由Si3N4侧墙240、Si外延层260、高K介电层320和金属栅330构成的栅极结构形成在SiGe弛豫层200上；层间介电层250沉积在SiGe弛豫层200上，围绕所述栅极结构的Si3N4侧墙240的外周；Si外延层260形成在SiGe弛豫层200上，嵌入在SiGe弛豫层200中；高K介电层320沉积在Si外延层260的整个表面上，且形成为有底面的空心柱形；金属栅330填充在由高K介电层320形成的空心柱形的内部；Si3N4侧墙240形成在SiGe弛豫层200上，围绕高K介电层320的外周。
根据本发明第一实施例，不必在器件制造工艺之前，尤其是在形成源区/漏区之前，先在SiGe弛豫层200上形成应变Si覆层，而是利用替代栅工艺，在去除替代栅、形成源区/漏区之后，才形成Si外延层260，从而避免了应变Si沟道暴露于高温的源极/漏极退火处理，而且由于减少了应变Si沟道所要经历的处理步骤，避免了Si外延层260的损耗。
接下来，将结合图4～14，对根据本发明第一实施例的半导体器件制造方法的各个步骤进行详细描述。
首先，如图4所示，在衬底300(Si晶片、SOI等)上形成SiGe弛豫层200。在SiGe弛豫层200中，Ge原子％，即Ge原子的数目占总原子数的百分比，按照图4所示从下到上的方向(从邻近衬底300到远离衬底300的方向)，例如，从20％逐渐变化至100％，即组成Si1-xGex中的x从0.2逐渐变化为1。在此，SiGe弛豫层200的组成的具体数值仅用作示例的目的，本领域普通技术人员可以根据实际需要选用适当的其他组成(即，重新选定x的变化范围)，x的逐渐变化可以是线性变化、双曲线变化、指数变化等多种变化形式。可选地，结合图10，可以在SiGe弛豫层200中形成刻蚀停止层(例如，改变Ge原子％)，从而可以控制在图10所示的步骤中将要执行的刻蚀的深度。具体地讲，可以根据需要在SiGe弛豫层200中形成驰豫层/刻蚀停止层/驰豫层的叠层结构来实现对刻蚀深度的控制。
然后，如图5所示，在SiGe弛豫层200上形成替代栅结构(电介质层220、替代栅230(图示为多晶硅栅230，也可以选用本领域公知的其他材料)、围绕和覆盖电介质层220和多晶硅栅230的Si3N4侧墙240和Si3N4盖层)。作为本发明的示例，电介质层220的厚度为1～3nm，多晶硅栅230的厚度为20～70nm，Si3N4侧墙240在图示水平方向上的宽度为10～40nm，Si3N4盖层的厚度为15～40nm。这一步骤同样是传统工艺的一部分，这里形成了多晶硅栅230以作为替代金属栅的替代栅。可选地，在上述形成有替代栅结构的半导体中间结构中，采用常规方法(例如，通过进行离子和高温退火)，来形成源区/漏区(图中未示出)。
之后，如图6所示，在已形成替代栅结构的SiGe弛豫层200上沉积层间介电层(Inter Layer Dielectric layer)250。例如，未掺杂的氧化硅(SiO2)、各种掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等可以作为层间介电层250的构成材料。
接下来，如图7所示，对层间介电层250进行化学机械平坦化(CMP)处理，从而暴露出替代栅结构的Si3N4盖层。
然后，如图8所示，执行另外的CMP处理或针对Si3N4的反应离子刻蚀(RIE)处理，去除Si3N4盖层，暴露出替代栅结构的多晶硅栅230。
之后，如图9所示，采用湿法刻蚀或干法刻蚀，去除多晶硅栅230。
接下来，如图10所示，采用湿法刻蚀或干法刻蚀，对SiGe弛豫层200进行刻蚀，以刻蚀出用于Si外延生长的空间(刻蚀深度为5～10nm)。可选地，如之前参考图4所述，可以在SiGe弛豫层200中形成刻蚀停止层(例如，改变Ge原子％)，从而可以控制刻蚀深度。
然后，如图11所示，在刻蚀形成的开口中，执行选择性Si外延生长，形成嵌入在SiGe弛豫层200中的Si外延层260，Si外延层260的顶面可以与SiGe弛豫层200的顶面在同一平面上(如图11所示)，也可以不在同一平面上(未示出)。
之后，如图12所示，在图11所示的结构的表面上沉积高K介电层320，沉积厚度在1～3nm的范围内。
接下来，如图13所示，在高K介电层320的表面上沉积用于构成金属栅330的金属层，根据本发明，金属层可以包括多层导电层，例如，首先沉积TiN层，然后再沉积TiAl层。
最后，如图14所示，对所形成的金属层和高K介电层320执行平坦化处理(例如，CMP处理等)，去除覆盖在层间介电层250和Si3N4侧墙240顶部的高K介电层320和金属层，形成金属栅330。在完成这一步骤之后，作为替代栅的多晶硅栅230已经完全被金属栅330所取代。
此后，可以按照传统的方法执行半导体制造工艺，例如形成源区硅化物/漏区硅化物，和/或形成CMOS器件等。
根据本发明第一实施例，不必在器件制造工艺之前，尤其是在形成源区/漏区之前，先在SiGe弛豫层200上形成应变Si覆层，而是利用替代栅工艺，在去除替代栅、形成源区/漏区之后，才形成Si外延层260，从而避免了应变Si沟道暴露于高温的源极/漏极退火处理，而且由于减少了应变Si沟道所要经历的处理步骤，避免了Si外延层260的损耗。
【第二实施例】
首先，参考图18，对根据本发明第二实施例所提出的工艺制造的半导体器件进行详细描述。图18是示出了根据本发明第二实施例所提出的半导体器件制造方法制造完成的半导体器件的示意图。
如图18所示，根据本发明第二实施例所提出的工艺制造的半导体器件主要包括：衬底300(Si晶片、SOI等)、SiGe弛豫层200(Ge原子％按照图18所示从下到上的方向，从20％变化至100％)、半导体外延层260(图示为Si外延层260，也可以是Ge外延层或SiGe外延层)(厚度为5～10nm)、高K介电层320(厚度为1～3nm)、金属栅330、Si3N4侧墙240(宽度为10～40nm)、层间介电层250(厚度为15～50nm)，其中SiGe弛豫层200形成在衬底300上；由Si3N4侧墙240、Si外延层260、高K介电层320和金属栅330构成的栅极结构形成在SiGe弛豫层200上；层间介电层250沉积在SiGe弛豫层200上，围绕所述栅极结构的Si3N4侧墙240的外周；Si外延层260位于SiGe弛豫层200的顶面上；高K介电层320沉积在Si外延层260的整个表面上，且形成为有底面的空心柱形；金属栅330填充在由高K介电层320形成的空心柱形的内部；Si3N4侧墙240形成在SiGe弛豫层200上，围绕Si外延层260和高K介电层320的外周。
根据本发明第二实施例，不必在器件制造工艺之前，尤其是在形成源区/漏区之前，先在SiGe弛豫层200上形成应变Si覆层，而是利用替代栅工艺，在去除替代栅、形成源区/漏区之后，才形成Si外延层260，从而避免了应变Si沟道暴露于高温的源极/漏极退火处理，而且由于减少了应变Si沟道所要经历的处理步骤，避免了Si外延层260的损耗。
接下来，将结合图4～9和15～18，对根据本发明第二实施例的半导体器件制造方法的各个步骤进行详细描述。
图4～9的步骤与本发明上述第一实施例相同，为了行文简洁起见，这里省略了对图4～9的详细描述，具体内容可参考第一实施例中的详细描述。
如图9所示，多晶硅栅230已通过湿法刻蚀或干法刻蚀被去除。
接下来，如图15所示，直接在SiGe弛豫层200上、由Si3N4侧墙240所环绕的开口中，执行选择性Si外延生长，形成位于SiGe弛豫层200的顶面上的Si外延层260，Si外延层260的厚度为5～10nm。
之后，如图16所示，在图15所示的结构的表面上沉积高K介电层320，沉积厚度在1～3nm的范围内。
接下来，如图17所示，在高K介电层320的表面上沉积用于构成金属栅330的金属层，根据本发明，金属层可以包括多层导电层，例如，首先沉积TiN层，然后再沉积TiAl层。
最后，如图18所示，对所形成的金属层和高K介电层320执行平坦化处理(例如，CMP处理等)，去除覆盖在层间介电层250和Si3N4侧墙240顶部的高K介电层320和金属层，形成金属栅330。在完成这一步骤之后，作为替代栅的多晶硅栅230已经完全被金属栅330所取代。
此后，可以按照传统的方法执行半导体制造工艺，例如形成源区硅化物/漏区硅化物，和/或形成CMOS器件等。
根据本发明第二实施例，不必在器件制造工艺之前，尤其是在形成源区/漏区之前，先在SiGe弛豫层200上形成应变Si覆层，而是利用替代栅工艺，在去除替代栅、形成源区/漏区之后，才形成Si外延层260，从而避免了应变Si沟道暴露于高温的源极/漏极退火处理，而且由于减少了应变Si沟道所要经历的处理步骤，避免了Si外延层260的损耗。
至此已经结合优选实施例对本发明进行了描述。应该理解，本领域技术人员在不脱离本发明的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本发明的范围不局限于上述特定实施例，而应由所附权利要求所限定。

Claims (14)

1.一种应变半导体沟道形成方法，包括以下步骤：
在半导体衬底上形成SiGe弛豫层；
在所述SiGe弛豫层上形成电介质层，在所述电介质层上形成替代栅，所述电介质层和所述替代栅构成了替代栅叠层结构；
沉积层间介电层，对所述层间介电层进行平坦化处理，以暴露出所述替代栅；
刻蚀去除所述替代栅和所述电介质层，以形成开口；
在所述开口中执行选择性半导体外延生长，形成半导体外延层；
沉积高K介电层和金属层；以及
对所沉积的金属层和高K介电层执行平坦化处理，去除覆盖在所述层间介电层上的高K介电层和金属层，形成金属栅。
2.根据权利要求1所述的应变半导体沟道形成方法，其中
所述半导体外延层是Si外延层、Ge外延层、或者SiGe外延层。
3.根据权利要求1或2所述的应变半导体沟道形成方法，在去除所述电介质层之后，外延生长所述半导体外延层之前，还包括以下步骤：
在所述开口中，对所述SiGe弛豫层进行刻蚀，以刻蚀出用于半导体外延生长的空间。
4.根据权利要求1～3之一所述的应变半导体沟道形成方法，其中
所述半导体外延层的厚度在5～10nm的范围内。
5.根据权利要求1～4之一所述的应变半导体沟道形成方法，其中
所述SiGe弛豫层中Ge原子百分比从邻近所述半导体衬底的20％逐渐变化为远离所述半导体衬底的100％。
6.根据权利要求1～5之一所述的应变半导体沟道形成方法，其中
在形成所述SiGe弛豫层的步骤中，形成刻蚀停止层。
7.根据权利要求6所述的应变半导体沟道形成方法，其中
所述刻蚀停止层具有与所述S iGe弛豫层不同的Ge原子百分比。
8.一种半导体器件，包括：
半导体衬底；
SiGe弛豫层，形成在所述半导体衬底上；
半导体外延层，形成在所述SiGe弛豫层上，位于所述SiGe弛豫层上，或者嵌入在所述SiGe弛豫层中；
高K介电层，沉积在所述半导体外延层的整个表面上，形成为有底面的空心柱形；和
金属栅，填充在由所述高K介电层形成的空心柱形的内部。
9.根据权利要求8所述的半导体器件，其中
所述半导体外延层是Si外延层、Ge外延层、或者SiGe外延层。
10.根据权利要求8或9所述的半导体器件，其中
所述半导体外延层的厚度在5～10nm的范围内。
11.根据权利要求8～10之一所述的半导体器件，还包括：
侧墙，沉积在所述SiGe弛豫层上，围绕所述半导体外延层和所述高K介电层的外周，或者围绕所述高K介电层的外周；和
层间介电层，沉积在所述SiGe弛豫层上，围绕所述侧墙的外周。
12.根据权利要求8～11之一所述的半导体器件，其中
所述SiGe弛豫层中Ge原子百分比从邻近所述半导体衬底的20％逐渐变化为远离所述半导体衬底的100％。
13.根据权利要求8～12之一所述的半导体器件，其中
所述SiGe弛豫层形成有刻蚀停止层。
14.根据权利要求13所述的半导体器件，其中
所述刻蚀停止层具有与所述SiGe弛豫层不同的Ge原子百分比。
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