CN103367133B - 高介电常数金属栅极制造方法 - Google Patents

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Abstract

本发明公开了一种高介电常数金属栅极制造方法，包括：在衬底上依次形成界面层、高介电常数栅介质层、多晶硅层和硬掩膜层；在硬掩膜层形成图形化的光刻胶，利用图形化的光刻胶刻蚀掉部分硬掩膜层；刻蚀掉未被硬掩膜层覆盖的多晶硅层；在前一步骤所形成的结构表面上沉积刻蚀阻挡层；去除覆盖于栅介质层上的刻蚀阻挡层以及露出的栅介质层和界面层；在衬底上沉积介质层；去除剩余的硬掩膜层和多晶硅层，并在露出的栅介质层上沉积金属栅极，以形成高介电常数金属栅极。本发明方法所形成的金属栅极的宽度小于高介电常数栅介质层的宽度，因此在金属栅极和衬底之间便不易产生能够绕过高介电常数栅介质层的漏电流，进而可以提高半导体器件的性能。

Description

高介电常数金属栅极制造方法
技术领域
本发明涉及半导体制造技术，特别涉及一种高介电常数金属栅极的制造方法。
背景技术
随着临界尺寸的减小，利用高介电常数金属栅极(HKMG)结构取代传统多晶硅栅极结构已经被认可为主要和唯一解决由于变薄的栅极氧化物导致的栅极漏电流、多晶硅损耗以及硼渗透等问题的手段。
但在HKMG的制造工艺中，也面临着新问题。比如，实际制造过程中，先要在衬底之上沉积界面层和高介电常数栅介质层，之后在界面层和高介电常数栅介质层上先形成伪多晶硅栅极，然后再将伪多晶硅栅极去掉，在去掉伪多晶硅栅极之后的地方形成金属栅极。这样，所形成的金属栅极的宽度不会小于其下部的界面层和高介电常数栅介质层的宽度，从而造成金属栅极和衬底之间的漏电流的产生，而影响器件本身的性能。具体可参见图1至图3所示。
如图1所示，现有的一种制造高介电常数金属栅极制造过程中，首先在衬底1上依次形成界面层2、高介电常数栅介质层3、多晶硅层4以及硬掩膜层5，之后在硬掩膜层5上涂覆光刻胶6并进行图形化。随后，如图2所示，利用图形化的光刻胶6对硬掩膜层5进行刻蚀以去除，并进一步对未被硬掩膜层5所覆盖部分的多晶硅层4、高介电常数栅介质层3和界面层2进行刻蚀，直到露出衬底1。最后如图3所示，在衬底1上沉积介质层7，并刻蚀掉硬掩膜层5以及多晶硅层4(伪多晶硅栅极)，去除多晶硅层4之后，在高介电常数栅介质层3上沉积形成金属栅极8。
参见图1至图3，现有的上述高介电常数金属栅极制造方法中，当对伪多晶硅栅极(保留下来的多晶硅层4)进行刻蚀去除时，处于伪多晶硅栅极两侧的介质层7紧靠伪多晶硅栅极的部分也会同时被少量刻蚀，当刻蚀掉伪多晶硅栅极之后所形成的凹槽，其宽度便会大于伪多晶硅栅极的宽度，又由于伪多晶硅栅极是覆盖于高介电常数栅介质层3和界面层2之上的，因而刻蚀掉伪多晶硅栅极之后所形成的凹槽的宽度便也会大于凹槽底部的高介电常数栅介质层3和界面层2的宽度，这样在形成金属栅极8后，其宽度也会大于其下部覆盖的高介电常数栅介质层3和界面层2。由于金属栅极8的宽度大于高介电常数栅介质层3和界面层2的宽度，在高介电常数栅介质层3和界面层2的两侧，由于没有高介电常数栅介质层3的阻挡，金属栅极8和衬底1之间便易于形成如图3中箭头所示的漏电流，而影响器件本身的性能。
发明内容
有鉴于此，本发明提供一种新的高介电常数金属栅极的制造方法，使得所形成的金属栅极尺寸小于其下方的高介电常数栅介质层和界面层的尺寸，进而减小金属栅极和衬底之间的漏电流，增强半导体器件性能。
本发明的技术方案是这样实现的：
一种高介电常数金属栅极制造方法，包括：
提供衬底，在所述衬底上依次形成界面层、高介电常数栅介质层、多晶硅层以及硬掩膜层；
在所述硬掩膜层上形成图形化的光刻胶，利用图形化的光刻胶对所述硬掩膜层进行刻蚀，并去除所述图形化的光刻胶；
刻蚀掉未被所述硬掩膜层覆盖的多晶硅层，并露出所述高介电常数栅介质层；
在前一步骤所形成的结构表面上沉积刻蚀阻挡层；
依次去除覆盖于高介电常数栅介质层上的刻蚀阻挡层，以及之后所露出的高介电常数栅介质层和界面层，直到露出所述衬底；
在所露出的衬底上沉积介质层；
依次去除剩余的硬掩膜层和多晶硅层，并在露出的高介电常数栅介质层上沉积金属栅极，以形成高介电常数金属栅极。
进一步，所述硬掩膜层材料为氮化硅。
进一步，所述刻蚀阻挡层材料为氮化硅。
进一步，所述刻蚀阻挡层采用原子层沉积方法形成。
进一步，所述刻蚀阻挡层厚度为5～20埃。
进一步，去除覆盖于高介电常数栅介质层上的刻蚀阻挡层采用干法刻蚀的方法进行。
进一步，所述高介电常数栅介质层材料为氧化铪、氮氧化铪或者氮氧硅化铪。
从上述方案可以看出，本发明与现有方法相比：在刻蚀掉未被所述硬掩膜层覆盖的多晶硅层之后先对高介电常数栅介质层和界面层予以保留，通过在硬掩膜层、多晶硅层和高介电常数栅介质层表面沉积刻蚀阻挡层，让刻蚀阻挡层覆盖整个器件外延表面，其中包括了多晶硅层的侧壁；随后采用干法刻蚀方法将覆盖于高介电常数栅介质层上的刻蚀阻挡层去掉，从而在进一步去除所露出的高介电常数栅介质层和界面层直到露出衬底的过程中，由于处于多晶硅层侧壁的刻蚀阻挡层具有一定厚度，使得所保留下来的处于多晶硅层下面的高介电常数栅介质层和界面层的宽度大于该多晶硅层的宽度，这样在去除所述多晶硅层并沉积金属栅极后，金属栅极的宽度也小于其下面的高介电常数栅介质层和界面层。由于经过本发明的方法后，金属栅极的宽度小于其下面的高介电常数栅介质层的宽度，从而金属栅极和衬底之间便不易产生能够绕过所述高介电常数栅介质层的漏电流，进而可以提高半导体器件的性能。
本发明中，刻蚀阻挡层的材料采用氮化硅，而硬掩膜层材料也采用氮化硅，从而在采用干法刻蚀的方法去除覆盖于高介电常数栅介质层上的刻蚀阻挡层时，覆盖于硬掩膜层上方的刻蚀阻挡层也会被去除，但同时有硬掩膜层的保护，便不会对多晶硅层产生破坏。另外，采用干法刻蚀方法也是考虑到定向刻蚀易于控制，而保证处于多晶硅层侧壁的刻蚀阻挡层不会被刻蚀掉。
附图说明
图1为现有高介电常数金属栅极制造过程的器件第一结构演化图；
图2为现有高介电常数金属栅极制造过程的器件第二结构演化图；
图3为现有高介电常数金属栅极制造过程的器件第三结构演化图；
图4为本发明的高介电常数金属栅极制造方法的流程图；
图5为采用本发明方法过程中的器件第一结构演化图；
图6为采用本发明方法过程中的器件第二结构演化图；
图7为采用本发明方法过程中的器件第三结构演化图；
图8为采用本发明方法过程中的器件第四结构演化图；
图9为采用本发明方法过程中的器件第五结构演化图；
图10为采用本发明方法过程中的器件第六结构演化图；
图11为采用本发明方法过程中的器件第七结构演化图。
附图中，各标号所代表的名称如下：
1、衬底，2、界面层，3、高介电常数栅介质层，4、多晶硅层，5、硬掩膜层，6、光刻胶，7、介质层，8、金属栅极，9、刻蚀阻挡层
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
如图4所示为本发明高介电常数金属栅极制造方法的步骤流程图，图5至图11为对应于图4中各步骤时器件结构演化图，以下结合图4以及图5至图11对本发明的高介电常数金属栅极制造方法进行详细介绍。该方法主要包括：
步骤1：提供衬底1，在衬底1上依次形成界面层2、高介电常数栅介质层3、多晶硅层4以及硬掩膜层5，如图5所示。
其中，所述衬底1可以包含任何能够作为在其上构建半导体器件的基础材料，比如硅衬底，或者已制成了场隔离区的硅衬底或者绝缘材料上的硅衬底。界面层2可采用氧化硅或者氮氧化硅等材料，可采用热氧化或者化学氧化方法形成。高介电常数栅介质层3的材料可以选择氧化铪、氮氧化铪或者氮氧硅化铪等，可采用原子层沉积方法(ALD，AtomicLayerDeposition)或者射频淀积法进行沉积。硬掩膜层5的材料选择为氮化硅。各层的制备均采用现有技术实现，此处不再赘述。
步骤2：在硬掩膜层5上形成图形化的光刻胶6，利用该图形化的光刻胶6对硬掩膜层5进行刻蚀，之后去除图形化的光刻胶6。
其中，在硬掩膜层5上形成图形化的光刻胶6的器件结构可参考图1所示。经过步骤2之后的器件结构如图6所示，其中利用图形化的光刻胶6对硬掩膜层5进行刻蚀的过程采用干法刻蚀的方法进行，如RIE(ReactiveIonEtching，反应离子刻蚀)方法。
步骤3：刻蚀掉未被硬掩膜层5覆盖的多晶硅层4，并露出高介电常数栅介质层3，如图7所示。对多晶硅层4的刻蚀可以采用干法刻蚀的方法进行。
步骤4：在硬掩膜层5、多晶硅层6和高介电常数栅介质层3的表面沉积刻蚀阻挡层9，如图8所示。
本发明中，刻蚀阻挡层9的材料选择为氮化硅，与硬掩膜层5的材料相同。刻蚀阻挡层9的沉积采用原子层沉积方法，温度范围为480～650度，SiH2Cl2和NH3流量范围为2～3SLM/Min。刻蚀阻挡层9的厚度可选择为5～20埃。
步骤5：依次去除覆盖于高介电常数栅介质层3上的刻蚀阻挡层9，以及之后所露出的高介电常数栅介质层3和界面层1，直到露出所述衬底1，如图9所示。
其中，去除覆盖于高介电常数栅介质层3上的刻蚀阻挡层9采用干法刻蚀的方法，因为干法刻蚀对刻蚀方向控制较好，在去除覆盖于高介电常数栅介质层3上的刻蚀阻挡层9的过程中，可以保证处于多晶硅层4侧壁上的刻蚀阻挡层9避免被刻蚀掉。另外，在去除覆盖于高介电常数栅介质层3上的刻蚀阻挡层9的同时，覆盖于硬掩膜层5上的刻蚀阻挡层9也一并被去除，但由于硬掩膜层5的保护，从而避免了在刻蚀过程中对多晶硅层4的破坏。
去除高介电常数栅介质层3和界面层1采用干法刻蚀的方法。
步骤6：在所露出的衬底1上沉积介质层7，如图10所示。此步骤6采用现有的介质层沉积步骤即可实现，不再赘述。
步骤7：依次去除剩余的硬掩膜层5和多晶硅层4，并在露出的高介电常数栅介质层3上沉积金属栅极8，以形成高介电常数金属栅极，如图11所示。
去除剩余的硬掩膜层5和多晶硅层4采用干法刻蚀的方法进行，去除的过程中，处于硬掩膜层5和多晶硅层4侧壁上的刻蚀阻挡层9会有效的防止刻蚀过程中的侧向刻蚀，防止刻蚀掉多晶硅层4之后所形成的凹槽宽度大于凹槽底部高介电常数栅介质层3和界面层2的宽度，因此随后沉积形成的金属栅极8，如图11所示，其宽度便小于下面的高介电常数栅介质层3和界面层2的宽度，因此在金属栅极8和衬底1之间便不易产生能够绕过高介电常数栅介质层3的漏电流，进而可以提高半导体器件的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (7)

1.一种高介电常数金属栅极制造方法，包括：
提供衬底，在所述衬底上依次形成界面层、高介电常数栅介质层、多晶硅层以及硬掩膜层；
在所述硬掩膜层上形成图形化的光刻胶，利用图形化的光刻胶对所述硬掩膜层进行刻蚀，并去除所述图形化的光刻胶；
刻蚀掉未被所述硬掩膜层覆盖的多晶硅层，并露出所述高介电常数栅介质层；
在前一步骤所形成的结构表面上沉积刻蚀阻挡层；
依次去除覆盖于高介电常数栅介质层上的刻蚀阻挡层，以及之后所露出的高介电常数栅介质层和界面层，直到露出所述衬底；
在所露出的衬底上沉积介质层；
依次去除剩余的硬掩膜层和多晶硅层，并在露出的高介电常数栅介质层上沉积金属栅极，以形成高介电常数金属栅极。
2.根据权利要求1所述的高介电常数金属栅极制造方法，其特征在于：所述硬掩膜层材料为氮化硅。
3.根据权利要求1所述的高介电常数金属栅极制造方法，其特征在于：所述刻蚀阻挡层材料为氮化硅。
4.根据权利要求1所述的高介电常数金属栅极制造方法，其特征在于：所述刻蚀阻挡层采用原子层沉积方法形成。
5.根据权利要求1所述的高介电常数金属栅极制造方法，其特征在于：所述刻蚀阻挡层厚度为5～20埃。
6.根据权利要求1所述的高介电常数金属栅极制造方法，其特征在于：去除覆盖于高介电常数栅介质层上的刻蚀阻挡层采用干法刻蚀的方法进行。
7.根据权利要求1所述的高介电常数金属栅极制造方法，其特征在于：所述高介电常数栅介质层材料为氧化铪、氮氧化铪或者氮氧硅化铪。
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