JP2007123358A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＮＭＩＳ領域において、チャネル領域におけるキャリアの移動度を向上させる。
【解決手段】半導体装置は、半導体基板１０１における素子分離１０２によって区画されたＮＭＩＳ領域１０３と、ＮＭＩＳ領域１０３及び素子分離１０２の上に、ＮＭＩＳ領域１０３を跨ぐように形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１の上に形成されたゲート電極１１２と、第１のゲート電極１１２における素子分離１０２の上に形成されている部分の側面に形成された側壁絶縁膜（１１４、１１５、１１６）と、ｎ型エクステンション拡散層１１７と、ｎ型不純物拡散層１１８とを備える。半導体基板１０１の全面上に、引っ張り応力を有するライナー膜３５をさらに備えている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、具体的には、ＭＩＳ(Metal Insulator Semiconductor)トランジスタのチャネル領域におけるキャリアの伝導度を適切に調整することにより、高い駆動能力を実現する半導体装置に関するものである。
ＭＩＳトランジスタにおいて、トランジスタの駆動能力を向上させる方法の一つとして、駆動電流であるドレイン電流を増加させる方法がある。ドレイン電流を決定する因子は幾つかあるが、その一つとしてキャリアの移動度が挙げられる。
一般に、半導体基板を構成する原子の格子間隔を変えて、キャリアの散乱確率又は有効質量を変化させることにより、キャリアの移動度を変化させることができることが知られている。
そこで、ＭＩＳトランジスタ上に、引っ張り応力を有する膜を配置することにより、トランジスタのチャネル領域におけるシリコン原子の格子間隔を広げ、この格子間隔を通過するキャリアの移動度を変化させる技術が提案されている。
以下に、チャネル領域におけるキャリアの移動度に着目した従来の半導体装置について、図１２を参照しながら説明する。図１２は、従来の半導体装置の構造を示す要部断面図である。
図１２に示すように、例えばシリコンよりなる半導体基板５０１には、素子分離５０２によって区画されたｐ型ウェルを含むＮＭＯＳ（N type-channel Metal-Oxide Semiconductor）領域５０３が形成されている。ＮＭＯＳ領域５０３の上には、下から順に形成されたゲート絶縁膜５１１とゲート電極５１２とが形成されている。また、ＮＭＯＳ領域５０３には、ヒ素などのｎ型不純物イオンが注入されてなる不純物拡散層であるｎ型ソース・ドレイン拡散層５１７が形成されており、ｎ型ソース・ドレイン拡散層５１７は、ゲート絶縁膜５１１及びゲート電極５１２の両側面の下側の領域に形成された接合深さが比較的浅いｎ型エクステンション拡散層５１６を有している。また、ゲート絶縁膜５１１及びゲート電極５１２の側面上には、ＳｉＮよりなるサイドウォール５１３が形成されている。ゲート電極５１１及びｎ型ソース・ドレイン拡散層５１７の上層には、シリサイド層５１４が形成されている。また、半導体基板５０１の全面上には、ゲート絶縁膜５１１、ゲート電極５１２、サイドウォール５１３及びシリサイド層５１４を覆うように、ＬＰ−ＣＶＤ法によって形成された引っ張り応力を内包するシリコン窒化膜よりなるライナー膜５３０が形成されている（以上、例えば特許文献１参照）。ここで、引っ張り応力を内包するシリコン窒化膜とは、シリコン窒化膜がゲート長方向のチャネル領域に対して引っ張り応力を印加する応力を内包していることを意味する。
特開２００２−１９８３６８号公報
前記図１２に示した従来の半導体装置によると、ライナー膜５３０が有する引っ張り応力によって、半導体基板５０１のチャネル領域を構成するシリコン原子の格子間隔を広げることができる。
しかしながら、ゲート絶縁膜５１１及びゲート電極５１２の両側面にはサイドウォール５１３が形成されているので、ライナー膜５３０が有する引っ張り応力が、サイドウォール５１３の存在によって、半導体基板５０１のチャネル領域に効率的に伝達されず、半導体基板５０１のチャネル領域におけるシリコン原子の格子間隔を十分に広げることができない。その結果、キャリアの移動度の上昇が不十分であった。
ところで、キャリアとなる正孔又は電子の移動度は、チャネル領域に印加される引っ張り応力の方向に応じて増加又は減少する。例えば、チャネル方向を＜１１０＞の結晶軸方向に設定し、チャネル方向に引っ張り応力を印加した場合には、電子の移動度は上昇するが、正孔の移動度は減少する。また、チャネル方向を＜１００＞の結晶軸方向に設定し、チャネル方向に引っ張り応力を印加した場合には、電子の移動度は上昇するが、正孔の移動度はほとんど変化しない。このため、引っ張り応力を適切な方向に印加する必要があり、特に、同一半導体基板上にＮＭＯＳ領域とＰＭＯＳ領域とが混在している場合には、引っ張り応力を印加する方向は重要である。
前記に鑑み、本発明の目的は、ＮＭＩＳ領域において、チャネル領域におけるキャリアの移動度を向上させることである。
前記課題を解決するために、本発明の第１の側面に係る半導体装置は、半導体基板上に第１のＭＩＳ型トランジスタを有する半導体装置であって、第１のＭＩＳ型トランジスタは、半導体基板における素子分離によって区画されたｐ型半導体層と、ｐ型半導体層の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上及び素子分離の上に、ｐ型半導体層を跨ぐように形成された第１のゲート電極と、第１のゲート電極における素子分離の上に形成されている部分の側面に形成され、少なくとも第１のサイドウォールを有する第１の側壁絶縁膜と、ｐ型半導体層における第１のゲート電極の外側に形成されたｎ型エクステンション拡散層と、ｎ型半導体層におけるｎ型エクステンション拡散層に隣接する領域に形成されたｎ型不純物拡散層とを備え、第１のゲート電極におけるｐ型半導体層の上に形成されている部分の側面には前記第１のサイドウォールが形成されていない構造を有しており、半導体基板上に、第１のＭＩＳ型トランジスタを覆うように形成され、引っ張り応力を有する絶縁膜をさらに備えている。
本発明の第１の側面に係る半導体装置によると、ｐ型半導体層上では、ゲート電極の側面に形成された第１のサイドウォールが除去されているので、ｐ型半導体層におけるチャネル領域では、絶縁膜の引っ張り応力が効率的に印加されるので、ｐ型半導体層のチャネル領域における引っ張り応力を高めることができる。その結果、ｐ型半導体層のチャネル領域における電子の移動度が向上し、トランジスタ能力が向上する。
本発明の第１の側面に係る半導体装置において、第２のＭＩＳ型トランジスタをさらに有し、第２のＭＩＳ型トランジスタは、半導体基板における素子分離によって区画されたｎ型半導体層と、ｎ型半導体層の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された少なくとも第２のサイドウォールを有する第２の側壁絶縁膜と、ｎ型半導体層における第２のゲート電極の外側に形成されたｐ型エクステンション拡散層と、ｎ型半導体層におけるｐ型エクステンション拡散層に隣接する領域に形成されたｐ型不純物拡散層とを備え、引っ張り応力を有する絶縁膜は、第２のＭＩＳ型トランジスタをさらに覆うように形成されている。
このように、同一半導体基板上に、ｎ型トランジスタとｐ型トランジスタとが形成されている場合に、ｐ型トランジスタのチャネル領域では、電子の移動度を向上させる一方で、ｎ型トランジスタのチャネル領域では、正孔の移動度を低下させることが可能になる。
本発明の第１の側面に係る半導体装置において、第１のゲート電極におけるｐ型半導体層の上に形成されている部分の側面には、第１の側壁絶縁膜が形成されていない構造を有していない構造であってもよい。
本発明の第１の側面に係る半導体装置において、第１の側壁絶縁膜は、第１のサイドウォールと第１のゲート電極の側面及び素子分離の上との間にＬ字状の絶縁膜をさらに備え、第１のゲート電極におけるｐ型半導体層上に形成されている部分の側面には、Ｌ字状の絶縁膜が形成されていることが好ましい。
このようにすると、引っ張り応力を有する絶縁膜と半導体基板とが直接接している領域が抑制されるので、特性に悪影響を及ぼす可能性がある界面準位の形成を抑制できる。
この場合に、Ｌ字状の絶縁膜は、第１のゲート電極の側面に形成された断面形状がＩ字状の第１の絶縁膜と、第１の絶縁膜の側面に形成され、断面形状がＬ字状の第２の絶縁膜とよりなる構造であってもよい。
本発明の第２の側面に係る半導体装置は、半導体基板上に第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとを有する半導体装置であって、第１のＭＩＳ型トランジスタは、半導体基板における素子分離によって区画されたｐ型半導体層と、ｐ型半導体層の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、ｐ型半導体層における第１のゲート電極の外側に形成されたｎ型エクステンション拡散層と、ｐ型半導体層におけるｎ型エクステンション拡散層に隣接する領域に形成されたｎ型不純物拡散層とを備え、第２のＭＩＳ型トランジスタは、半導体基板における素子分離によって区画されたｎ型半導体層と、ｎ型半導体層の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された少なくともサイドウォールを有する側壁絶縁膜と、ｎ型半導体層における第２のゲート電極の外側に形成されたｐ型エクステンション拡散層と、ｎ型半導体層におけるｎ型エクステンション拡散層に隣接する領域に形成されたｐ型不純物拡散層とを備え、半導体基板の上に、第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとを覆うように形成され、引っ張り応力を有する絶縁膜とをさらに備え、第１のゲート電極の側面には、サイドウォールが形成されていない構造を有している。
本発明の第２の側面に係る半導体装置によると、同一の半導体基板上に、ｎ型トランジスタとｐ型トランジスタとが形成されている場合に、ｎ型トランジスタのゲート電極の側面におけるサイドウォールは除去されている。このため、絶縁膜が有する引っ張り応力が、ｎ型トランジスタのチャネル領域に効率的に印加されるので、チャネル領域における引っ張り応力を高めることができる。これにより、ｎ型トランジスタのチャネル領域では、電子の移動度が向上し、トランジスタ能力が向上する。一方、駆動能力を増加させる必要がないｐ型トランジスタのゲート電極の側面にはサイドウォールが除去されることなくそのまま有しているので、チャネル領域における引っ張り応力は増加しない。
本発明の第２の側面に係る半導体装置において、第１のゲート電極におけるｐ型半導体層の上に形成されている部分の側面には、第１の側壁絶縁膜が形成されていない構造を有していない構造であってもよい。
本発明の第２の側面に係る半導体装置において、第１のゲート電極の側面には、側壁絶縁膜が形成されていない構造を有している構造であってもよい。
本発明の第２の側面に係る半導体装置において、側壁絶縁膜は、サイドウォールと第２のゲート電極の側面及びｎ型半導体層の上との間に断面形状がＬ字状の絶縁膜をさらに備え、第１のゲート電極の側面には、Ｌ字状の絶縁膜が形成されていることが好ましい。
このようにすると、引っ張り応力を有する絶縁膜と半導体基板とが直接接している領域が抑制されるので、特性に悪影響を及ぼす可能性がある界面準位の形成を抑制できる。
この場合に、Ｌ字状の絶縁膜は、第１のゲート電極の側面に形成されたＩ字状の第１の絶縁膜と、第１の絶縁膜の側面に形成された断面形状がＬ字状の第２の絶縁膜とよりなる構造であってもよい。
本発明の第１の側面に係る半導体装置の製造方法は、半導体基板における素子分離によって区画されたｐ型半導体層を形成する工程（ａ）と、ｐ型半導体層上にゲート絶縁膜を形成した後、ゲート絶縁膜及び素子分離の上に、ｐ型半導体層を跨ぐように、ゲート電極を形成する工程（ｂ）と、ｐ型半導体層におけるゲート電極の側方下に位置する領域にｎ型エクステンション拡散層を形成する工程（ｃ）と、工程（ｃ）よりも後に、ゲート電極の側面上に少なくともサイドウォールを有する側壁絶縁膜を形成する工程（ｄ）と、ｐ型半導体層における側壁絶縁膜の側方下に位置する領域に、ｎ型エクステンション拡散層に隣接してｎ型不純物拡散層を形成する工程（ｅ）と、工程（ｅ）よりも後に、サイドウォールにおけるｐ型半導体層の上に位置する部分を選択的に除去する工程（ｆ）と、工程（ｆ）よりも後に、半導体基板の上に全面に亘って、引っ張り応力を有する絶縁膜を形成する工程（ｇ）とを備え、ゲート電極における素子分離の上に形成されている部分と絶縁膜との間には、サイドウォールを有する側壁絶縁膜が形成されている。
本発明の第１の側面に係る半導体装置の製造方法によると、ｐ型半導体層上では、ゲート電極の側面に形成された側壁絶縁膜を除去しているので、ｐ型半導体層におけるチャネル領域では、絶縁膜の引っ張り応力が効率的に印加されるので、ｐ型半導体層のチャネル領域における引っ張り応力を高めることができる。その結果、ｐ型半導体層のチャネル領域における電子の移動度が向上し、トランジスタ能力が向上する。また、ｐ型半導体層におけるサイドウォールを除去する際は、素子分離はレジストパターンによって覆われているので、素子分離に対するエッチングダメージを防止することができる。このため、素子分離がエッチングダメージを受けてｐ型半導体層が空気中に露出することによって界面準位が形成され、該界面準位が原因となるトランジスタの性能劣化を抑制することができる。
本発明の第１の側面に係る半導体装置の製造方法において、工程（ｄ）では、ゲート電極の側面に、Ｌ字状の絶縁膜とＬ字状の絶縁膜の側面及び底面の上に形成されたサイドウォールとを有する側壁絶縁膜を形成することが好ましい。
このようにすると、引っ張り応力を有する絶縁膜が半導体基板に直接接することを抑制できるので、特性に悪影響を及ぼす可能性がある界面準位の形成を抑制できる。
本発明の第１の側面に係る半導体装置の製造方法において、工程（ｆ）は、側壁絶縁膜におけるｐ型半導体層の上に形成されている部分を除去するものである。
本発明の第２の側面に係る半導体装置の製造方法は、半導体基板における素子分離によって区画されたｐ型半導体層とｎ型半導体層とを形成する工程（ａ）と、ｐ型半導体層の上に、第１のゲート絶縁膜を介して第１のゲート電極を形成する工程（ｂ）と、ｎ型半導体層の上に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｃ）と、ｐ型半導体層における第１のゲート電極の側方下に位置する領域にｎ型エクステンション拡散層を形成する工程（ｄ）と、ｎ型半導体層における第２のゲート電極の側方下に位置する領域にｐ型エクステンション拡散層を形成する工程（ｅ）と、工程（ｄ）及び工程（ｅ）よりも後に、第１のゲート電極の側面に少なくとも第１のサイドウォールを有する第１の側壁絶縁膜を形成すると共に第２のゲート電極の側面に少なくとも第２のサイドウォールを有する第２の側壁絶縁膜を形成する工程（ｆ）と、ｐ型半導体層における第１の側壁絶縁膜の側方下に位置する領域にｎ型エクステンション拡散層に隣接してｎ型不純物拡散層を形成する工程（ｇ）と、ｎ型半導体層における第２の側壁絶縁膜の側方下に位置する領域にｐ型エクステンション拡散層に隣接してｐ型不純物拡散層を形成する工程（ｈ）と、工程（ｇ）及び工程（ｈ）よりも後に、第１のサイドウォールのうち、少なくともｐ型半導体層の上に形成されている部分を除去する工程（ｉ）と、工程（ｉ）よりも後に、半導体基板の上に全面に亘って、引っ張り応力を有する絶縁膜を形成する工程（ｊ）とを備え、第２のゲート電極と絶縁膜との間には、第２の側壁絶縁膜が形成されている構造を有している。
本発明の第２の側面に係る半導体装置の製造方法によると、同一の半導体基板上に、ｎ型トランジスタとｐ型トランジスタとが形成される場合に、ｎ型トランジスタのゲート電極の側面におけるサイドウォールを除去している。このため、絶縁膜が有する引っ張り応力が、ｎ型トランジスタのチャネル領域に効率的に印加されるので、チャネル領域における引っ張り応力を高めることができる。これにより、ｎ型トランジスタのチャネル領域では、電子の移動度が向上し、トランジスタ能力が向上する。一方、駆動能力を増加させる必要がないｐ型トランジスタのゲート電極の側面のサイドウォールは除去することなくそのまま残存させるので、チャネル領域における引っ張り応力は増加しない。
本発明の第２の側面に係る半導体装置の製造方法において、工程（ｆ）は、第１のゲート電極の側面に形成されたＬ字状の絶縁膜とＬ字状の絶縁膜の側面及び底面の上に形成された第１のサイドウォールとを有する前記第１の側壁絶縁膜を形成する工程を含むことことが好ましい。
このようにすると、引っ張り応力を有する絶縁膜が半導体基板に直接接することを抑制できるので、特性に悪影響を及ぼす可能性がある界面準位の形成を抑制できる。
この場合に、工程（ｉ）は、第１の側壁絶縁膜のうち、少なくともｐ型半導体層の上に形成されている部分を除去するものである。
本発明の一側面に係る半導体装置及びその製造方法によると、ｐ型半導体層におけるチャネル領域における引っ張り応力を高めて、ｐ型半導体層のチャネル領域における電子の移動度を向上させる。その結果、トランジスタ能力が向上する。
また、同一半導体基板上に、ｎ型トランジスタとｐ型トランジスタとが形成されている場合に、ｎ型トランジスタのチャネル領域では、電子の移動度を向上させる一方で、ｐ型トランジスタのチャネル領域では、正孔の移動度を低下させることが可能になる。
以下、本発明の各実施形態について、図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。なお、以下において、引っ張り応力とは、チャネル領域におけるトランジスタのゲート長方向に加えられる応力のことを言う。また、以下では、例として、チャネル方向を＜１１０＞の結晶軸方向に設定している。
以下に、本発明の第１の実施形態に係る半導体装置について説明する。
図１、図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示しており、図１は平面図であり、図２（ａ）は図１に示すIIa-IIa線の断面図であり、図２（ｂ）は図１に示すIIb-IIb線の断面図である。
図１、図２（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板１０１には、素子分離１０２によって区画されたｐ型ウェルを含むＮＭＩＳ領域１０３が形成されている。なお、本実施形態のこれ以降の説明においては、ＮＭＩＳ領域１０３は、素子分離１０２に囲まれた半導体基板１０１からなるＮ型ＭＩＳトランジスタの活性領域を意味するものとする。ＮＭＩＳ領域１０３には、ヒ素などのｎ型不純物イオンが注入されてなる不純物拡散層であるｎ型ソース・ドレイン拡散層１１８が形成されており、ｎ型ソース・ドレイン拡散層１１８は、後述するゲート部１１３の両側面の下側の領域に形成された接合深さが比較的浅いｎ型エクステンション拡散層１１７を有している（図２（ａ）参照）。
そして、図１に示すIIa-IIa線における断面では、ＮＭＩＳ領域１０３の上に、下から順に形成されたゲート絶縁膜１１１とゲート電極１１２とからなるＮ型ＭＩＳトランジスタを構成するゲート部１１３が形成されている（図１及び図２（ａ）参照）。
一方、図１に示すIIb-IIb線における断面では、素子分離１０２の上に、同様にゲート部１１３が形成されていることに加えて、該ゲート部１１３の側面上に、酸化膜よりなるＩ字状（板状）のオフセットスペーサ１１４が形成されている。さらに、オフセットスペーサ１１４の側面上及び半導体基板１０１の表面におけるオフセットスペーサ１１４の周辺部には、Ｌ字状の酸化膜１１５が形成されており、該Ｌ字状の酸化膜１１５の側面及び底面を覆うようにＳｉＮよりなるサイドウォール１１６が形成されている（図１及び図２（ｂ）参照）。
また、図１、図２（ａ）及び（ｂ）に示すように、半導体基板１の全面上には、ゲート部１１３、オフセットスペーサ１１４、Ｌ字状の酸化膜１１５及びサイドウォール１１６を覆うように、ＬＰ−ＣＶＤ法によって形成された引っ張り応力を内包する例えば窒化膜よりなるライナー膜１３５が形成されている。
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｆ）、図４（ａ）〜（ｆ）、図５（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示しており、各図（ａ）、（ｃ）及び（ｅ）は、図２（ａ）に示す断面に対応する工程順の断面図であり、各図（ｂ）、（ｄ）及び（ｆ）は、図２（ｂ）に示す断面に対応する工程順の断面図である。
まず、図３（ａ）及び（ｂ）に示すように、半導体基板１０１の上に、通常の素子分離形成方法によってＳＴＩ（shallow trench isolation）からなる素子分離１０２を形成した後、半導体基板１０１中に不純物注入を行って、ｐ型ウェルを含むＮＭＩＳ領域１０３を形成する。
次に、図３（ｃ）及び（ｄ）に示すように、半導体基板１０１の上に、熱酸化などによって絶縁膜１３１を形成した後に、該絶縁膜１３１の上にポリシリコン膜１３２を堆積する。
次に、図３（ｅ）及び（ｆ）に示すように、フォトリソグラフィー及びドライエッチング工程を用いてパターニングを行って、ＮＭＩＳ領域１０３及び素子分離１０２の上に、ＮＭＩＳ領域１０３を跨ぐように（図１参照）、ゲート絶縁膜１１１とゲート電極１１２とからなるＮ型ＭＩＳトランジスタを構成するゲート部１１３を形成する。
次に、図４（ａ）及び（ｂ）に示すように、例えば化学気相堆積（Chemical Vapor Deposition）法により、半導体基板１の全面上に、ゲート部１１３の側面及び上面を覆うように酸化膜１３３を形成する。
次に、図４（ｃ）及び（ｄ）に示すように、酸化膜１３３に対してエッチバックを行って、ＮＭＩＳ領域１０３上及び素子分離１０２上において、ゲート部１１３の側面に、酸化膜よりなるＩ字状のオフセットスペーサ１１４を形成する。続いて、ゲート部１１３及びオフセットスペーサ１１４をマスクとして、ＮＭＩＳ領域１０３中にヒ素などのｎ型不純物を注入することにより、ＮＭＩＳトランジスタのゲート部１１３の両側面の下側における領域にｎ型エクステンション拡散層１１７を形成する。
次に、図４（ｅ）及び（ｆ）に示すように、半導体基板１の全面上にシリコン酸化膜及びシリコン窒化膜を順次堆積する。その後、異方性ドライエッチングを用いて、シリコン酸化膜及びシリコン窒化膜を順次エッチングすることにより、ゲート部１１３の側面に、断面形状がＬ字状の酸化膜１１５を介してシリコン窒化膜からなるサイドウォール１１６を形成する。
次に、図５（ａ）及び（ｂ）に示すように、オフセットスペーサ１１４、Ｌ字状の酸化膜１１５及びサイドウォール１１６を注入マスクとして、ＮＭＩＳ領域１０３にｎ型不純物を注入する。続いて、熱処理を行って不純物を活性化することにより、ｎ型ソース・ドレイン拡散層１１８を形成する。
次に、図５（ｃ）及び（ｄ）に示すように、ＮＭＩＳ領域１０３のみが開口するように、素子分離１０２の上にレジストパターン１３４を形成する。その後、レジストパターン１３４をマスクとして、燐酸を含む溶液を用いて、等方性エッチングを行うことにより、ＮＭＩＳ領域１０３におけるサイドウォール１１６を除去する。続いて、レジストパターン１３４をマスクとして、フッ酸を含む溶液を用いて、等方性エッチングを行うことにより、ＮＭＩＳ領域１０３におけるオフセットスペーサ１１４及びＬ字状の酸化膜１１５を除去する。その後、レジストパターン１３４を除去する。
次に、図５（ｅ）及び（ｆ）に示すように、半導体基板１の全面上に、ゲート部１１３、オフセットスペーサ１１４、Ｌ字状の酸化膜１１５及びサイドウォール１１６を覆うように、ＬＰ−ＣＶＤ法により、例えば窒化膜よりなるライナー膜１３５を堆積する。ライナー膜１３５として、ここでは、窒化膜を採用したが、堆積後、室温に戻した際に、１．５ＧＰａ以上の内部応力を内包する膜であることが望ましい。
また、水素比率が高いガス雰囲気下において、ＬＰ−ＣＶＤ法を用いて窒化膜を堆積し、成膜後に、４００℃から５００℃の熱処理を加えて、膜内の水素組成を低下させることが望ましい。このようにすると、ライナー膜１３５の緻密性が向上するので、室温下では、ライナー膜１３５は収縮して、大きな引っ張り応力を内包する膜となる。
本発明の第１の実施形態に係る半導体装置及びその製造方法によると、半導体基板１０１における素子分離１０２によって区画されたｐ型ウェルを含むＮＭＩＳ領域１０３では、ゲート部１１３の側壁絶縁膜（オフセットスペーサ１１４、Ｌ字状の酸化膜１１５、及びサイドウォール１１６）が除去されている一方、ＮＭＩＳ領域１０３を囲む素子分離１０２の上では、ゲート部１１３の側壁絶縁膜（オフセットスペーサ１１４、Ｌ字状の酸化膜１１５、及びサイドウォール１１６）は残存させたままの構成を有している。これにより、Ｎ型ＭＩＳトランジスタのチャネル領域では、ライナー膜１３５が内包する引っ張り応力が、Ｎ型ＭＩＳトランジスタのチャネル領域に対して効率的に印加されるので、Ｎ型ＭＩＳトランジスタのチャネル領域における引っ張り応力を高めることができる。したがって、Ｎ型ＭＩＳトランジスタのチャネル領域における電子の移動度が向上し、トランジスタ能力が向上する。また、ＮＭＩＳ領域１０３における側壁絶縁膜を除去する際は、素子分離１０２はレジストパターン１３４によって覆われているので、素子分離１０２に対するエッチングダメージを防止することができる。このため、素子分離１０２がエッチングダメージを受けてＮＭＩＳ領域１０３が空気中に露出することによって界面準位が形成され、該界面準位が原因となるトランジスタの性能劣化を抑制することができる。
なお、本実施形態では、ゲート部１３及びゲート部２３の側面上にオフセットスペーサ１４及び２４を形成したが、このオフセットスペーサ１４及び２４は必ずしも形成する必要はない。また、サイドウォール１６、２６にシリコン窒化膜を用いて説明したが、シリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、プラズマ窒化膜、又はシリコン酸窒化膜を用いてよい。例えば、シリコン酸化膜でサイドウォールを形成する場合には、Ｌ字状の酸化膜１５、２５を設ける必要はない。
また、本実施形態では、ゲート部１１３におけるチャネル領域１０３に存在している部分の側面に形成した側壁絶縁膜の全て（オフセットスペーサ１１４、Ｌ字状の酸化膜１１５、及びサイドウォール１１６）を除去する場合について説明したが、後述する第３の実施形態と同様の効果を得る目的で、ゲート部１１３におけるチャネル領域１０３に存在している部分の側面に形成した側壁絶縁膜のうち、サイドウォール１１６のみを除去した構成でも構わない。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。
本発明の第２の実施形態に係る半導体装置及びその製造方法では、同一の半導体基板上に、ＮＭＩＳ領域及びＰＭＩＳ領域が形成されている場合に、Ｎ型ＭＩＳトランジスタのチャネル領域では、電子の移動度を向上させる一方で、Ｐ型ＭＩＳトランジスタのチャネル領域では、正孔の移動度を低下させる構造及びその実現方法を提供するものである。
以下に、本発明の第２の実施形態に係る半導体装置について説明する。
図６は、本発明の第２の実施形態に係る半導体装置の断面構造を示している。
図６に示すように、例えばシリコンよりなる半導体基板１には、素子分離２によって互いに分離されたｐ型ウェルを含むＮＭＩＳ領域３とｎ型ウェルを含むＰＭＩＳ領域４とが形成されている。なお、本実施形態のこれ以降の説明においては、ＮＭＩＳ領域３及びＰＭＩＳ領域４は、素子分離２に囲まれた半導体基板１からなるＮ型ＭＩＳトランジスタの活性領域及びＰ型ＭＩＳトランジスタの活性領域を意味するものとする。ＮＭＩＳ領域３の上には、下から順に形成されたゲート絶縁膜１１とゲート電極１２とからなるＮＭＩＳトランジスタを構成するゲート部１３が形成されている。また、ＰＭＩＳ領域４の上には、下から順に形成されたゲート絶縁膜２１とゲート電極２２とからなるＮ型ＭＩＳトランジスタを構成するゲート部２３が形成されている。
ＮＭＩＳ領域３には、ヒ素などのｎ型不純物イオンが注入されてなる不純物拡散層であるｎ型ソース・ドレイン拡散層１８が形成されている。ｎ型ソース・ドレイン拡散層１８は、ゲート部１３の両側面の下側の領域に形成された接合深さが比較的浅いｎ型エクステンション拡散層１７を有している。また、ＰＭＩＳ領域４には、ホウ素などのｐ型の不純物イオンが注入されてなり、ｐ型エクステンション拡散層２７を有するｐ型ソース・ドレイン拡散層２８が形成されている。
Ｐ型ＭＩＳトランジスタを構成するゲート部２３の側面上には酸化膜よりなるＩ字状（板状）のオフセットスペーサ２４が形成されている。オフセットスペーサ２４の側面上及び半導体基板１の表面におけるオフセットスペーサ２４の周辺部には、Ｌ字状の酸化膜２５が形成されており、該酸化膜２５の側面及び底面を覆うようにシリコン窒化膜よりなるサイドウォール２６が形成されている。
半導体基板１の全面上には、ＮＭＩＳ領域３におけるゲート部１３、並びに、ＰＭＩＳ領域４におけるゲート部２３、オフセットスペーサ２４、Ｌ字状の酸化膜２５及びサイドウォール２６を覆うように、ＬＰ−ＣＶＤ法によって形成された引っ張り応力を内包する例えば窒化膜よりなるライナー膜３５が形成されている。
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）及び図９（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。
まず、図７（ａ）に示すように、半導体基板１の上に、通常の素子分離形成方法によってＳＴＩからなる素子分離２を形成した後、半導体基板１中に不純物注入を行うことにより、ｐ型ウェルを含むＮＭＩＳ領域３及びｎ型ウェルを含むＰＭＩＳ領域４をそれぞれ異なる工程にて形成する。
次に、図７（ｂ）に示すように、半導体基板１の上に、熱酸化などによって絶縁膜３１を形成した後に、該絶縁膜３１の上にポリシリコン膜３２を堆積する。
次に、図７（ｃ）に示すように、フォトリソグラフィー及びドライエッチング工程を用いてパターニングを行って、ＮＭＩＳ領域３には、ゲート絶縁膜１１とゲート電極１２とからなるＮＭＩＳトランジスタを構成するゲート部１３を形成すると共に、ＰＭＩＳ領域４には、ゲート絶縁膜２１とゲート電極２２とからなるＰ型ＭＩＳトランジスタを構成するゲート部２３を形成する。
次に、図７（ｄ）に示すように、例えば化学気相堆積（ＣＶＤ）により、半導体基板１の全面上に、ゲート部１３及びゲート部２３の側面及び上面を覆うように、酸化膜３３を形成する。
次に、図８（ａ）に示すように、酸化膜３３に対してエッチバックを行って、ＮＭＩＳ領域３において、ゲート部１３の側面に、断面形状がＩ字状のオフセットスペーサ１４を形成すると共に、ＰＭＩＳ領域４において、ゲート部２３の側面に、断面形状がＩ字状のオフセットスペーサ２４を形成する。続いて、ＮＭＩＳ領域３を開口するレジストマスク（図示せず）を用いると共に、ゲート電極１２及びオフセットスペーサ１４をマスクとして、ヒ素などのｎ型不純物を注入することにより、Ｎ型ＭＩＳトランジスタのゲート部１３の両側面の下側における領域にｎ型エクステンション拡散層１７を形成する。また、一方で、ＰＭＩＳ領域を開口するレジストマスク（図示せず）を用いると共に、ゲート電極２２及びオフセットスペーサ２４をマスクとして、ホウ素などのｐ型不純物を注入することにより、Ｐ型ＭＩＳトランジスタのゲート部２３の両側面の下側における領域にＰ型エクステンション拡散層２７を形成する。
次に、図８（ｂ）に示すように、半導体基板１の全面上に例えばシリコン酸化膜及びシリコン窒化膜を順次堆積する。その後、異方性ドライエッチングを用いて、シリコン酸化膜及びシリコン窒化膜を順次エッチングすることにより、ゲート部１３の側面に断面形状がＬ字状の酸化膜１５を介してシリコン窒化膜からなるサイドウォール１６を形成するとともに、ゲート部２３の側面に断面形状がＬ字状の酸化膜２５を介してシリコン窒化膜からなるサイドウォール２６を形成する。
次に、図８（ｃ）に示すように、オフセットスペーサ１４、Ｌ字状の酸化膜１５及びサイドウォール１６を注入マスクとして、ＮＭＩＳ領域３に選択的にｎ型不純物を注入する。また、ＰＭＩＳ領域４には、オフセットスペーサ２４、Ｌ字状の酸化膜２５及びサイドウォール２６を注入マスクとして、ＰＭＩＳ領域４に選択的にｐ型不純物の注入を行う。続いて、熱処理を行って不純物を活性化することにより、ｎ型ソース・ドレイン拡散層１８及びｐ型ソース・ドレイン拡散層２８を形成する。
次に、図８（ｄ）に示すように、素子分離２及びＰＭＩＳ領域４の上に、ＮＭＩＳ領域３のみが開口するように、レジストパターン３４を形成する。ここで、レジストパターン３４は、後述するエッチングによって素子分離２がダメージを受けないように形成されている。
次に、図９（ａ）に示すように、レジストパターン３４をマスクとして、燐酸を含む溶液を用いて、等方性エッチングを行うことにより、ＮＭＩＳ領域３におけるサイドウォール１６を除去する。続いて、レジストパターン３４をマスクとして、フッ酸を含む溶液を用いて、等方性エッチングを行うことにより、ＮＭＩＳ領域３におけるＬ字状の酸化膜１５及びオフセットスペーサ１４を除去する。その後、レジストパターン３４を除去する。このＬ字状の酸化膜１５及びオフセットスペーサ１４を除去する際、素子分離２はレジストパターン３４によって覆われているので、素子分離２がダメージを受けることはない。
次に、図９（ｂ）に示すように、半導体基板１の全面上に、ＮＭＩＳ領域３におけるゲート部１３、並びに、ＰＭＩＳ領域４におけるゲート部２３、オフセットスペーサ２４、Ｌ字状の酸化膜２５及びサイドウォール２６を覆うように、ＬＰ−ＣＶＤ法により、例えば窒化膜よりなるライナー膜３５を堆積する。ライナー膜３５として、ここでは、窒化膜を採用したが、堆積後、室温に戻した際に、１．５ＧＰａ以上の内部応力を内包する膜であることが望ましい。
また、水素比率が高いガス雰囲気下において、ＬＰ−ＣＶＤ法を用いて窒化膜を堆積し、成膜後に、４００℃から５００℃の熱処理を加えて、膜内の水素組成を低下させることが望ましい。このようにすると、ライナー膜３５の緻密性が向上するので、室温下では、ライナー膜３５は収縮して、大きな引っ張り応力を内包する膜となる。
本発明の第２の実施形態に係る半導体装置及びその製造方法によると、同一の半導体基板上に、ＮＭＩＳ領域３及びＰＭＩＳ領域４が形成されている場合に、ＮＭＩＳ領域３では、Ｎ型ＭＩＳトランジスタのゲート部１３の側面の側壁絶縁膜は除去されている。このため、ライナー膜３５が有する引っ張り応力が、Ｎ型ＭＩＳトランジスタのチャネル領域に効率的に印加されるので、Ｎ型ＭＩＳトランジスタのチャネル領域における引っ張り応力を高めることができる。これにより、Ｎ型ＭＩＳトランジスタのチャネル領域では、電子の移動度が向上し、トランジスタ能力が向上する。一方、駆動能力を増加させる必要がないＰＭＩＳ領域４では、Ｐ型ＭＩＳトランジスタのゲート部２３の側面にオフセットスペーサ２４、Ｌ字状の酸化膜２５、及びサイドウォール２６はそのまま残存しているので、Ｐ型ＭＩＳトランジスタのチャネル領域における引っ張り応力は増加しない。
具体的には、トランジスタのゲート長が５０ｎｍであり、ライナー膜における引っ張り応力が１．７ＧＰａ程度であるときに、側壁絶縁膜が形成されている場合（本実施形態では、ＰＭＩＳ領域４）では、チャネル領域における引っ張り応力は１７０ＭＰａ程度になり、電子の移動度は２．５％程度増加する一方、正孔の移動度は５％程度減少する。また、側壁絶縁膜が形成されていない場合（本実施形態では、ＮＭＩＳ領域３）では、チャネル領域における引っ張り応力は６００ＭＰａ程度（側壁絶縁膜が形成されている場合と比較して４倍程度）になり、電子の移動度は１０％程度増加する一方、正孔の移動度は２０％程度減少する。
なお、本実施形態では、ゲート部１３及びゲート部２３の側面上にオフセットスペーサ１４及び２４を形成したが、このオフセットスペーサ１４及び２４は必ずしも形成する必要はない。また、サイドウォール１６、２６にシリコン窒化膜を用いて説明したが、シリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、プラズマ窒化膜、又はシリコン酸窒化膜を用いてよい。例えば、シリコン酸化膜でサイドウォールを形成する場合には、Ｌ字状の酸化膜１５、２５を設ける必要はない。
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。
本発明の第３の実施形態に係る半導体装置及びその製造方法では、同一の半導体基板上に、ＮＭＩＳ領域及びＰＭＩＳ領域が形成されている場合に、Ｎ型ＭＩＳトランジスタのチャネル領域では、電子の移動度を向上させる一方で、Ｐ型ＭＩＳトランジスタのチャネル領域では、正孔の移動度を低下させる構造及びその方法を提供するものである。これにより、高いトランジスタ能力（駆動能力）を有する半導体装置を実現する。
以下に、本発明の第３の実施形態に係る半導体装置について説明する。
図１０は、本発明の第３の実施形態に係る半導体装置の断面構造を示している。
図１０に示す半導体装置は、ＮＭＩＳ領域３におけるゲート部１３の側面に、側壁絶縁膜を有している点で、前述した第２の実施形態に係る半導体装置と異なっており、その他の構成は共通している。すなわち、ＮＭＩＳ領域３におけるゲート部１３の側面には、酸化膜よりなるＩ状のオフセットスペーサ１４が形成されており、オフセットスペーサ１４の側面上及び半導体基板１の表面におけるオフセットスペーサ１４の周辺部には、Ｌ字状の酸化膜１５が形成されている点で、第２の実施形態に係る半導体装置におけるＮＭＩＳ領域３の構成と異なっている。
そして、半導体基板１の全面上には、ＮＭＩＳ領域３におけるゲート部１３、オフセットスペーサ１４及びＬ字状の酸化膜１５、並びに、ＰＭＩＳ領域４におけるゲート部２３、オフセットスペーサ２４、Ｌ字状の酸化膜２５及びサイドウォール２６を覆うように、ＬＰ−ＣＶＤ法によって形成された引っ張り応力を内包する例えば窒化膜よりなるライナー膜４２が形成されている。
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
図１１（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。なお、本発明の第３の実施形態に係る半導体装置の製造方法における各工程のうち、前述した第２の実施形態に係る半導体装置の製造方法の各工程と共通する部分の説明は省略し、異なる点を中心に説明する。
まず、前述した図７（ａ）〜（ｄ）、図８（ａ）〜（ｃ）までの工程を同様に行う。
次に、図１１（ａ）に示すように、素子分離２の上を除くＰＭＩＳ領域４の上に、レジストパターン４１を形成する。ここで、前述した第３の実施形態におけるレジストパターン３４と異なり、レジストパターン４１が素子分離２の上に形成されていないのは、後述するエッチングによって素子分離２がダメージを受けないからであるが、前述したレジストパターン３４と同様に素子分離２の上に形成しても構わないことは当然である。
次に、図１１（ｂ）に示すように、レジストパターン４１をマスクとして、燐酸を含む溶液を用いて、等方性エッチングを行うことにより、ＮＭＩＳ領域３におけるサイドウォール１６を除去する。その後、レジストパターン４１を除去する。なお、サイドウォール１６の除去は燐酸を含む溶液を用いて行うので、素子分離２がダメージを受けることはない。
次に、図１１（ｃ）に示すように、半導体基板１の全面上に、ＮＭＩＳ領域３におけるゲート部１３、オフセットスペーサ１４及びＬ字状の酸化膜１５、並びに、ＰＭＩＳ領域４におけるゲート部２３、オフセットスペーサ２４、Ｌ字状の酸化膜２５及びサイドウォール２６を覆うように、ＬＰ−ＣＶＤ法により、引っ張り応力を有する例えば窒化膜よりなるライナー膜４２を堆積する。なお、第１の実施形態と同様に、ライナー膜４２は、堆積後、室温に戻した際に、１．５ＧＰａ以上の内部応力を内包する膜であることが望ましい。また、水素比率が高いガス雰囲気下において、ＬＰ−ＣＶＤ法を用いて窒化膜を堆積し、成膜後に、４００℃から５００℃の熱処理を加えて、膜内の水素組成を低下させることが望ましいことも同様である。
本発明の第３の実施形態に係る半導体装置及びその製造方法によると、同一の半導体基板上に、ＮＭＩＳ領域３及びＰＭＩＳ領域４が形成されている場合に、ＮＭＩＳ領域３では、Ｎ型ＭＩＳトランジスタのゲート部１３の側面にオフセットスペーサ１４及びＬ字状の酸化膜１５のみ形成しており、サイドウォール１６は除去されている。このように、Ｎ型ＭＩＳトランジスタのゲート部１３の側面における側壁絶縁膜の一部が除去されているので、ライナー膜４２が有する引っ張り内部応力が、Ｎ型ＭＩＳトランジスタのチャネル領域に対して、後述するように第２の実施形態よりも劣るものの効率的に印加される。このため、Ｎ型ＭＩＳトランジスタのチャネル領域における引っ張り応力を高めることができる。これにより、Ｎ型ＭＩＳトランジスタのチャネル領域では、電子の移動度が向上し、トランジスタ能力が向上する。また、Ｎ型ＭＩＳトランジスタのゲート部１３の側面には、オフセットスペーサ１４及びＬ字状の酸化膜１５が残存しているので、第２の実施形態と異なり、半導体基板１表面のエッチングダメージが軽減されると共に、半導体基板１とライナー膜４２とが直接接することを低減し、特性に悪影響を及ぼす可能性がある界面順位の形成を抑制することができる。一方、駆動能力を増加させる必要がないＰＭＩＳ領域４では、Ｐ型ＭＩＳトランジスタのゲート部２３の側面にオフセットスペーサ２４、Ｌ字状の酸化膜２５、及びサイドウォール３６がそのまま残存しているので、Ｐ型ＭＩＳトランジスタのチャネル領域における引っ張り応力は増加しない。
具体的には、トランジスタのゲート長が５０ｎｍであり、ライナー膜における引っ張り内部応力が１．７ＧＰａ程度であるときに、側壁絶縁膜が形成されている場合（本実施形態では、ＰＭＩＳ領域４）では、チャネル領域における引っ張り応力は１７０ＭＰａ程度になり、電子の移動度は２．５％程度増加する一方、正孔の移動度は５％程度減少する。また、側壁絶縁膜の一部が除去されている場合（本実施形態では、サイドウォール１６が除去されたＮＭＩＳ領域３）では、チャネル領域における引っ張り応力は２５０ＭＰａ程度になり、電子の移動度は４％程度増加する一方、正孔の移動度は７．５％程度減少する。
なお、以上の第２及び第３の実施形態において、ＮＭＩＳ領域３上に形成されるゲート部１３が、第１の実施形態と同様に、ＮＭＩＳ領域３を跨ぐように素子分離２の上にも形成されている場合であってもよく、その場合には、同様に、素子分離２上の側壁絶縁膜は除去せずに、ＮＭＩＳ領域３上の側壁絶縁膜を、第２及び第３の実施形態で示したように除去することもできる。
また、以上の第１〜第３の実施形態において、キャリアの移動度の変化は、キャリアの種類、キャリアの伝導方向に応じて異なるので、設定するチャネル方向に応じて、適切な設計を適宜行えばよい。
高いトランジスタ能力を有する半導体装置の製造に有用である。
本発明の第１の実施形態に係る半導体装置の構造を示す要部平面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図であり、（ａ）は、図１のIIa-IIa線の断面図であり、（ｂ）は、図１のIIb-IIb線の断面図である。 （ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す要部断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す要部断面図である。 本発明の第３の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す要部断面図である。 従来の半導体装置の構造を示す要部断面図である。
符号の説明
１０１、１ 半導体基板
１０２、２ 素子分離
１０３、３ ＮＭＩＳ領域
４ ＰＭＩＳ領域
１１１、１１、２１ ゲート絶縁膜
１１２、１２、２２ ゲート電極
１１３、１３、２３ ゲート部
１１４、１４、２４ Ｉ字状のオフセットスペーサ
１１５、１５、２５ Ｌ字状の酸化膜
１１６、２６ サイドウォール
１１７、１７ ｎ型エクステンション拡散層
２７ ｐ型エクステンション拡散層
１１８、１８ ｎ型ソースドレイン拡散層
２８ ｐ型エクステンション拡散層
１３１、３１ 絶縁膜
１３２、３２ ポリシリコン膜
１３３、３３ 酸化膜
１３４、３４、４１ レジストパターン
１３５、３５、４２ ライナー膜

Claims (15)

  1. 半導体基板上に第１のＭＩＳ型トランジスタを有する半導体装置であって、
    前記第１のＭＩＳ型トランジスタは、
    前記半導体基板における素子分離によって区画されたｐ型半導体層と、
    前記ｐ型半導体層の上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の上及び前記素子分離の上に、前記ｐ型半導体層を跨ぐように形成された第１のゲート電極と、
    前記第１のゲート電極における前記素子分離の上に形成されている部分の側面に形成され、少なくとも第１のサイドウォールを有する第１の側壁絶縁膜と、
    前記ｐ型半導体層における前記第１のゲート電極の外側に形成されたｎ型エクステンション拡散層と、
    前記ｎ型半導体層における前記ｎ型エクステンション拡散層に隣接する領域に形成されたｎ型不純物拡散層とを備え、
    前記第１のゲート電極における前記ｐ型半導体層の上に形成されている部分の側面には前記第１のサイドウォールが形成されていない構造を有しており、
    前記半導体基板上に、前記第１のＭＩＳ型トランジスタを覆うように形成され、引っ張り応力を有する絶縁膜をさらに備えていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    第２のＭＩＳ型トランジスタをさらに有し、
    前記第２のＭＩＳ型トランジスタは、
    前記半導体基板における前記素子分離によって区画されたｎ型半導体層と、
    前記ｎ型半導体層の上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
    前記第２のゲート電極の側面に形成された少なくとも第２のサイドウォールを有する第２の側壁絶縁膜と、
    前記ｎ型半導体層における前記第２のゲート電極の外側に形成されたｐ型エクステンション拡散層と、
    前記ｎ型半導体層における前記ｐ型エクステンション拡散層に隣接する領域に形成されたｐ型不純物拡散層とを備え、
    前記引っ張り応力を有する絶縁膜は、前記第２のＭＩＳ型トランジスタをさらに覆うように形成されていることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のゲート電極における前記ｐ型半導体層の上に形成されている部分の側面には、前記第１の側壁絶縁膜が形成されていない構造を有していることを特徴とする半導体装置。
  4. 請求項１又は２に記載の半導体装置において、
    前記第１の側壁絶縁膜は、前記第１のサイドウォールと前記第１のゲート電極の側面及び前記素子分離の上との間にＬ字状の絶縁膜をさらに備え、
    前記第１のゲート電極における前記ｐ型半導体層上に形成されている部分の側面には、前記Ｌ字状の絶縁膜が形成されていることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記Ｌ字状の絶縁膜は、前記第１のゲート電極の側面に形成された断面形状がＩ字状の第１の絶縁膜と、
    前記第１の絶縁膜の側面に形成され、断面形状がＬ字状の第２の絶縁膜とよりなることを特徴とする半導体装置。
  6. 半導体基板上に第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとを有する半導体装置であって、
    前記第１のＭＩＳ型トランジスタは、
    前記半導体基板における素子分離によって区画されたｐ型半導体層と、
    前記ｐ型半導体層の上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
    前記ｐ型半導体層における前記第１のゲート電極の外側に形成されたｎ型エクステンション拡散層と、
    前記ｐ型半導体層における前記ｎ型エクステンション拡散層に隣接する領域に形成されたｎ型不純物拡散層とを備え、
    前記第２のＭＩＳ型トランジスタは、
    前記半導体基板における前記素子分離によって区画されたｎ型半導体層と、
    前記ｎ型半導体層の上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
    前記第２のゲート電極の側面に形成された少なくともサイドウォールを有する側壁絶縁膜と、
    前記ｎ型半導体層における前記第２のゲート電極の外側に形成されたｐ型エクステンション拡散層と、
    前記ｎ型半導体層における前記ｎ型エクステンション拡散層に隣接する領域に形成されたｐ型不純物拡散層とを備え、
    前記半導体基板の上に、前記第１のＭＩＳ型トランジスタと前記第２のＭＩＳ型トランジスタとを覆うように形成され、引っ張り応力を有する絶縁膜とをさらに備え、
    前記第１のゲート電極の側面には、前記サイドウォールが形成されていない構造を有していることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１のゲート電極の側面には、前記側壁絶縁膜が形成されていない構造を有していることを特徴とする半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記側壁絶縁膜は、前記サイドウォールと前記第２のゲート電極の側面及び前記ｎ型半導体層の上との間に断面形状がＬ字状の絶縁膜をさらに備え、
    前記第１のゲート電極の側面には、前記Ｌ字状の絶縁膜が形成されていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記Ｌ字状の絶縁膜は、前記第１のゲート電極の側面に形成されたＩ字状の第１の絶縁膜と、前記第１の絶縁膜の側面に形成された断面形状がＬ字状の第２の絶縁膜とよりなることを特徴とする半導体装置。
  10. 半導体基板における素子分離によって区画されたｐ型半導体層を形成する工程（ａ）と、
    前記ｐ型半導体層上にゲート絶縁膜を形成した後、前記ゲート絶縁膜及び前記素子分離の上に、前記ｐ型半導体層を跨ぐように、ゲート電極を形成する工程（ｂ）と、
    ｐ型半導体層における前記ゲート電極の側方下に位置する領域にｎ型エクステンション拡散層を形成する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記ゲート電極の側面上に少なくともサイドウォールを有する側壁絶縁膜を形成する工程（ｄ）と、
    前記ｐ型半導体層における前記側壁絶縁膜の側方下に位置する領域に、前記ｎ型エクステンション拡散層に隣接してｎ型不純物拡散層を形成する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記サイドウォールにおける前記ｐ型半導体層の上に位置する部分を選択的に除去する工程（ｆ）と、
    前記工程（ｆ）よりも後に、前記半導体基板の上に全面に亘って、引っ張り応力を有する絶縁膜を形成する工程（ｇ）とを備え、
    前記ゲート電極における前記素子分離の上に形成されている部分と前記絶縁膜との間には、前記サイドウォールを有する側壁絶縁膜が形成されていることを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｄ）では、前記ゲート電極の側面に、Ｌ字状の絶縁膜と前記Ｌ字状の絶縁膜の側面及び底面の上に形成された前記サイドウォールとを有する前記側壁絶縁膜を形成することを特徴とする半導体装置の製造方法。
  12. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記工程（ｆ）では、前記側壁絶縁膜における前記ｐ型半導体層の上に形成されている部分を除去することを特徴とする半導体装置の製造方法。
  13. 半導体基板における素子分離によって区画されたｐ型半導体層とｎ型半導体層とを形成する工程（ａ）と、
    前記ｐ型半導体層の上に、第１のゲート絶縁膜を介して第１のゲート電極を形成する工程（ｂ）と、
    前記ｎ型半導体層の上に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｃ）と、
    前記ｐ型半導体層における前記第１のゲート電極の側方下に位置する領域にｎ型エクステンション拡散層を形成する工程（ｄ）と、
    前記ｎ型半導体層における前記第２のゲート電極の側方下に位置する領域にｐ型エクステンション拡散層を形成する工程（ｅ）と、
    前記工程（ｄ）及び前記工程（ｅ）よりも後に、前記第１のゲート電極の側面に少なくとも第１のサイドウォールを有する第１の側壁絶縁膜を形成すると共に前記第２のゲート電極の側面に少なくとも第２のサイドウォールを有する第２の側壁絶縁膜を形成する工程（ｆ）と、
    前記ｐ型半導体層における前記第１の側壁絶縁膜の側方下に位置する領域に前記ｎ型エクステンション拡散層に隣接してｎ型不純物拡散層を形成する工程（ｇ）と、
    前記ｎ型半導体層における前記第２の側壁絶縁膜の側方下に位置する領域に前記ｐ型エクステンション拡散層に隣接してｐ型不純物拡散層を形成する工程（ｈ）と、
    前記工程（ｇ）及び前記工程（ｈ）よりも後に、前記第１のサイドウォールのうち、少なくとも前記ｐ型半導体層の上に形成されている部分を除去する工程（ｉ）と、
    前記工程（ｉ）よりも後に、前記半導体基板の上に全面に亘って、引っ張り応力を有する絶縁膜を形成する工程（ｊ）とを備え、
    前記第２のゲート電極と前記絶縁膜との間には、前記第２の側壁絶縁膜が形成されている構造を有していることを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第１のゲート電極の側面に形成されたＬ字状の絶縁膜と前記Ｌ字状の絶縁膜の側面及び底面の上に形成された前記第１のサイドウォールとを有する前記第１の側壁絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  15. 請求項１３又は１４に記載の半導体装置の製造方法において、
    前記工程（ｉ）では、前記第１の側壁絶縁膜のうち、少なくとも前記ｐ型半導体層の上に形成されている部分を除去することを特徴とする半導体装置の製造方法。
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