CN108470766A - 全包覆栅极晶体管及其制造方法 - Google Patents

全包覆栅极晶体管及其制造方法 Download PDF

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Abstract

本发明公开了一种全包覆栅极晶体管，包括：具有初始的第一宽度的鳍体，鳍体的底部通过第一绝缘层隔离；源区和漏区形成于对应的沟道区两侧的鳍体中；在伪栅去除后，在沟道区中形成有多条具有第一宽度的沟道线体，各沟道线体由对沟道区中的鳍体在纵向分割形成；在金属栅极结构形成之前，各沟道线体的进行了各向同性刻蚀的减薄并具有第二宽度，金属栅极结构覆盖在具有第二宽度的各沟道线体的周侧。本发明还公开了一种全包覆栅极晶体管的制造方法。本发明能降低沟道线体的宽度和减少工艺过程中的鳍体的深宽比，降低工艺难度，能防止鳍体的弯曲和倒塌，能增加嵌入式结构的面积和晶格缺陷，能增加源漏区的接触孔的接触面积并降低接触电阻。

Description

全包覆栅极晶体管及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种全包覆栅极(Gate AllAround，GAA)晶体管(FET)。本发明还涉及一种全包覆栅极晶体管的制造方法。
背景技术
GAA FET也称纳米线(Nano Wire)FET，随半导体工艺不断发展，GAA FET将开始应用于5奈米工艺流程。GAA FET的制造工艺流程开始也与鳍式晶体管(FinFET)工艺相同，GAAFET的鳍体(Fin body)通常由多次硅(Si)和锗硅(SiGe)外延层的叠加层光刻刻蚀后形成，在实际工艺中，需要对鳍体的宽度即鳍宽和高度即鳍高进行控制，以克服来自于鳍中心的亚阈值漏电流(Sub-threshold leakage)和满足晶体管电流量；为例控制亚阈值漏电流，需要减少鳍宽，使得沟道的长宽比较大；为了满足晶体管的电流量，需要增加鳍高。但是减少鳍宽以及增加鳍高会增加鳍体的深宽比(aspect ratio)，在高深宽比情况下,鳍体容易产生弯曲(bending)与倒塌(collapse)。
如图1所示，是现有全包覆栅极晶体管的平面图；图2是现有全包覆栅极晶体管的剖面图，图2是沿图1的虚线AA处的剖面图；现有全包覆栅极晶体管包括：
形成于半导体衬底如硅衬底1上的鳍体2，鳍体2的底部通过绝缘层3隔离，绝缘层3通常采用浅沟槽场氧。
在鳍体2的顶部的沟道区的区域中被纵向分割形成多条沟道线体21。金属栅(MG)4将对应的沟道线体21全包覆；通常，金属栅4和沟道线体21的材料之间隔离有采用高介电常数材料(HK)的栅介质层，整个栅极结构为HKMG。由图1的平面图可知，鳍体2包括多条且平行排列，金属栅4也包括多条且平行排列，各金属栅4和长度方向和鳍体2的长度方向垂直。
图1中显示了N型全包覆栅极晶体管101和P型全包覆栅极晶体管102。N型全包覆栅极晶体管101的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiP外延层5。P型全包覆栅极晶体管102的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiGe外延层6。N型全包覆栅极晶体管101的栅介质层采用标记71表示，P型全包覆栅极晶体管102的栅介质层采用标记72表示。
由图1中所示可知，被金属栅4所覆盖的鳍体2的表面用于形成沟道，沟道的长度为L，沟道的宽度为W，由图1所示可知，沟道的宽度W即为鳍体2的宽度。随着半导体工艺的发展，L需要等比例缩小；同时，W也必须等比例缩小。
由于嵌入式SiGe外延层6和嵌入式SiP外延层5是对鳍体2进行刻蚀后进行外延形成的，故随着W的缩小，也即鳍体2的宽度的缩小，嵌入式SiGe外延层6和嵌入式SiP外延层5的尺寸宽度势必会缩小，这会影响到嵌入式SiGe外延层6和嵌入式SiP外延层5的外延工艺，使嵌入式SiGe外延层6和嵌入式SiP外延层5的外延均匀性受到影响。
同时，由于全包覆栅极晶体管的源区和漏区都是形成于对应的嵌入式SiGe外延层6或嵌入式SiP外延层5的表面，源区和漏区顶部的接触孔也会形成于嵌入式SiGe外延层6或嵌入式SiP外延层5的顶部，嵌入式SiGe外延层6或嵌入式SiP外延层5的宽度的缩小会减少接触孔的接触面积，这会增加接触孔的接触电阻。
另外，随着W的缩小，同时鳍体2的高度又需要增加，故鳍体2的深宽比会较大，较大的深宽比会使鳍体2容易产生弯曲或倒塌。
发明内容
本发明所要解决的技术问题是提供一种全包覆栅极晶体管，能保证在降低沟道线体的宽度的条件下减少工艺过程中的鳍体的深宽比从而降低工艺难度。为此，本发明还提供一种全包覆栅极晶体管的制造方法。
为解决上述技术问题，本发明提供的全包覆栅极晶体管包括：
鳍体，由形成于半导体衬底上的第一半导体外延层进行光刻刻蚀后形成的条状结构，所述鳍体具有初始的第一宽度。
所述鳍体的底部通过第一绝缘层隔离且而被所述第一绝缘层隔离的所述鳍体的底部保持第一宽度。
源区和漏区形成于对应的沟道区两侧的所述鳍体中且所述源区和所述漏区的形成区域通过覆盖在所述沟道区的顶部表面和侧面的伪栅自对准定义。
在所述伪栅去除后，在所述沟道区中形成有多条具有第一宽度的沟道线体，各所述沟道线体由对所述沟道区中的所述鳍体在纵向分割形成。
所述伪栅去除之后以及在所述金属栅极结构形成之前，各所述沟道线体的进行了各向同性刻蚀的减薄，减薄后的各所述沟道线体具有第二宽度，所述金属栅极结构覆盖在具有第二宽度的各所述沟道线体的周侧。
通过减少所述第二宽度增加所述沟道区的沟道的长宽比；所述第一宽度大于所述第二宽度，通过所述第一宽度降低所述金属栅极结构形成前的所述鳍体的深宽比。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一绝缘层为氧化层。
进一步的改进是，所述第一半导体外延层由多层硅外延层和锗硅外延层交叠堆叠而成。
进一步的改进是，所述沟道线体对应的所述硅外延层组成，所述沟道线体之间的所述鳍体材料被去除。
进一步的改进是，所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
进一步的改进是，所述全包覆栅极晶体管包括N型全包覆栅极晶体管，所述源区和所述漏区由第一嵌入式外延层组成；或者，所述全包覆栅极晶体管包括P型全包覆栅极晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
进一步的改进是，所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数；所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
进一步的改进是，所述伪栅由栅氧化层和多晶硅栅叠加而成。
进一步的改进是，所述金属栅极结构为HKMG。
为解决上述技术问题，本发明提供的全包覆栅极晶体管的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一半导体外延层，对所述第一半导体外延层进行光刻刻蚀形成具有条状结构的鳍体，所述鳍体具有初始的第一宽度，通过所述第一宽度降低所述鳍体的深宽比。
步骤二、在所述鳍体的底部形成第一绝缘层实现所述鳍体底部的隔离。
步骤三、形成伪栅，所述伪栅覆盖所述鳍体的顶部表面和侧面，所述伪栅所覆盖的所述鳍体的区域对应于沟道区。
步骤四、在所述伪栅两侧的所述鳍体表面形成源区和漏区。
步骤五、去除所述伪栅，对所述沟道区中的所述鳍体进行纵向分割形成多条具有第一宽度的沟道线体。
步骤六、对所述沟道线体进行减薄，减薄后的各所述沟道线体具有第二宽度。
步骤七、形成金属栅极结构，所述金属栅极结构覆盖在具有第二宽度的各所述沟道线体的周侧；所述第一宽度大于所述第二宽度，通过减少所述第二宽度增加所述沟道区的沟道的长宽比。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一半导体外延层由多层硅外延层和锗硅外延层交叠堆叠而成。
进一步的改进是，所述沟道线体对应的所述硅外延层组成，所述沟道线体之间的所述鳍体材料被去除。
进一步的改进是，所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
本发明对鳍体的结构做了特别的设计，鳍体的宽度不再是单一宽度，而是根据工艺的需要对鳍体宽度进行了相应的设计：
首先，本发明的鳍体的初始的宽度即第一宽度具有较大的值，较大的第一宽度首先能够保证鳍体的深宽比降低，有利于降低工艺的复杂度，如能使鳍体的光刻刻蚀工艺变得更加简单；深宽比的降低还有利于防止鳍体在工艺过程中出现弯曲或倒塌等缺陷。
其次、较宽的第一宽度会一直保持到源漏区形成之后，源漏区中通常会采用嵌入式结构，较宽的第一宽度会使嵌入式结构的具有较大的宽度，尺寸的增加有利于嵌入式结构的外延生长，增加嵌入式结构的外延面积并减少嵌入式结构的晶格缺陷。
再次、嵌入式结构的面积增加还有利于源漏区顶部的接触孔的尺寸增加，从而能改善源漏区顶部的接触孔的接触性能，降低接触电阻。
再次、本发明仅在沟道区对应的鳍体顶部形成较小的第二宽度的沟道线体，在伪栅去除后金属栅形成之前采用全面刻蚀工艺缩小形成，这种工艺流程简单，成本低。
另外，本发明的宽度较小的第二宽度的区域是自动定位于被金属栅所覆盖的沟道区的区域中，从而能减少沟道区的宽度，也即本发明能在实现对沟道区的长度缩小的条件下同时对沟道区的宽度进行缩小，保证沟道区的长度和宽度的比值具有较大值。
由上可知，本发明通过简单的工艺即能实现对沟道区的长度和宽度的比值和鳍体的深宽比的分开设置，能保证在降低沟道的宽度实现等比例缩小的条件下减少工艺过程中的鳍体的深宽比从而降低工艺难度，能防止鳍体的弯曲和倒塌，能增加嵌入式结构的面积并减少嵌入式结构的晶格缺陷，还能增加源漏区的接触孔的接触面积并降低接触电阻。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有全包覆栅极晶体管的平面图；
图2是现有全包覆栅极晶体管的剖面图；
图3是本发明实施例全包覆栅极晶体管的平面图；
图4是本发明实施例全包覆栅极晶体管的剖面图。
具体实施方式
如图3所示，是本发明实施例全包覆栅极晶体管的平面图；图4是本发明实施例全包覆栅极晶体管的剖面图，图4是沿图3中虚线BB处的剖面图，本发明实施例全包覆栅极晶体管包括：
鳍体202，由形成于半导体衬底201上的第一半导体外延层进行光刻刻蚀后形成的条状结构，所述鳍体202具有初始的第一宽度，第一宽度采用d1表示。
本发明实施例中，所述半导体衬底201为硅衬底。所述第一绝缘层203为氧化层。所述第一半导体外延层由多层硅外延层和锗硅外延层交叠堆叠而成。
所述鳍体202的底部通过第一绝缘层203隔离且而被所述第一绝缘层203隔离的所述鳍体202的底部保持第一宽度。所述第一绝缘层203为氧化层。
源区和漏区形成于对应的沟道区两侧的所述鳍体202中且所述源区和所述漏区的形成区域通过覆盖在所述沟道区的顶部表面和侧面的伪栅自对准定义。所述伪栅由栅氧化层和多晶硅栅叠加而成。
所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述鳍体202的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
所述全包覆栅极晶体管包括N型全包覆栅极晶体管301，所述源区和所述漏区由第一嵌入式外延层205组成；或者，所述全包覆栅极晶体管包括P型全包覆栅极晶体管302，所述源区和所述漏区由第二嵌入式外延层206组成。
所述第一嵌入式外延层205的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数；所述第二嵌入式外延层206的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
在所述伪栅去除后，在所述沟道区中形成有多条具有第一宽度的沟道线体2021，各所述沟道线体2021由对所述沟道区中的所述鳍体202在纵向分割形成。所述沟道线体2021对应的所述硅外延层组成，所述沟道线体2021之间的所述鳍体202材料被去除。
所述伪栅去除之后以及在所述金属栅极结构204形成之前，各所述沟道线体2021的进行了各向同性刻蚀的减薄，减薄后的各所述沟道线体2021具有第二宽度，所述金属栅极结构204覆盖在具有第二宽度的各所述沟道线体2021的周侧。第二宽度采用d2表示。
通过减少所述第二宽度增加所述沟道区的沟道的长宽比；所述第一宽度大于所述第二宽度，通过所述第一宽度降低所述金属栅极结构204形成前的所述鳍体202的深宽比。
所述金属栅极结构204为HKMG，也即所述全包覆栅极晶体管的所述金属栅极结构204中具有高介电常数的栅介质层，图4中N型全包覆栅极晶体管301的栅介质层用标记2071标出，P型全包覆栅极晶体管302的栅介质层用标记2072标出。
本发明实施例对鳍体202的结构做了特别的设计，鳍体202的宽度不再是单一宽度，而是根据工艺的需要对鳍体202宽度进行了相应的设计：
首先，本发明实施例的鳍体202的初始的宽度即第一宽度具有较大的值，较大的第一宽度首先能够保证鳍体202的深宽比降低，有利于降低工艺的复杂度，如能使鳍体202的光刻刻蚀工艺变得更加简单；深宽比的降低还有利于防止鳍体202在工艺过程中出现弯曲或倒塌等缺陷。
其次、较宽的第一宽度会一直保持到源漏区形成之后，源漏区中通常会采用嵌入式结构，较宽的第一宽度会使嵌入式结构的具有较大的宽度，尺寸的增加有利于嵌入式结构的外延生长，增加嵌入式结构的外延面积并减少嵌入式结构的晶格缺陷。
再次、嵌入式结构的面积增加还有利于源漏区顶部的接触孔的尺寸增加，从而能改善源漏区顶部的接触孔的接触性能，降低接触电阻。
再次、本发明实施例仅在沟道区对应的鳍体202顶部形成较小的第二宽度的沟道线体2021，在伪栅去除后金属栅形成之前采用全面刻蚀工艺缩小形成，这种工艺流程简单，成本低。
另外，本发明实施例的宽度较小的第二宽度的区域是自动定位于被金属栅所覆盖的沟道区的区域中，从而能减少沟道区的宽度，也即本发明能在实现对沟道区的长度缩小的条件下同时对沟道区的宽度进行缩小，保证沟道区的长度和宽度的比值具有较大值。
由上可知，本发明实施例通过简单的工艺即能实现对沟道区的长度和宽度的比值和鳍体202的深宽比的分开设置，能保证在降低沟道的宽度实现等比例缩小的条件下减少工艺过程中的鳍体202的深宽比从而降低工艺难度，能防止鳍体202的弯曲和倒塌，能增加嵌入式结构的面积并减少嵌入式结构的晶格缺陷，还能增加源漏区的接触孔的接触面积并降低接触电阻。
本发明实施例全包覆栅极晶体管的制造方法包括如下步骤：
步骤一、提供一半导体衬底201，在所述半导体衬底201表面形成第一半导体外延层，对所述第一半导体外延层进行光刻刻蚀形成具有条状结构的鳍体202，所述鳍体202具有初始的第一宽度，通过所述第一宽度降低所述鳍体202的深宽比。
所述半导体衬底201为硅衬底。
所述第一半导体外延层由多层硅外延层和锗硅外延层交叠堆叠而成。
步骤二、在所述鳍体202的底部形成第一绝缘层203实现所述鳍体202底部的隔离。所述第一绝缘层203为氧化层。
步骤三、形成伪栅，所述伪栅覆盖所述鳍体202的顶部表面和侧面，所述伪栅所覆盖的所述鳍体202的区域对应于沟道区。所述伪栅由栅氧化层和多晶硅栅叠加而成。
步骤四、在所述伪栅两侧的所述鳍体202表面形成源区和漏区。
所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述鳍体202的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
所述全包覆栅极晶体管包括N型全包覆栅极晶体管301，所述源区和所述漏区由第一嵌入式外延层205组成；或者，所述全包覆栅极晶体管包括P型全包覆栅极晶体管302，所述源区和所述漏区由第二嵌入式外延层206组成。
所述第一嵌入式外延层205的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数；所述第二嵌入式外延层206的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
步骤五、去除所述伪栅，对所述沟道区中的所述鳍体202进行纵向分割形成多条具有第一宽度的沟道线体2021。
所述沟道线体2021对应的所述硅外延层组成，所述沟道线体2021之间的所述鳍体202材料被去除。
步骤六、对所述沟道线体2021进行减薄，减薄后的各所述沟道线体2021具有第二宽度。
步骤七、形成金属栅极结构204，所述金属栅极结构204覆盖在具有第二宽度的各所述沟道线体2021的周侧；所述第一宽度大于所述第二宽度，通过减少所述第二宽度增加所述沟道区的沟道的长宽比。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种全包覆栅极晶体管，其特征在于，包括：
鳍体，由形成于半导体衬底上的第一半导体外延层进行光刻刻蚀后形成的条状结构，所述鳍体具有初始的第一宽度；
所述鳍体的底部通过第一绝缘层隔离且而被所述第一绝缘层隔离的所述鳍体的底部保持第一宽度；
源区和漏区形成于对应的沟道区两侧的所述鳍体中且所述源区和所述漏区的形成区域通过覆盖在所述沟道区的顶部表面和侧面的伪栅自对准定义；
在所述伪栅去除后，在所述沟道区中形成有多条具有第一宽度的沟道线体，各所述沟道线体由对所述沟道区中的所述鳍体在纵向分割形成；
所述伪栅去除之后以及在所述金属栅极结构形成之前，各所述沟道线体的进行了各向同性刻蚀的减薄，减薄后的各所述沟道线体具有第二宽度，所述金属栅极结构覆盖在具有第二宽度的各所述沟道线体的周侧；
通过减少所述第二宽度增加所述沟道区的沟道的长宽比；所述第一宽度大于所述第二宽度，通过所述第一宽度降低所述金属栅极结构形成前的所述鳍体的深宽比。
2.如权利要求1所述的全包覆栅极晶体管，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的全包覆栅极晶体管，其特征在于：所述第一绝缘层为氧化层。
4.如权利要求2所述的全包覆栅极晶体管，其特征在于：所述第一半导体外延层由多层硅外延层和锗硅外延层交叠堆叠而成。
5.如权利要求4所述的全包覆栅极晶体管，其特征在于：所述沟道线体对应的所述硅外延层组成，所述沟道线体之间的所述鳍体材料被去除。
6.如权利要求1所述的全包覆栅极晶体管，其特征在于：所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
7.如权利要求6所述的全包覆栅极晶体管，其特征在于：所述全包覆栅极晶体管包括N型全包覆栅极晶体管，所述源区和所述漏区由第一嵌入式外延层组成；或者，所述全包覆栅极晶体管包括P型全包覆栅极晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
8.如权利要求7所述的全包覆栅极晶体管，其特征在于：所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数；所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
9.如权利要求1所述的全包覆栅极晶体管，其特征在于：所述伪栅由栅氧化层和多晶硅栅叠加而成。
10.如权利要求1所述的全包覆栅极晶体管，其特征在于：所述金属栅极结构为HKMG。
11.一种全包覆栅极晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一半导体外延层，对所述第一半导体外延层进行光刻刻蚀形成具有条状结构的鳍体，所述鳍体具有初始的第一宽度，通过所述第一宽度降低所述鳍体的深宽比；
步骤二、在所述鳍体的底部形成第一绝缘层实现所述鳍体底部的隔离；
步骤三、形成伪栅，所述伪栅覆盖所述鳍体的顶部表面和侧面，所述伪栅所覆盖的所述鳍体的区域对应于沟道区；
步骤四、在所述伪栅两侧的所述鳍体表面形成源区和漏区；
步骤五、去除所述伪栅，对所述沟道区中的所述鳍体进行纵向分割形成多条具有第一宽度的沟道线体；
步骤六、对所述沟道线体进行减薄，减薄后的各所述沟道线体具有第二宽度；
步骤七、形成金属栅极结构，所述金属栅极结构覆盖在具有第二宽度的各所述沟道线体的周侧；所述第一宽度大于所述第二宽度，通过减少所述第二宽度增加所述沟道区的沟道的长宽比。
12.如权利要求11所述的全包覆栅极晶体管的制造方法，其特征在于：所述半导体衬底为硅衬底。
13.如权利要求12所述的全包覆栅极晶体管的制造方法，其特征在于：所述第一半导体外延层由多层硅外延层和锗硅外延层交叠堆叠而成。
14.如权利要求13所述的全包覆栅极晶体管的制造方法，其特征在于：所述沟道线体对应的所述硅外延层组成，所述沟道线体之间的所述鳍体材料被去除。
15.如权利要求11所述的全包覆栅极晶体管的制造方法，其特征在于：所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
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