KR101052864B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 볼록한 (convex)형상의 게이트를 형성하여 채널 길이를 증가시킴으로써 오프 전류(off current)를 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계; 상기 트렌치를 부분 매립하는 형태로 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 기판 상에 하드마스크막과 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이용해서 하드마스크막을 식각하는 단계; 상기 식각된 하드마스크막을 이용해서 게이트 형성 영역이 볼록한 형상을 갖도록 기판을 에치백하는 단계; 상기 기판 내에 문턱전압을 형성하기 위해 3회에 걸쳐 이온주입을 실시하는 단계; 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트절연막을 패터닝하여 볼록한 형상을 갖는 기판 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 트렌치
13 ; 소자분리막 15 : 제1하드마스크막
17 : 감광막 패턴 19 : 게이트 산화막
21 : 폴리실리콘막 23 : 텅스텐질화막
25 : 제2하드마스크막 27 : 게이트
29 : 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 볼록한 (convex)형상의 게이트를 형성하여 채널 길이를 증가시킴으로써 오프 전류(off current)를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 디자인 룰(design rule)이 감소함에 따라 셀 영역의 게이트 뿐만 아니 라 주변 영역의 게이트에도 단채널 효과(short channel effect) 현상이 발생되고, 이로 인해 주변 영역의 매립채널(buried channel)형 PMOS 트랜지스터에서 게이트의 오프 전류가 발생되고 있다.
한편, 주변 영역에 PMOS 및 NMOS 트랜지스터가 동시에 구현되어야 하는 CMOS 트랜지스터 공정에서는 PMOS 트랜지스터의 웰 형성시 NMOS 트랜지스터에 비해 상대적으로 도핑 농도가 높기 때문에 PMOS 트랜지스터의 턴 온(turn on)에 요구되는 문턱전압(threshold voltage)가 높아지게 된다. 이로 인해 현재 채널 형성 영역에 카운터 도핑을 실시하고, 도핑 농도가 기판의 도핑 농도보다 높아지기 때문에 NMOS 트랜지스터에서 보여지는 표면 채널 형성과는 다른 현상이 발생하게 된다. 즉, 채널 영역에 P-N 접합영역이 존재하게 되고, 이로 인해 최소 전위(minimum potential)의 위치가 실리콘 기판의 표면보다 내부에 위치하게 되고, 채널을 형성하는 홀의 농도는 실리콘 기판의 표면보다 접합영역 경계에서 더 높게 나타나며, 이를 통해 매립채널이 형성된다. 이것은 캐리어(carrier)의 이동도(mobility)가 표면보다 더 큰 구동 전류(drive curret)를 얻을 수 있는 장점이 있지만, 문턱전압이 낮아지기 때문에 단채널로 갈수록 오프 전류 특성이 저하된다.
상기와 같은 이유로 NMOS 및 PMOS 트랜지스터에서 각각 N형 불순물이 도핑된 폴리실리콘막과 P형 불순물이 도핑된 폴리실리콘막 구조를 갖는 듀얼 게이트 전극을 적용하게 되면, 문턱전압을 낮추기 위한 카운터 도핑을 실시하지 않아도 문턱전압을 1V이상 낮출 수 있으며, NMOS 트랜지스터와 동일한 표면채널을 형성할 수 있다. 그러나, P형 불순물이 도핑된 폴리실리콘막으로 인해 보론(B)이 게이트 산화막 으로 침투하며, 별도로 마스크 공정으로 인해 공정단가가 증가되는 단점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 볼록한(convex)형상의 게이트를 형성하여 채널 길이를 증가시킴으로써 오프 전류를 개선할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계; 상기 트렌치를 부분 매립하는 형태로 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 기판 상에 하드마스크막과 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이용해서 하드마스크막을 식각하는 단계; 상기 식각된 하드마스크막을 이용해서 게이트 형성 영역이 볼록한 형상을 갖도록 기판을 에치백하는 단계; 상기 기판 내에 문턱전압을 형성하기 위해 3회에 걸쳐 이온주입을 실시하는 단계; 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트절연막을 패터닝하여 볼록한 형상을 갖는 기판 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 이온주입은 10∼30KeV의 에너지와 70∼80°의 기울기(tilt) 및 4∼5°의 회전(rotation)으로 수행하는 것을 특징으로 한다.
상기 트렌치를 형성하는 단계는, 상기 기판 상에 소자분리 영역을 한정하는 감광막 패턴을 형성한 후 상기 감광막 패턴을 이용해서 기판을 과도 식각하는 것을 특징으로 한다.
상기 소자분리막을 형성하는 단계는, 상기 트렌치를 매립하도록 트렌치 표면에 HDP 산화막을 증착한 후 습식 식각을 통해 HDP 산화막이 3000Å 정도 잔류되도록 제거하는 것을 특징으로 한다.
상기 하드마스크막은 폴리실리콘막인 것을 특징으로 한다.
상기 에치백하는 단계는 기판 표면의 400∼600Å 두께가 식각되도록 수행하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 소자분리 영역을 한정하는 감광막 패턴(미도시)을 형성한 다음, 상기 감광막 패턴을 이용해서 기판을 과도 식각하여 기판 내에 트렌치(12)를 형성한다. 이때, 상기 트렌치를 3500Å의 깊이로 형성한다.
이어서, 상기 트렌치(12)를 매립하도록 기판 상에 HDP 산화막을 형성한 후에 습식 식각을 통해 HDP 산화막이 3000Å 정도 잔류되도록 제거하여 소자분리막(13)을 형성한다.
그 다음, 상기 기판(11) 내에 이온주입을 실시하여 웰영역을 형성한 후에 트랜지스터의 채널을 형성하기 위해 필드 스탑(field stop) 이온주입을 실시한 다음, 펀치 스루 스탑(punch through stop) 이온주입을 실시한다. 여기에서, "A"는 웰 영역을, "B"는 필드 스탑 영역을, "C"는 펀치 스루 스탑 영역을 나타낸다.
도 1b에 도시된 바와 같이, 상기 소자분리막(13)을 포함한 기판 상에 제1하드마스크막(15)과 게이트 형성 영역을 한정하는 감광막 패턴(17)을 차례로 형성한다. 이때, 제1상기 하드마스크막(15)은 폴리실리콘막으로 형성한다.
도 1c에 도시된 바와 같이, 상기 감광막 패턴(17)을 이용해서 제1하드마스크막(15)을 식각한다. 이어서, 상기 식각된 제1하드마스크막(15)을 이용해서 게이트형성 영역이 라운드된 볼록한(convex) 형상을 갖도록 기판을 에치백(etch back)한다. 이때, 상기 기판은 400∼600Å 정도 식각한다.
도 1d에 도시된 바와 같이, 상기 기판(11) 내에 문턱전압을 형성하기 위해 3회에 걸쳐 이온주입을 실시한다. 이때, 상기 이온주입은 10∼30KeV의 에너지와 70∼80°의 기울기(tilt) 및 4∼5°의 회전(rotation)으로 수행한다. 여기에서, "D"는 문턱전압 영역을 나타낸다.
도 1e에 도시된 바와 같이, 상기 기판(11) 결과물 상에 게이트 산화막(19), 폴리실리콘막(21), 텅스텐질화막(23), 제2하드마스크막(25)을 차례로 형성한다. 그 다음, 상기 제2하드마스크막(25), 텅스텐질화막(23), 폴리실리콘막(21) 및 게이트 산화막(19)을 차례로 식각하여 게이트(27)를 형성한다. 이어서, 게이트(27) 양측벽에 스페이서(29)를 형성한다.
이후, 도시되지 않았으나, 게이트(27) 양측의 기판 표면 내에 이온주입을 실시하여 소오스/드레인 영역(미도시)을 형성한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 하드마스크막을 이용해서 게이트 형성 영역이 라운드된 볼록한(convex) 형상을 갖도록 기판을 에치백한 후에 문턱전압을 형성하기 위해 3회 걸쳐 이온주입을 실시함으로써 게이트 채널 길이를 증가시킬 수 있다. 또한, 게이트 채널 길이를 증가시킴으로 인해 오프 전류를 발생시키는 문턱전압을 낮게 조절할 수 있다. 이로 인해, 문턱전압 마진이 확보되어 실제 저전압 동작 소자를 구현할 수 있게 된다.

Claims (6)

  1. 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치를 부분 매립하는 형태로 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 기판 상에 하드마스크막과 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 이용해서 하드마스크막을 식각하는 단계;
    상기 식각된 하드마스크막을 이용해서 게이트 형성 영역이 라운드된 볼록한 형상을 갖도록 기판을 에치백하는 단계;
    상기 기판 내에 문턱전압을 형성하기 위해 3회에 걸쳐 이온주입을 실시하는 단계;
    상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계;
    상기 게이트도전막과 게이트절연막을 패터닝하여 볼록한 형상을 갖는 기판 영역 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 이온주입은 10∼30KeV의 에너지와 70∼80°의 기울기(tilt) 및 4∼5°의 회전(rotation)으로 수행하는 것을 특징으로 하는 반도체 소 자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 기판 상에 소자분리 영역을 한정하는 감광막 패턴을 형성한 후 상기 감광막 패턴을 이용해서 기판을 과도 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 트렌치를 매립하도록 트렌치 표면에 HDP 산화막을 증착한 후 습식 식각을 통해 HDP 산화막이 3000Å 정도 잔류되도록 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 하드마스크막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 에치백하는 단계는 기판 표면의 400∼600Å 두께가 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR19980040641A (ko) * 1996-11-29 1998-08-17 김광호 반도체 장치의 게이트 전극 형성 방법
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