KR101002927B1 - Ｐｍｏｓ 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 단채널화에 따른 누설전류의 증가를 방지할 수 있는 PMOS 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, N웰; 상기 N웰 상에서 액티브가 형성될 중앙 표면에 슬릿 형상으로 배치되어 스탠바이 상태에서 하부의 채널과의 사이에서 채널을 제어하여 누설전류를 억제하기 위한 전자층을 형성하는 N형 전도막; 상기 N형 전도막 상에 형성된 게이트 전극; 및 상기 게이트 전극에 얼라인되어 상기 N웰에 형성된 P형의 소오스/드레인을 포함하는 PMOS 트랜지스터를 제공한다.
또한, 본 발명은, N웰을 형성하는 단계; 상기 N웰 상에서 액티브가 형성될 영역에 게이트 전극이 형성될 영역의 표면을 일부를 등방성 식각하여 홈을 형성하는 단계; 슬릿 형상의 상기 홈에 매립되어 그 주변과 평탄화된 N형 전도막을 형성하는 단계; 상기 전도막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극에 얼라인된 상기 N웰에 P형의 소오스/드레인을 형성하는 단계를 포함하는 PMOS 트랜지스터 제조 방법을 제공한다.
PMOS 트랜지스터, N웰, 누설전류, 슬릿, 등방성 식각, 스탠바이 동작.

Description

ＰＭＯＳ 트랜지스터 및 그 제조 방법{PMOS TRANSISTOR AND METHOD FOR FABRICATION THEREOF}
도 1은 채널 길이의 변화에 따른 누설전류의 변화를 도시한 그래프.
도 2는 본 발명의 일실시예에 따른 PMOS 트랜지스터의 레이아웃을 도시한 평면도.
도 3은 도 2의 소오스/드레인 및 게이트 전극을 가로지르는 a-a' 방향으로 절취한 단면도.
도 4는 도 3에 도시된 PMOS 트랜스터의 온 및 스탠바이시 'A'영역에서의 전하 형성을 설명하기 위한 모식도.
도 5a 내지 도 5g는 본 발명의 일실시예에 따른 PMOS 트랜지스터의 제조 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
500 : N웰 501 : 제2 N형 불순물 영역
502 : 제1 N형 불순물 영역 503 : P형 불순물 영역
509 : N형 전도막 510 : 게이트 산화막
511 : N형 실리콘막 512 : 전도막
513 : 하드마스크 515 : 스페이서
516 : 소오스/드레인
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 PMOS 트랜지스터 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(Channel length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라, 일반적인 트랜지스터 구조에서는 트랜지스터의 문턱전압(Threshold voltage)이 급격히 낮아지는 이른바, 단채널 효과(Short channel effect)에 의한 누설전류(Off leakage)가 현저하게 증가하는 문제점이 있다.
특히, NMOS 트랜지스터에 비해 PMOS 트랜지스터의 누설전류는 더욱 심하여 스탠바이(Standby) 상태에서 원하지 않는 전류 소모를 유발하게 되어 제품의 특성을 열화시킨다.
도 1은 채널 길이의 변화에 따른 누설전류의 변화를 도시한 그래프이다.
도 1을 참조하면, 가로축은 채널의 길이(㎛)를 나타내고, 세로축은 온 상태 에서의 누설전류(Ioff(O))에 대한 스탠바이 상태에서의 누설전류(Ioff(st))의 비 즉, Ioff(st)/Ioff(O)를 나타내며, 채널의 길이가 감소할 수록 스탠바이 상태에서의 누설전류(Ioff(st))가 급격히 증가함을 알 수 있다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은, 단채널화에 따른 누설전류의 증가를 방지할 수 있는 PMOS 트랜지스터 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, N웰; 상기 N웰 상에서 액티브가 형성될 중앙 표면에 슬릿 형상으로 배치되어 스탠바이 상태에서 하부의 채널과의 사이에서 채널을 제어하여 누설전류를 억제하기 위한 전자층을 형성하는 N형 전도막; 상기 N형 전도막 상에 형성된 게이트 전극; 상기 게이트 전극에 얼라인되어 상기 N웰에 형성된 P형의 소오스/드레인; 상기 채널의 문턱전압을 제어하기 위해 형성된 P형 불순물 영역; 상기 P형 불순물 영역의 하부에 형성된 제1 N형 불순물 영역; 및 상기 제1 N형 불순물 영역 하부에 형성된 제2 N형 불순물 영역을 포함하는 PMOS 트랜지스터를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, N웰을 형성하는 단계; 상기 N웰 상에서 액티브가 형성될 영역에 게이트 전극이 형성될 영역의 표면을 일부를 등방성 식각하여 홈을 형성하는 단계; 슬릿 형상의 상기 홈에 매립되어 그 주변과 평탄화된 N형 전도막을 형성하는 단계; 상기 전도막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극에 얼라인된 상기 N웰에 P형의 소오스/드레인을 형성하는 단계를 포함하는 PMOS 트랜지스터 제조 방법을 제공한다.
반도체에 사용되는 소자 중에서도 채널의 길이가 짧아질수록 제품의 스탠바이(동작 대기 상태) 전류에 가장 큰 영향을 주는 배리드 채널(Buried channel)을 사용하는 PMOS 트랜지스터이다.
본 발명은 이러한 PMOS 트랜지스터의 단채널화에 따른 누설전류를 개선하고자 한다. 이를 위해 배리드 채널 영역의 하부에 슬릿(Slit) 형태의 N형 전도막 예컨대, 폴리실리콘막을 형성하여 스탠바이 상태에서 PMOS 트랜지스터가 오프시 게이트에 걸리는 전압을 사용하여 N형 전도막 하부에 전자층을 형성함으로써 채널을 제어하여 누설전류를 억제할 수 있으며, 동작 상태에서도 N형 전도막 하부에 홀영역을 형성함으로써, 채널 형성을 용이하게 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 PMOS 트랜지스터의 레이아웃을 도시한 평면도이다.
도 2를 참조하면, N웰(500)이 배치되어 있다. N웰(500) 내에서 액티브 영역(ACTIVE)과 필드영역(FIELD)이 구획되어 있으며, N웰(500)에는 기판 바이어스(VBB)가 인가된다.
액티브영역(ACTIVE)에 게이트 전극(G)이 배치되어 있으며, 게이트 전극(G)의 일측에 얼라인되어 접지전압(VSS)이 인가되는 소오스(S)와, 게이트 전극(G)의 타측에 얼라인되어 전원전압(VDD)이 인가되는 드레인(D)이 배치되어 있으며, 게이트 전극(G)은 게이트 전압(VG)가 인가된다.
도 3은 도 2의 소오스/드레인 및 게이트 전극을 가로지르는 a-a' 방향으로 절취한 단면도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 PMOS 트랜지스터는, N웰(500)과, N웰(500) 중앙 표면에 슬릿 형상으로 배치되어 스탠바이 상태에서 하부의 채널과의 사이에서 채널을 제어하여 누설전류를 억제하기 위한 전자층을 형성하는 N형 전도막(509)와, N형 전도막(509) 상에 형성된 게이트 전극(G)과, 게이트 전극(G)에 얼라인되어 N웰(500)에 형성된 고농도 P형(P+)의 소오스/드레인(516)을 구비하여 구성된다.
N형 전도막(509)은 폴리실리콘막을 포함하며, 온 상태에서 자신의 하부에 홀영역을 형성하여 채널 형성을 용이하게 한다.
N웰(500)의 게이트 전극(G) 하부의 채널 형성 영역에서 채널의 문턱전압을 제어하기 위해 BF2 불순물이 도핑되어 형성된 P형 불순물 영역(503)과, 펀치 쓰루 방지를 위해 P형 불순물 영역(503)의 하부에서 As가 도핑되어 형성된 제1 N형 불순물 영역(502)과, 필드 리키지 방지를 위해 제1 N형 불순물 영역(502) 하부에서 P가 도핑되어 형성된 제2 N형 불순물 영역(501)이 각각 배치되어 있다.
도 4는 도 3에 도시된 PMOS 트랜스터의 온 및 스탠바이시 'A'영역에서의 전하 형성을 설명하기 위한 모식도이다.
도 4의 (a)는 PMOS 트랜지스터의 온 동작시의 전하 분포 상태를 나타내는 바, 동작 상태에서 N형 전도막(509) 하부에 홀영역(H)을 형성하여 채널 형성을 용이하게 함을 알 수 있다.
도 4의 (b)는 PMOS 트랜지스터의 온 동작시의 잔하 분포 상태를 나타내는 바, 스탠바이 상태 즉, 오프시 게이트 전극(G)에 높은 VG가 걸리게 되어 N형 전도막(509) 하부의 채널이 형성되는 영역(C)에 전자층(E)이 형성되어 채널 간의 누설전류를 차단할 수 있음을 알 수 있다.
도 5a 내지 도 5g는 본 발명의 일실시예에 따른 PMOS 트랜지스터의 제조 공정을 도시한 단면도이다. 이하에서는 전술한 구성을 갖는 본 발명의 PMOS 트랜지스터의 제조 공정을 도 5a 내지 도 5g를 참조하여 살펴 본다.
도 5a에 도시된 바와 같이, 필드 산화막 등의 반도체 소자를 이루기 위한 여러 요소 형성된 기판(도시하지 않음) 내의 PMOS 트랜지스터 형성을 위한 영역에 N웰(500)을 형성한다.
N웰(500) 형성 공정은 통상적인 방식 즉, 이온주입 마스크 형성한 후, 이를 이용하여 포스포러스(P) 등의 P형 불순물을 기판 내에 이온주입하여 형성한다.
이어서, 이온주입을 실시하여 N웰(500) 내부에 제2 N형 불순물 영역(501)을 형성한다. 제2 N형 불순물 영역(501)은 필드 리키지(Field leakage) 방지를 위해 P 를 이온주입하여 형성한다.
이어서, 이온주입을 실시하여 N웰(500) 내부의 제2 N형 불순물 영역(501) 상부에 제1 N형 불순물 영역(502)을 형성한다. 제1 N형 불순물 영역(502)은 펀치 쓰루(Punch-thru) 방지를 위해 As를 이온주입하여 형성한다.
계속해서, 이온주입을 실시하여 N웰(500) 내부의 제1 N형 불순물 영역(502) 상부에 P형 불순물 영역(503)을 형성한다. P형 불순물 영역(503)은 채널의 문턱전압 제어를 위해 BF2를 이온주입하여 형성한다.
이어서, 도 5b에 도시된 바와 같이 N웰(500)이 형성된 전면에 산화막(504)을 증착한 다음, 산화막(504) 상에 게이트 전극이 형성될 영역에 홈을 형성할 포토레지스트 패턴(505)을 형성한 다음, 포토레지스트 패턴(505)을 식각마스크로 산화막을 식각하여 홈 형성을 위한 N웰(500) 상부를 노출시킨다(506).
이어서, 도 5c에 도시된 바와 같이, 포토레지스트 패턴(505)을 식각마스크로 게이트 전극이 형성될 하부의 N웰(500)을 등방성 식각하여 슬릿 형상의 홈(507)을 형성한 다음, 포토레지스트 패턴(505)과 산화막(504)을 제거한다.
등방성 식각은 주로 케미컬을 이용하는 습식 식각에 의해 이루어지는 바, 이러한 습식 식각시 산화막(504)이 노출되지 않은 이외의 N웰(500) 영역에서 N웰(500)에 대한 어택이 발생하는 것을 방지한다.
이어서, 도 5d에 도시된 바와 같이, 전면에 N형의 전도막(508)을 증착하여 홈(507)을 매립시킨다.
여기서, 전도막(508)은 불순물이 도핑되지 않은 형태로 증착한 후 이온주입을 통해 N형의 불순물을 주입하거나, N형의 불순물이 도핑된 전도막 자체를 증착할 수도 있다.
여기서, 전도막(508)은 폴리실리콘막을 포함하며, 그 증착 두께는 500Å ∼ 3000Å 정도로 하는 것이 바람직하다.
이어서, 도 5e에 도시된 바와 같이, N웰(500)이 노출되도록 평탄화 공정을 실시하여 N형 전도막(509)이 게이트 전극 형성 영역 하부의 N웰(500)에 슬릿 형상으로 매립되도록 하며, 평탄화시에는 CMP 또는 에치백 공정을 적용한다.
도 5f에 도시된 바와 같이, N형 전도막(509)이 형성된 전면에 게이트 산화막(510)을 증착한 다음, 게이트 산화막(510) 상에 N형 실리콘막(511)을 형성한다. N형 실리콘막(510)은 폴리실리콘막 또는 비정질 실리콘막을 포함하며, 불순물이 포함된 형태로 증착할 수도 있고, 증착 후 불순물을 도핑할 수도 있다. N형 실리콘막(510) 형성시에는 스텝 커버리지가 우수한 LPCVD 방식 등을 이용한다.
이어서, N형 실리콘막(511) 상에 저저항의 전도막(512)을 증착한다. 저저항의 전도막(512)은 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 또는 티타늄 나이트라이드 등을 포함한다.
이어서, 전도막(512) 상에 게이트 하드마스크용 절연막을 증착한다. 게이트 하드마스크용 절연막은 실리콘질화막 또는 실리콘산화질화막 질화막 계열을 이용한다,
이어서, 게이트 전극용 마스크 패턴을 이용하여 게이트 하드마스크용 절연막 과 전도막(512)과 N형 실리콘막(511) 및 게이트 산화막(510)을 선택적으로 식각하여 하드마스크(513)/전도막(512)/N형 실리콘막(511)/게이트 산화막(510)의 적층 구조를 갖는 게이트 전극(G)을 형성한다.
이어서, 도 5g에 도시된 바와 같이, P형 불순물을 이온주입하여 게이트 전극(G)에 얼라인된 저농도 P형(P-)의 불순물 영역(514)을 형성한 다음, 질화막 계열의 절연막을 증착하고 전면식각을 실시하여 게이트 전극(G) 측벽에 스페이서(515)를 형성한다.
이어서, 스페이서에 얼라인되도록 P형의 불순물을 추가로 이온주입하여 LDD(Lightly Doped Drain) 구조의 고농도 P형(P+) 소오스/드레인(516)을 형성한다.
이어서, 콘택 및 배선 공정을 실시하여 게이트 전극(G)에는 게이트 전압(VG), 소오스에는 전원전압(VDD), 드레인에는 접지전압(VSS), N웰에는 기판 바이어스 전압(VBB)이 인가되도록 한다.
반도체 소자가 고집적 서브 마이크론(Sub micron)으로 진행될수록 코아(Core) 및 주변(Periphery)영역에 사용되는 소자들의 채널이 짧아진다. 반도체에 사용되는 소자 중에서도 채널 길이가 짧아질수록 제품의 스탠바이 전류에 가장 큰 영향을 주는 것은 배리드 채널을 사용하는 PMOS 트랜지스터이다. 전술한 바와 같이 이루어지는 본 발명은, PMOS 트랜지스터 소자의 단채널화에 따른 누설전류를 개선하기 위해 배리드 채널을 사용하는 PMOS 트랜지스터의 게이트 전극배리드 하부에 슬릿 형태의 N형 전도막을 형성하여 스탠바이 상태에서 PMOS 트랜지스터가 오프 시 게이트 채널 내의 N형 전도막 하부에 전자층을 형성시켜줌으로써 누설전류를 억제할 수 있으며, 동작 상태에서도 게이트 채널 내의 N형 전도막 하부에 홀영역을 형성시켜 채널 형성을 용이하게 해줌으로써, 단채널화에 따른 PMOS 트랜지스터이 소자 특성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 단채널화에 따른 스탠바이시의 PMOS 트랜지스터의 누설전류 증가를 억제하고 동작시 채널 형성을 용이하게 함으로써, PMOS 트랜지스터의 성능을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. N웰;
    상기 N웰 상에서 액티브가 형성될 중앙 표면에 슬릿 형상으로 배치되어 스탠바이 상태에서 하부의 채널과의 사이에서 채널을 제어하여 누설전류를 억제하기 위한 전자층을 형성하는 N형 전도막;
    상기 N형 전도막 상에 형성된 게이트 전극;
    상기 게이트 전극에 얼라인되어 상기 N웰에 형성된 P형의 소오스/드레인;
    상기 채널의 문턱전압을 제어하기 위해 형성된 P형 불순물 영역;
    상기 P형 불순물 영역의 하부에 형성된 제1 N형 불순물 영역; 및
    상기 제1 N형 불순물 영역 하부에 형성된 제2 N형 불순물 영역
    을 포함하는 PMOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 N형 전도막은, 온 상태에서 자신의 하부에 홀영역을 형성하는 것을 특징으로 하는 PMOS 트랜지스터.
  3. 제 1 항에 있어서,
    상기 N형 전도막은, 폴리실리콘막을 포함하는 것을 특징으로 하는 PMOS 트랜지스터.
  4. 제 1 항에 있어서,
    상기 P형 불순물 영역은 BF2 불순물이 도핑되어 형성되고, 상기 제1 N형 불순물영역은 As가 도핑되어 형성되며, 상기 제2 N형 불순물영역은 P가 도핑되어 형성된 것을 특징으로 하는 PMOS 트랜지스터.
  5. N웰을 형성하는 단계;
    상기 N웰 상에서 액티브가 형성될 영역에 게이트 전극이 형성될 영역의 표면을 일부를 등방성 식각하여 홈을 형성하는 단계;
    슬릿 형상의 상기 홈에 매립되어 그 주변과 평탄화된 N형 전도막을 형성하는 단계;
    상기 전도막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 얼라인된 상기 N웰에 P형의 소오스/드레인을 형성하는 단계
    를 포함하는 PMOS 트랜지스터 제조 방법.
  6. 제 5 항에 있어서,
    상기 N형 전도막은,
    스탠바이 상태에서 하부의 채널과의 사이에서 채널을 제어하여 누설전류를 억제하기 위한 전자층을 형성하며, 온 상태에서 자신의 하부에 홀영역을 형성하는 것을 특징으로 하는 PMOS 트랜지스터 제조 방법.
  7. 제 5 항에 있어서,
    상기 N형 전도막은, 폴리실리콘막을 포함하는 것을 특징으로 하는 PMOS 트랜지스터 제조 방법.
  8. 제 5 항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 N웰이 형성된 전면에 산화막을 형성하는 단계;
    상기 산화막 상에 상기 홈 형성을 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 산화막 상기 N웰 영역의 일부를 등방성 식각하는 단계; 및
    상기 포토레지스트 패턴 및 상기 산화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 PMOS 트랜지스터 제조 방법.
  9. 제 7 항에 있어서,
    상기 N형 전도막을 형성하는 단계는,
    상기 홈을 매립하도록 상기 폴리실리콘막을 증착하는 단계와, 상기 N웰이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 PMOS 트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 폴리실리콘막을 500Å 내지 3000Å의 두께로 증착하는 것을 특징으로 하는 PMOS 트랜지스터 제조 방법.
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