JPH104193A

JPH104193A - 電界効果トランジスタ，半導体記憶装置並びにそれらの製造方法及び半導体記憶装置の駆動方法

Info

Publication number: JPH104193A
Application number: JP8789497A
Authority: JP
Inventors: Tomoyuki Morii; 知行森井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-04-11
Filing date: 1997-04-07
Publication date: 1998-01-06
Anticipated expiration: 2017-04-07
Also published as: JP3215347B2

Abstract

(57)【要約】【課題】チャネル領域，浮遊ゲートにポリシリコン層
を有するＦＥＴ，メモりの機能を向上させるための構造
あるいは製造方法を提供する。【解決手段】基板１の上に第１ポリシリコン層４１を
形成し、第１ポリシリコン層４１の上部に空孔欠陥を導
入し、第２ポリシリコン層４２を形成する。さらに、第
２ポリシリコン層４２の上に第３ポリシリコン層４３を
形成する。第３ポリシリコン層４３の上にシリコン酸化
膜及びゲート用ポリシリコン膜を堆積した後、これらを
パターニングして制御ゲート電極４及びゲート酸化膜６
を形成する。その後、不純物イオンを注入して、ソース
領域２及びドレイン領域３を形成する。制御ゲート電極
４の下方に、空孔欠陥が導入された第２ポリシリコン層
４２を有するチャネル領域４０が設けられているので、
チャネル領域におけるキャリアの移動度が向上し、高速
かつ低電圧で動作することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネル領域又は
電荷蓄積領域にポリシリコン層を有する電界効果トラン
ジスタ又は半導体記憶装置の改良に関する。

【０００２】

【従来の技術】従来より、電界効果トランジスタとし
て、ガラス基板等の絶縁性基板上に、アモルファスシリ
コンやポリシリコンで構成されるソース・ドレイン領域
やチャネル領域等の活性領域を設けたものが知られてい
る。特に、アクティブ・マトリクス型液晶ディスプレイ
等に用いられる薄膜トランジスタ（ＴＦＴ）において
は、このような構造を採ることにより、高集積化された
電界効果トランジスタを安価に製造するようにしてい
る。

【０００３】図２２は、従来の薄膜トランジスタの構造
を示す断面図である。同図に示すように、ガラス等の絶
縁性材料からなる基板１の上に、ポリシリコン膜が形成
されており、このポリシリコン膜の上に、ゲート酸化膜
６と制御ゲート電極４とが形成されている。そして、ポ
リシリコン膜のうち制御ゲート電極４の両側方に位置す
る領域には、高濃度のｎ型不純物を含むポリシリコン膜
からなるソース領域２及びドレイン領域３とがそれぞれ
形成されている。また、ソース領域２とドレイン領域３
との間つまり制御ゲート電極４の下方に位置する領域
は、ｐ型不純物を含むポリシリコン膜からなるチャネル
領域８となっている。

【０００４】このように、ソース領域２，ドレイン領域
３及びチャネル領域８をポリシリコン膜で構成すること
によって、透明性のガラス基板等の上に、液晶表示パネ
ルの動作を制御するための電界効果トランジスタを形成
することができる。

【０００５】また、図２３は、従来の一般的な不揮発性
半導体記憶装置の構造を示す断面図である。同図に示す
ように、従来の不揮発性半導体記憶装置は、シリコン基
板１２内に形成されたｐ型不純物を含むチャネル領域８
と、シリコン基板１２内に形成されチャネル領域８を挟
んで対向するｎ型不純物を含むソース領域２及びｎ型ド
レイン領域３と、チャネル領域８の上に形成されたトン
ネル酸化膜１６と、トンネル酸化膜１６の上に形成され
たポリシリコン膜からなる浮遊ゲート電極５０と、上記
浮遊ゲート電極５０の上に形成された容量絶縁膜１７
と、該容量絶縁膜１７の上に形成されたポリシリコン膜
などからなる制御ゲート電極４と、ソース領域２，ドレ
イン領域３及び制御ゲート電極４の上に堆積されたシリ
コン酸化膜からなる層間絶縁膜１１と、層間絶縁膜１１
に開口されたコンタクトホールを埋めてソース領域２，
ドレイン領域３にそれぞれコンタクトするソース電極１
０１及びドレイン電極１０２とを備えている。

【０００６】すなわち、浮遊ゲート電極５０に電荷を注
入して電荷蓄積状態にし、あるいは浮遊ゲート電極５０
から電荷を引き抜いて電荷欠乏状態にすることで、チャ
ネル領域８を挟んだソース領域２−ドレイン領域３に電
流の流れやすい状態と電流の流れにくい状態とを作り出
し、これを利用して、情報の記憶，消去，読み出しを行
なうようにしたものである。

【０００７】

【発明が解決しようとする課題】しかしながら、図２２
に示すような上記従来の薄膜トランジスタにおいては、
以下のような問題があった。

【０００８】第１に、特にアクティブ・マトリクス型デ
ィスプレイに使用される薄膜トランジスタにおいては、
画素数の増大つまり集積度の増大につれて、薄膜トラン
ジスタの動作速度の向上が求められている。ポリシリコ
ンはアモルファスシリコンよりも高い移動度を発揮する
ことができるものの、さらに高い移動度を実現するに
は、かかる従来の構造では限界があった。

【０００９】第２に、従来の電界効果トランジスタの構
造では、多様な機能を有する電界効果トランジスタを実
現することができず、応用分野も限られている。

【００１０】また、図２３に示すような従来の不揮発性
半導体記憶装置においては、以下のような問題があっ
た。

【００１１】第１に、浮遊ゲート電極に電荷を注入する
際などにポリシリコン膜内に欠陥が発生するなどポリシ
リコン膜の劣化が生じ、そのために蓄積電荷量が変化し
て、読み出しエラーを生じるおそれがあった。

【００１２】第２に、従来の半導体記憶装置の構造で
は、浮遊ゲート電極内に蓄積される電荷量を変えて、多
値メモリを構成するなどの機能の向上に限界があった。

【００１３】本発明の第１の目的は、ポリシリコンで構
成されるチャネル領域を有する電界効果トランジスタに
おいて、キャリアの移動度の高いポリシリコン層を設け
ることにより、動作速度の向上と低電圧化とを図ること
にある。

【００１４】本発明の第２の目的は、ポリシリコンで構
成されるチャネル領域を有する電界効果トランジスタに
おいて、チャネル層に互いにチャネル抵抗の異なる複数
のポリシリコン層を設けることにより、多様な機能を実
現することにある。

【００１５】本発明の第３の目的は、ポリシリコンで構
成される浮遊ゲート電極を有する半導体記憶装置におい
て、電荷の注入などの時におけるポリシリコン膜の劣化
を防止する手段を講ずることにより、電荷蓄積量の経時
変化等に起因する誤動作を防止することにある。

【００１６】本発明の第４の目的は、ポリシリコンで構
成されるチャネル領域を有する半導体記憶装置におい
て、チャネル層に互いにチャネル抵抗の異なる複数のポ
リシリコン層を設けることにより、多値メモリ機能を実
現することにある。

【００１７】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明では、請求項１−４に記載されている
第１の電界効果トランジスタに関する手段と、請求項２
２，２３に記載されている第１の電界効果トランジスタ
の製造方法に関する手段とを講じている。

【００１８】上記第２の目的を達成するために、本発明
では、請求項５−１２に記載されている第２の電界効果
トランジスタに関する手段と、請求項２４−２６に記載
されている第２の電界効果トランジスタの製造方法に関
する手段とを講じている。

【００１９】上記第３の目的を達成するために、本発明
では、請求項１３−１４に記載されている第１の半導体
記憶装置に関する手段と、請求項２７，２８に記載され
ている第１の半導体記憶装置の製造方法に関する手段と
を講じている。

【００２０】上記第４の目的を達成するために、本発明
では、請求項１５−２１に記載されている第２の半導体
記憶装置に関する手段と、請求項２９−３２に記載され
ている第２の半導体記憶装置の製造方法に関する手段
と、請求項３３，３４に記載されている半導体記憶装置
の駆動方法に関する手段とを講じている。

【００２１】本発明の第１の電界効果トランジスタは、
請求項１に記載されているように、基板と、上記基板の
上に形成され、空孔欠陥が導入されたポリシリコン層を
有するチャネル領域と、上記チャネル領域の上に形成さ
れたゲート絶縁膜と、上記ゲート絶縁膜の上に形成され
たゲート電極と、上記チャネル領域を挟む１対のソース
・ドレイン領域とを備えている。

【００２２】これにより、空孔欠陥内は真空状態である
ので、チャネル領域のチャネル長が短くなったのと同じ
ことになる。したがって、ポリシリコン膜でチャネル領
域を構成しながら、極めてキャリアの移動度の高いつま
り高速かつ低電圧で動作が可能な電界効果トランジスタ
となる。

【００２３】請求項２に記載されているように、請求項
１において、上記チャネル領域内の上記単位体積あたり
の空孔欠陥の数が多いポリシリコン層の上及び下のうち
少なくともいずれか一方に、空孔欠陥が導入されていな
いポリシリコン層を形成しておくことができる。

【００２４】これにより、チャネル領域を適正な位置に
設けることが可能となり、電界効果トランジスタの性能
がより最適化される。

【００２５】請求項３に記載されているように、請求項
１又は２において、上記基板を絶縁性材料により構成
し、上記ソース・ドレイン領域を、上記基板上に堆積さ
れたポリシリコン膜により構成することができる。

【００２６】これにより、液晶ディスプレイ等に使用が
可能なＴＦＴとなる電界効果トランジスタが得られる。

【００２７】また、請求項４に記載されているように、
請求項１又は２において、上記基板を半導体材料により
構成し、上記ソース・ドレイン領域を、上記基板上に堆
積されたポリシリコン膜と上記基板とに亘って形成して
もよい。

【００２８】本発明の第２の電界効果トランジスタは、
請求項５に記載されているように、基板と、上記基板の
上に形成され、チャネル電流が流れる方向に直列に配置
された互いに抵抗率の異なる複数のポリシリコン層を有
するチャネル領域と、上記チャネル領域の上に形成され
たゲート絶縁膜と、上記ゲート絶縁膜の上に形成された
ゲート電極と、上記チャネル領域を挟む１対のソース・
ドレイン領域とを備えている。

【００２９】これにより、ソース領域に対するドレイン
領域の電圧を高くしていったときに、ドレイン領域から
延びる空乏層の先端が各ポリシリコン層の境界を通過す
る際に、ドレイン電流が非連続的に増大する特性を示す
ことになる。したがって、非線形特性等の特殊機能を有
するトランジスタが得られる。

【００３０】請求項６に記載されているように、請求項
５において、上記複数のポリシリコン層を、各ポリシリ
コン層内の結晶粒の平均的なサイズが異なることにより
抵抗率が異なるように調整しておくことができる。

【００３１】これにより、ポリシリコン層内の結晶粒の
サイズが大きいほど抵抗率が小さくなることを利用し
て、請求項５の作用効果が確実に得られる。

【００３２】請求項７に記載されているように、請求項
６において、上記複数のポリシリコン層は、上記ドレイ
ン領域に近いものほど平均的なサイズの小さい結晶粒を
含んでいることが好ましい。

【００３３】請求項８に記載されているように、請求項
５において、上記複数のポリシリコン層をいずれも空孔
欠陥が導入されたポリシリコン膜により構成され、各ポ
リシリコン層内の単位体積あたりの空孔欠陥の数が異な
ることにより抵抗率が異なるように調整しておくことが
できる。

【００３４】これにより、ポリシリコン層内に空孔欠陥
が多く導入されているほど抵抗率が小さくなることを利
用して、請求項５の作用効果が確実に得られる。

【００３５】請求項９に記載されているように、請求項
８において、上記複数のポリシリコン層は、上記ドレイ
ン領域に近いものほど単位体積あたりの空孔欠陥の数が
少ないことが好ましい。

【００３６】請求項１０に記載されているように、請求
項５において、上記複数のポリシリコン層を、空孔欠陥
が導入されたポリシリコン層と空孔欠陥が導入されてい
ないポリシリコン層とからなることにより抵抗率が異な
るように調整しておいてもよい。

【００３７】請求項１１に記載されているように、請求
項５−１０のうちいずれか１つにおいて、上記基板を絶
縁性材料により構成しておき、上記ソース・ドレイン領
域を、上記基板上に堆積されたポリシリコン膜により構
成することができる。

【００３８】これにより、ＴＦＴとして機能する電界効
果トランジスタに非線形特性などの特殊な機能を持たせ
ることができる。

【００３９】また、請求項１２に記載されているよう
に、請求項５−１０のうちいずれか１つにおいて、上記
基板を半導体材料により構成しておき、上記ソース・ド
レイン領域を、上記基板上に堆積されたポリシリコンと
上記基板とに亘って形成しておいてもよい。

【００４０】本発明の第１の半導体記憶装置は、請求項
１３に記載されているように、半導体領域を有する基板
と、上記半導体領域の一部に形成されたチャネル領域
と、上記チャネル領域の上に形成され電荷のトンネリン
グによる通過が可能なトンネル絶縁膜と、上記トンネル
絶縁膜の上に形成され空孔欠陥が導入されたポリシリコ
ン層を有する浮遊ゲート電極と、上記浮遊ゲート電極の
少なくとも一部に接して形成された容量絶縁膜と、上記
容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合する
ことが可能に形成された制御ゲート電極と、上記半導体
領域内に形成され、上記チャネル領域を挟む一対のソー
ス・ドレイン領域とを備えている。

【００４１】これにより、浮遊ゲート電極が空孔欠陥が
導入されたポリシリコン層で構成されているので、電荷
が浮遊ゲート電極に注入されたときにも、電荷を蓄積す
る能力の高い空孔欠陥に電荷が蓄えられる。そして、浮
遊ゲート電極内では主にポテンシャルエネルギーの低い
欠陥準位を介して電荷が移動するので、浮遊ゲート電極
中のポリシリコン膜が受けるダメージは小さく、ポリシ
リコン層の劣化に起因する蓄積電荷量の経時変化も抑制
されることになる。

【００４２】請求項１４に記載されているように、請求
項１３において、上記浮遊ゲート電極は、上記空孔欠陥
が導入されたポリシリコン層の上及び下のうち少なくと
もいずれか一方に、空孔欠陥が導入されていないポリシ
リコン層をさらに備えることができる。

【００４３】本発明の第２の半導体記憶装置は、請求項
１５に記載されているように、半導体領域を有する基板
と、上記半導体領域の一部に形成され、チャネル電流が
流れる方向に直列に配置された互いに抵抗率の異なる複
数のポリシリコン層を有するチャネル領域と、上記チャ
ネル領域の上に形成され電荷のトンネリングによる通過
が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に
形成された浮遊ゲート電極と、上記浮遊ゲート電極の少
なくとも一部に接して形成された容量絶縁膜と、上記容
量絶縁膜を挟んで上記浮遊ゲート電極と容量結合するこ
とが可能に形成された制御ゲート電極と、上記半導体領
域内に形成され、上記チャネル領域を挟む１対のソース
・ドレイン領域とを備えている。

【００４４】これにより、制御ゲート電極の電圧を一定
としてソース領域に対するドレイン領域の電圧を上げて
いくと、上述の第２の電界効果トランジスタの作用によ
って、ドレイン領域から延びる空乏層の先端が各ポリシ
リコン層の境界に達する点で、ドレイン電流が非連続的
に増大する特性が得られる。

【００４５】また、ソース領域及びドレイン領域を同電
位としてソース領域及びドレイン領域に対する制御ゲー
ト電極の電圧を高くすると、制御ゲート電極との容量結
合によって浮遊ゲート電極の電圧が高くなるので、ソー
ス領域及びドレイン領域から浮遊ゲート電極への電荷の
注入が可能な状態となる。そのとき、ソース領域に隣接
するポリシリコン層とドレイン領域に隣接するポリシリ
コン層とで抵抗率が異なることにより、浮遊ゲート電極
への電荷の注入量を制御ゲート電圧の値に応じて制御す
ることが可能となる。

【００４６】したがって、これらの特性を利用して、異
なる電荷量を浮遊ゲート電極に注入して、この半導体装
置を多値メモリとして使用することが可能になる。

【００４７】請求項１６に記載されているように、請求
項１５において、上記チャネル領域内に、互いに抵抗率
が異なる２つのポリシリコン層を配置しておき、かつ、
上記複数のポリシリコン層の間に、単結晶シリコン層を
介在させておくことができる。

【００４８】これにより、チャネル領域の中央に比較的
抵抗率の高い単結晶シリコン層が存在することで、制御
ゲート電極の電圧をソース・ドレイン領域よりも高くし
て浮遊ゲート電極に電荷を注入する際に、ソース領域に
隣接するポリシリコン層とドレイン領域に隣接するポリ
シリコン層との抵抗率の相違を利用した電荷の注入量の
調整が容易になる。

【００４９】上述の第２の電界効果トランジスタの場合
と同様に、互いに異なる抵抗率を有する複数のポリシリ
コン層をチャネル領域に設けるには、以下のような構造
を採ることができる。

【００５０】請求項１７に記載されているように、請求
項１５又は１６において、上記複数のポリシリコン層
を、各ポリシリコン層内の結晶粒の平均的なサイズが互
いに異なることにより抵抗率が異なるように調整してお
くことができる。

【００５１】請求項１８に記載されているように、請求
項１７において、上記複数のポリシリコン層は、上記ド
レイン領域に近いものほど平均的なサイズの小さい結晶
粒を含んでいることが好ましい。

【００５２】請求項１９に記載されているように、請求
項１５又は１６において、上記複数のポリシリコン層に
いずれも空孔欠陥を導入しておき、各ポリシリコン層内
の単位体積あたりの空孔欠陥の数が互いに異なることに
より抵抗率が異なるように調整しておくこともできる。

【００５３】請求項２０に記載されているように、請求
項１９において、上記複数のポリシリコン層を、上記ド
レイン領域に近いものほど単位体積あたりの空孔欠陥の
数を小さくしておくことが好ましい。

【００５４】請求項２１に記載されているように、請求
項１５又は１６において、上記複数のポリシリコン層
を、空孔欠陥が導入されたポリシリコン層と空孔欠陥が
導入されていないポリシリコン層とからなることにより
抵抗率が異なるように調整しておくこともできる。

【００５５】本発明の第１の電界効果トランジスタの製
造方法は、請求項２２に記載されているように、基板上
にポリシリコン膜を形成する工程と、上記ポリシリコン
膜の少なくとも一部に空孔欠陥を導入する工程と、上記
ポリシリコン膜のうち上記空孔欠陥が導入された領域の
上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜
の上にゲート電極を形成する工程と、上記ポリシリコン
膜のうち上記ゲート電極の両側に位置する領域に不純物
を導入してソース・ドレイン領域を形成する工程とを備
えている。

【００５６】この方法により、ポリシリコン膜のうち空
孔欠陥が導入された領域の上にゲート絶縁膜及びゲート
電極が形成され、かつ、空孔欠陥が導入された領域がソ
ース・ドレイン領域で挟まれる。つまり、ポリシリコン
膜のうちこの空孔欠陥が導入された領域が電界効果トラ
ンジスタのチャネル領域となるので、上述の第１の電界
効果トランジスタの作用効果を発揮できる構造が容易に
実現する。

【００５７】請求項２３に記載されているように、請求
項２２において、上記空孔欠陥の導入処理を行なう工程
に、上記ポリシリコン膜に水素イオンを注入してポリシ
リコン膜内のシリコンを水素で置換する工程と、熱処理
を行なって、上記水素を上記ポリシリコン膜から排出す
る工程とを含ませることができる。

【００５８】この方法により、ポリシリコン層のうち水
素で置換された後水素が排出された領域は空孔欠陥とな
るので、ポリシリコン膜内に容易に空孔欠陥が導入され
る。

【００５９】本発明の第２の電界効果トランジスタの製
造方法は、請求項２４に記載されているように、基板上
に、ゲート長方向に対して直列に配置され互いに抵抗率
が異なる複数のポリシリコン層を有するポリシリコン膜
を形成する工程と、上記複数のポリシリコン層に跨るゲ
ート絶縁膜を形成する工程と、上記ゲート絶縁膜の上に
ゲート電極を形成する工程と、上記ポリシリコン膜のう
ち上記ゲート電極の両側に位置する領域に不純物を導入
してソース・ドレイン領域を形成する工程とを備えてい
る。

【００６０】この方法により、ゲート電極の下方に互い
に抵抗率の異なる複数のポリシリコン層がゲート長方向
に向かって直列に配置された状態となる。そして、この
複数のポリシリコン層の上にゲート電極が形成され、か
つ複数のポリシリコン層がソース・ドレイン領域で挟ま
れるので、複数のポリシリコン層からなるチャネル領域
が形成されることになる。したがって、上述の第２の電
界効果トランジスタの作用効果を発揮しうる構造が容易
に得られる。

【００６１】請求項２５に記載されているように、請求
項２４において、上記ポリシリコン膜を形成する工程
に、上記基板上にアモルファスシリコン膜を形成する工
程と、上記アモルファスシリコン膜をアニールしてポリ
シリコン膜に変える工程とを含ませて、上記アモルファ
スシリコン膜をアニールする条件を局部的に変えて、平
均的なサイズが互いに異なる結晶粒を含む複数のポリシ
リコン層を形成することにより、上記互いに抵抗率が異
なる複数のポリシリコン層を形成することができる。

【００６２】アモルファスシリコン膜は、急速に固化す
ることにより形成される不規則な構造であり、熱的に不
安定な状態であるので、このアモルファスシリコン膜を
加熱すると、安定な結晶状態に変わろうとする変化が生
じる。したがって、アニール条件を局部的に変えること
により、単一のアモルファスシリコン膜から平均的なサ
イズが異なる複数のポリシリコン層を容易に形成するこ
とができる。

【００６３】請求項２６に記載されているように、請求
項２４において、上記ポリシリコン膜を形成する工程
に、上記基板上にポリシリコン膜を形成した後、上記ポ
リシリコン膜内に水素イオンを注入してポリシリコン膜
内のシリコンを水素で置換する工程と、熱処理を行なっ
て、上記水素を上記ポリシリコン膜から排出する工程と
を含ませて、上記注入される水素イオンの濃度を局部的
に変えて、単位体積あたりの空孔欠陥の数が互いに異な
る複数のポリシリコン層を形成することにより、上記互
いに抵抗率が異なる複数のポリシリコン層を形成するこ
とができる。

【００６４】この方法により、ポリシリコン膜内に互い
に単位体積あたりの空孔欠陥の数が異なる複数のポリシ
リコン層が形成される。そして、真空状態の空孔欠陥が
存在することで空孔欠陥が導入されていないポリシリコ
ン層よりも抵抗率の低い複数のポリシリコン層が形成さ
れる。そのとき、各ポリシリコン層の抵抗率は、単位体
積あたりの空孔欠陥の数に依存するので、互いに抵抗率
の異なる複数のポリシリコン層を容易に形成することが
できる。

【００６５】本発明の第１の半導体記憶装置の製造方法
は、請求項２７に記載されているように、基板の半導体
領域の上にトンネル絶縁膜を形成する工程と、上記トン
ネル絶縁膜の上に空孔欠陥が導入されたポリシリコン層
を有する浮遊ゲート電極を形成する工程と、上記浮遊ゲ
ート電極に接する容量絶縁膜を形成する工程と、上記容
量絶縁膜の上に制御ゲート電極を形成する工程と、上記
半導体領域のうち上記浮遊ゲート電極の両側に位置する
領域に不純物を導入してソース・ドレイン領域を形成す
る工程とを備えている。

【００６６】この方法により、空孔欠陥を多く含む浮遊
ゲート電極が形成されるので、電荷蓄積量が大きく、か
つ、電荷の注入の際のポリシリコン層の劣化に起因する
電荷蓄積量の経時変化のほとんどない浮遊ゲート電極が
形成される。

【００６７】請求項２８に記載されているように、請求
項２７において、上記第１の電界効果トランジスタの製
造方法と同様に、上記浮遊ゲート電極を形成する工程
に、上記基板上にポリシリコン膜を形成した後、上記ポ
リシリコン膜内に水素イオンを注入してポリシリコン膜
内のシリコンを水素で置換する工程と、熱処理を行なっ
て、上記水素を上記ポリシリコン膜から排出する工程と
を含ませることができる。

【００６８】本発明の第２の半導体記憶装置の製造方法
は、請求項２９に記載されているように、基板上に、ゲ
ート長方向に対して直列に配置され互いに抵抗率が異な
る複数のポリシリコン層を有するポリシリコン膜を形成
する工程と、上記複数のポリシリコン層に跨るトンネル
絶縁膜を形成する工程と、上記トンネル絶縁膜の上に浮
遊ゲート電極を形成する工程と、上記浮遊ゲート電極に
接する容量絶縁膜を形成する工程と、上記容量絶縁膜の
上に制御ゲート電極を形成する工程と、上記ポリシリコ
ン膜のうち上記浮遊ゲート電極の両側に位置する領域に
不純物を導入してソース・ドレイン領域を形成する工程
とを備えている。

【００６９】この方法により、半導体記憶装置のトンネ
ル絶縁膜の下方には、互いに抵抗率の異なる複数のポリ
シリコン層からなるチャネル領域が形成される。したが
って、この抵抗率の相違を利用した浮遊ゲート電極への
電荷の注入量などを多様に変化させることができる半導
体記憶装置が得られる。すなわち、上述の第２の半導体
記憶装置の作用効果を発揮しうる構造が容易に実現す
る。

【００７０】請求項３０に記載されているように、請求
項２９において、上記ポリシリコン膜を形成する工程
は、上記基板上に少なくとも２つの溝を形成し、各溝内
に上記抵抗率が互いに異なるポリシリコン層を形成する
ことにより行なうことができる。

【００７１】この方法により、チャネル領域の中央部に
単結晶シリコン層を有し、その両側に互いに抵抗率の異
なるポリシリコン層を有する半導体記憶装置の構造が容
易に得られる。

【００７２】上述の第１又は第２の電界効果トランジス
タの製造方法と同様に、抵抗値が互いに異なる複数のポ
リシリコン層を形成する具体的な方法としては、以下の
方法がある。

【００７３】請求項３１に記載されているように、請求
項２９又は３０において、上記ポリシリコン膜を形成す
る工程に、上記基板上にアモルファスシリコン膜を形成
する工程と、上記アモルファスシリコン膜をアニールし
てポリシリコン膜に変える工程とを含ませておき、上記
アモルファスシリコン膜をアニールする条件を局部的に
変えて、平均的なサイズが互いに異なる結晶粒を含む複
数のポリシリコン層を形成することにより、上記互いに
抵抗率が異なる複数のポリシリコン層を形成することが
できる。

【００７４】請求項３２に記載されているように、請求
項２９又は３０において、上記ポリシリコン膜を形成す
る工程に、上記基板上にポリシリコン膜を形成した後、
上記ポリシリコン膜内に水素イオンを注入してポリシリ
コン膜内のシリコンを水素で置換する工程と、熱処理を
行なって、上記水素を上記ポリシリコン膜から排出する
工程とを含ませて、上記注入される水素イオンの濃度を
局部的に変えて、単位体積あたりの空孔欠陥の数が互い
に異なる複数のポリシリコン層を形成することにより、
上記互いに抵抗率が異なる複数のポリシリコン層を形成
することができる。

【００７５】本発明の第１の半導体記憶装置の駆動方法
は、請求項３３に記載されているように、半導体領域を
有する基板と、上記半導体領域の上に形成され電荷のト
ンネリングによる通過が可能なトンネル絶縁膜と、上記
トンネル絶縁膜の上に形成された浮遊ゲート電極と、上
記浮遊ゲート電極の少なくとも一部に接して形成された
容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート
電極と容量結合することが可能に形成された制御ゲート
電極と、上記半導体領域のうち上記ゲート絶縁膜の下方
において、チャネル電流が流れる方向に直列に配置され
た互いに抵抗率の異なる複数のポリシリコン層を有する
チャネル領域と、上記半導体領域のうち上記浮遊ゲート
電極の両側に位置する領域に形成されたソース・ドレイ
ン領域とを備えている半導体記憶装置の駆動方法であっ
て、上記複数のポリシリコン層のうち一部のポリシリコ
ン層のみに空乏層が形成される第１の電圧と、上記複数
のポリシリコン層のうち上記一部のポリシリコン層を除
く他のポリシリコン層と上記一部のポリシリコン層とに
空乏層が形成される第２の電圧とを上記ソース・ドレイ
ン領域間に印加することにより、上記浮遊ゲート電極内
に複数の情報を記憶させる方法である。

【００７６】この駆動方法により、半導体記憶装置のソ
ース・ドレイン領域間に電圧を印加し、その電圧値を変
えて行くと、空乏層の形成される範囲が各ポリシリコン
層の境界に達したときに、電圧に対する電流の増加率が
非連続的に変化する。したがって、第１電圧によって浮
遊ゲート電極に注入された電荷の蓄積量と、第２電圧に
よって浮遊ゲート電極に注入された電荷の蓄積量とは際
だった相違があるので、情報の読み出し時において、こ
の２種類の電荷が注入された状態をソース・ドレイン領
域間を流れる電流値によって識別することが容易とな
る。すなわち、半導体記憶装置単独で多値メモリとして
使用することができる。

【００７７】本発明の第２の半導体記憶装置の駆動方法
は、請求項３４に記載されているように、半導体領域を
有する基板と、上記半導体領域の上に形成され電荷のト
ンネリングによる通過が可能なトンネル絶縁膜と、上記
トンネル絶縁膜の上に形成された浮遊ゲート電極と、上
記浮遊ゲート電極の少なくとも一部に接して形成された
容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート
電極と容量結合することが可能に形成された制御ゲート
電極と、上記半導体領域のうち上記ゲート絶縁膜の下方
において、チャネル電流が流れる方向に直列に配置され
た互いに抵抗率の異なる少なくとも２つのポリシリコン
層と上記少なくとも２つのポリシリコン層の間に介在す
る単結晶シリコン層とを有するチャネル領域と、上記半
導体領域のうち上記浮遊ゲート電極の両側に位置する領
域に形成されたソース・ドレイン領域とを備えている半
導体記憶装置の駆動方法であって、上記少なくとも２つ
のポリシリコン層のうちいずれか一方のみが反転する第
１の電圧と、上記少なくとも２つのポリシリコン層のい
ずれも反転する第２の電圧とを上記ソース・ドレイン領
域と上記ゲート電極との間に印加することにより、上記
浮遊ゲート電極内に少なくとも２つの異なる情報を記憶
させる方法である。

【００７８】この駆動方法により、半導体記憶装置のソ
ース・ドレイン領域と制御ゲート電極との間に電圧を印
加し、その電圧値を変えて行くと、上記一方のポリシリ
コン層のみが反転する状態から双方のポリシリコン層が
反転する状態に変わる境界に達したときに、電圧に対す
る電流の増加率が非連続的に変化する。したがって、第
１電圧によって浮遊ゲート電極に注入された電荷の蓄積
量と、第２電圧によって浮遊ゲート電極に注入された電
荷の蓄積量とは際だった相違があるので、情報の読み出
し時において、この２種類の電荷が注入された状態をソ
ース・ドレイン領域間を流れる電流値によって識別する
ことが容易となる。すなわち、半導体記憶装置単独で多
値メモリとして使用することができる。

【００７９】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態に係る電界効
果型トランジスタについて、図１（ａ）−（ｄ），図
２，図３及び図４を参照しながら説明する。

【００８０】図１（ｄ）は、本実施形態の製造方法によ
って最終的に形成されるポリシリコンチャネル型電界効
果トランジスタの構造を示す断面図である。なお、以下
の説明においては、設計ルール（最小寸法）が０．２５
μｍ−１０μｍのプロセスを用いて製造された電界効果
トランジスタについて説明する。

【００８１】図１（ｄ）に示すように、本実施形態に係
る電界効果トランジスタは、ガラス，セラミック等の絶
縁性材料で構成される基板１の上面上に形成されてい
る。そして、電界効果トランジスタには、基板１上に形
成された３層のポリシリコン層からなるチャネル領域４
０と、基板１上でチャネル領域４０を挟んで対向するソ
ース領域２及びドレイン領域３と、上記チャネル領域４
０の上に形成された厚みが約１０ｎｍのシリコン酸化膜
からなるゲート酸化膜６と、該ゲート酸化膜６の上に形
成されたポリシリコン膜，ポリサイド膜，アルミニウム
又はタンタルからなる制御ゲート電極４と、ソース領域
２，ドレイン領域３及び制御ゲート電極４の上に堆積さ
れたシリコン酸化膜からなる層間絶縁膜１１と、層間絶
縁膜１１に開口されたコンタクトホールを埋めてソース
領域２，ドレイン領域３にそれぞれコンタクトするソー
ス電極１０１及びドレイン電極１０２とを備えている。

【００８２】上記ソース領域２とドレイン領域３との間
の距離つまりゲート長は０．２５μｍであり、ソース領
域２及びドレイン領域３の厚みは約１００ｎｍ程度であ
る。また、ソース領域２及びドレイン領域３には、いず
れも１０²⁰−１０²¹個ｃｍ^-3程度のｎ型不純物が導入さ
れている。

【００８３】上記チャネル領域４０は、基板１の直上に
形成された第１ポリシリコン層４１と、該第１ポリシリ
コン層４１の上に形成された空孔欠陥含有ポリシリコン
層である第２ポリシリコン層４２と、該第２ポリシリコ
ン層４２の上に形成された第３ポリシリコン層４３とに
より構成されており、全体としての厚みはソース領域２
等と同じく１００ｎｍ程度である。上記第１，第３ポリ
シリコン層４１，４３を構成するポリシリコンの粒径
は、一般的な製造プロセスにおける加工上もっとも制御
しやすい大きさである。上記第２ポリシリコン層４２は
第１ポリシリコン層４１と同じ粒径を有するポリシリコ
ンに空孔欠陥を導入して形成されており、第２ポリシリ
コン層４２における単位体積あたりの空孔欠陥の数は、
オフリークを生ぜしめない程度に制御されている。ま
た、各ポリシリコン層４１，４２，４３には、約１０¹⁷
個ｃｍ^-3程度のｐ型不純物が導入されている。

【００８４】次に、上述の電界効果トランジスタの構造
を実現するための製造工程について、図１（ａ）−
（ｄ）を参照しながら説明する。

【００８５】まず、図１（ａ）に示す工程において、基
板１の上に厚みが９０ｎｍ程度の第１ポリシリコン層４
１をＣＶＤ法により堆積する。そして、この第１ポリシ
リコン層４１の上方から高エネルギー粒子を照射するこ
とにより、第１ポリシリコン層４１の上部を空孔欠陥含
有ポリシリコン層である第２ポリシリコン層４２に変え
る。高エネルギー粒子には、シリコン又はアルゴン等の
不活性ガスのイオンや、水素イオン等がある。本実施形
態では、Ｈイオンを加速エネルギー５０ｋｅＶ程度で全
面に注入し、５００℃程度の温度下で熱処理を行なう。
この処理によって、Ｈイオンの注入量に応じた密度の空
孔欠陥が第１ポリシリコン層４１中に形成される。すな
わち、Ｈイオンの注入によってポリシリコン層内のシリ
コン原子がＨ原子に置換され、その後の熱処理によって
Ｈ原子がポリシリコン層から脱離することで、空孔欠陥
が形成される。

【００８６】次に、図１（ｂ）に示す工程で、上記第２
ポリシリコン層４２の上に厚みが１０ｎｍ程度のポリシ
リコン膜からなる第３ポリシリコン層４３を形成する。

【００８７】次に、図１（ｃ）に示す工程で、第３ポリ
シリコン層４３の上にシリコン酸化膜を形成し、さらに
シリコン酸化膜の上にゲート用ポリシリコン膜をＣＶＤ
法により形成する。そして、フォトリソグラフィー工程
及びエッチング工程を行なって、ゲート用ポリシリコン
膜及びシリコン酸化膜をパターニングして、制御ゲート
電極４とゲート酸化膜６とを形成する。さらに、制御ゲ
ート電極４をマスクとして、高濃度の砒素イオンをゲー
ト電極４の両側に位置する第１−第３ポリシリコン層４
１−４３内の領域に導入し、ソース領域２及びドレイン
領域３を形成する。その結果、ゲート電極４の下方に
は、３つのポリシリコン層４１−４３で構成されるチャ
ネル領域４０が形成される。

【００８８】次に、図１（ｄ）に示す工程で、基板の全
面上に厚みが５００−８００ｎｍ程度のシリコン酸化膜
からなる層間絶縁膜１１を堆積した後、この層間絶縁膜
１１にソース領域２，ドレイン領域３にそれぞれ到達す
るコンタクトホールを形成する。さらに、このコンタク
トホール内及び層間絶縁膜１１の上に金属膜を堆積した
後、この金属膜をパターニングして、ソース電極１０１
及びドレイン電極１０２を形成する。

【００８９】図２は、本実施形態に係る電界効果トラン
ジスタを作動させるために電圧を印加した状態を示す断
面図である。つまり、制御ゲート電極４の電位を１Ｖ、
ドレイン領域３（ドレイン電極１０２）の電位を３Ｖに
し、ソース領域２（ソース電極１０１）を接地する（０
Ｖ）。ここで、第１，第２，第３ポリシリコン層４１，
４２，４３の抵抗値をｒ41，ｒ42，ｒ43とすると、空孔
欠陥が多量に存在する第２ポリシリコン層４２に抵抗値
ｒ42がもっとも小さい。したがって、制御ゲート電極４
との容量結合によってチャネル領域４０が反転するのに
必要な電位に達すると、もっとも抵抗値の小さい第２ポ
リシリコン層４２にチャネル電流が流れることになる。

【００９０】したがって、本実施形態に係る電界効果ト
ランジスタによると、チャネル領域４０の一部に空孔欠
陥を有するポリシリコン膜からなる第２ポリシリコン層
４２が設けられている。そして、空孔欠陥の内部は真空
なので、実質的にチャネル長が空孔欠陥が占める領域分
だけ短くなったのと同じことになる。したがって、この
第２ポリシリコン層４２におけるキャリアの移動度を極
めて高くすることができる。そして、このことにより、
単に高抵抗のポリシリコン層を有するものに比べて大き
なチャネル電流を得ることができる。

【００９１】図３は、ドレイン電圧Ｖｄを横軸に、ドレ
イン電流Ｉｄを縦軸にとって、従来の電界効果トランジ
スタと本実施形態に係る電界効果トランジスタのＶｄ−
Ｉｄ特性を比較する図である。図中実線で示す曲線ＶＩ
inveは本実施形態に係るポリシリコンチャネル型電界効
果トランジスタのＶｄ−Ｉｄ特性曲線であり、図中破線
で示す曲線ＶＩconvは従来の電界効果トランジスタのＶ
ｄ−Ｉｄ特性曲線である。各曲線ＶＩinve，ＶＩconvを
比較するとわかるように、本実施形態の電界効果トラン
ジスタでは、低いドレイン電圧で高いドレイン電流を得
ることができる。例えば、従来の電界効果トランジスタ
の場合に１Ｖで得られていた電流値が、本実施形態の電
界効果トランジスタでは．０１Ｖの電流値で得られる。

【００９２】なお、ドレイン電流の飽和値は、不純物濃
度等の調整によって変えることができる。また、本実施
形態の電界効果トランジスタでは、空孔欠陥を多く含む
第２ポリシリコン層４２を空孔欠陥の少ない第１，第３
ポリシリコン層４１，４３で挟み込んでいるので、縦方
向の電流は流れにくくなり、電流は第２ポリシリコン層
４２に沿って横方向にのみ流れる。

【００９３】なお、ポリシリコン層内に空孔欠陥が生じ
ても、空孔欠陥のある部分及び空孔欠陥のない部分を含
むポリシリコン層全体としては結晶学的に格子振動は変
わらない。したがって、印加電圧によってポリシリコン
層が破壊するおそれはない。

【００９４】上記実施形態では、Ｈイオンを第１ポリシ
リコン層４１の全面に照射するように下が、収束イオン
ビーム装置を用いて、部分的にＨイオンを照射するよう
にしてもよい。

【００９５】図４は、収束イオンビーム装置を用いて第
２ポリシリコン層４２を形成する方法を示す図である。
同図に示すように、イオン源２０１で発生したイオンを
レンズ２０２によって収束し、直径１０ｎｍ程度のイオ
ンビームに絞り込んで第１ポリシリコン層４１に照射す
る。このイオンの照射によって第１ポリシリコン層４１
内のＳｉ原子をたたきだして塊状の空孔欠陥を生ぜしめ
る方法である。例えば、１０¹⁶個ｃｍ^-3程度のＨイオン
を加速エネルギー５０ｋｅＶ程度で注入し、５００℃程
度の温度下で熱処理を行なうことによって、直径１０ｎ
ｍ程度の空孔欠陥が１０−２０個／０．２５μｍ（ゲー
ト中）の個数だけ形成される。その結果、第２ポリシリ
コン層４２のチャネル長に相当する寸法のうち半分程度
を空孔欠陥が占めることになり、この空孔欠陥の内部は
真空なので、実質的にチャネル長が半分程度になったの
と同じことになる。そして、このイオンビーム径は、広
範囲に変えることができる。ただし、収束イオンビーム
法を用いる場合にも、必ずしもイオンビーム径の大きさ
の空孔欠陥を形成する必要はなく、単に注入されるイオ
ン密度を高めるなどの目的でビームを収束するようにし
てもよい。

【００９６】また、ポリシリコン層内に空孔欠陥を生ぜ
しめる方法は、上述のようなＨイオンを照射する方法に
限定されるものではない。例えば１０ｎｍ径程度に収束
したＳｉイオンの収束イオンビームを２００ｋｅＶ程度
のエネルギーで、ポリシリコン層内に１０¹⁵個ｃｍ^-3程
度の量だけ打ち込んで、５００℃程度の温度で１０秒間
程度の間、熱処理（ＲＴＡ）を行なうことによっても、
ポリシリコン層内に１０¹⁰個ｃｍ^-2程度の空孔欠陥を生
ぜしめることができる。

【００９７】また、以下の手順によっても、空孔欠陥を
形成することがでいる。まず、シリコン基板Ａの上に熱
酸化によりシリコン酸化膜を形成した後、シリコン基板
ＡにＨ+ イオンを２×１０¹⁶−１×１０¹⁷個ｃｍ^-2程度
注入する。次に、ポリシリコン膜を上面上に有する他の
基板Ｂをシリコン酸化膜を介してシリコン基板Ａに接着
する。この接着は、互いに接着される２つの面を洗浄し
て、原子間結合を利用して行なう。次に、４００−６０
０℃で熱処理することにより、シリコン基板Ａは２つの
部分に分離する。その結果、基板Ｂと、シリコン酸化膜
と、シリコン基板Ａから分かれた薄い単結晶シリコン層
とが一体となる。つまり、基板Ｂ上のシリコン酸化膜の
上に薄い単結晶シリコン層が形成された状態となってい
る。この状態で、１０００℃以上の温度で熱処理を行な
うことにより、シリコン酸化膜とその上の残存シリコン
層とから空孔欠陥を有するポリシリコン層が形成され
る。したがって、基板Ｂにおいて、通常のポリシリコン
層の上に空孔欠陥を有するポリシリコン層を設けること
ができる。

【００９８】（第２の実施形態）次に、第２の実施形態
に係る不揮発性半導体記憶装置について、図５（ａ）−
（ｄ）及び図６を参照しながら説明する。

【００９９】図５（ｄ）は、本実施形態の製造方法によ
って最終的に形成されるポリシリコン浮遊ゲート型不揮
発性半導体記憶装置の構造を示す断面図である。なお、
以下の説明においては、設計ルール（最小寸法）が０．
２５μｍ−１０μｍのプロセスを用いて製造された不揮
発性半導体記憶装置について説明する。

【０１００】図５（ｄ）に示すように、本実施形態に係
る不揮発性半導体記憶装置は、シリコン基板１２と、シ
リコン基板１２の上に形成された厚みが６ｎｍ程度のシ
リコン酸化膜からなるトンネル酸化膜１６と、トンネル
酸化膜１６の上に形成された３層のポリシリコン層から
なる浮遊ゲート電極５０と、シリコン基板１２内で浮遊
ゲート電極５０の両側方に形成されたソース領域２及び
ドレイン領域３と、トンネル酸化膜１６の下方に形成さ
れたチャネル領域８と、上記浮遊ゲート電極５０の上に
形成されたシリコン酸化膜及びシリコン窒化膜からなる
厚みが約１５ｎｍ程度のＯＮ膜で構成される容量絶縁膜
１７と、該容量絶縁膜１７の上に形成されたポリシリコ
ン膜，ポリサイド膜，アルミニウム又はタンタルからな
る制御ゲート電極４と、ソース領域２，ドレイン領域３
及び制御ゲート電極４の上に堆積されたシリコン酸化膜
からなる層間絶縁膜１１と、層間絶縁膜１１に開口され
たコンタクトホールを埋めてソース領域２，ドレイン領
域３にそれぞれコンタクトするソース電極１０１及びド
レイン電極１０２とを備えている。

【０１０１】上記制御ゲート電極４のゲート長（チャネ
ル長方向に沿った長さ）は０．２５μｍであり、ゲート
幅（チャネル長方向に直交する方向に沿った長さ）は約
２μｍである。また、ソース領域２及びドレイン領域３
には、いずれも１０²⁰−１０²¹個ｃｍ^-3程度のｎ型不純
物が導入されている。

【０１０２】上記浮遊ゲート電極５０は、シリコン基板
１２の直上に形成された第１ポリシリコン層５１と、該
第１ポリシリコン層５１の上に形成された空孔欠陥含有
ポリシリコン層である第２ポリシリコン層５２と、該第
２ポリシリコン層５２の上に形成された第３ポリシリコ
ン層５３とにより構成されており、全体としての厚みは
１００ｎｍ程度である。上記第１，第３ポリシリコン層
５１，５３を構成するポリシリコンの粒径は、一般的な
製造プロセスにおける加工上もっとも制御しやすい大き
さである。上記第２ポリシリコン層５２は第１ポリシリ
コン層５１と同じ粒径を有するポリシリコンに空孔欠陥
を導入して形成されており、第２ポリシリコン層５２に
おける単位体積あたりの空孔欠陥の数は、オフリークを
生ぜしめない程度に制御されている。また、各ポリシリ
コン層５１，５２，５３には、約１０¹⁷個ｃｍ^-3程度の
ｐ型不純物が導入されている。

【０１０３】次に、上述の不揮発性半導体記憶装置の構
造を実現するための製造工程について、図５（ａ）−
（ｄ）を参照しながら説明する。

【０１０４】まず、図５（ａ）に示す工程において、シ
リコン基板１２の上に、熱酸化により厚みが６ｎｍ程度
の薄いトンネル酸化膜１６を形成し、トンネル酸化膜１
６の上に厚みが２５０ｎｍ程度の第１ポリシリコン層５
１をＣＶＤ法により堆積する。そして、この第１ポリシ
リコン層５１の上方から高エネルギー粒子を照射するこ
とにより、第１ポリシリコン層５１の下部を除く部分を
空孔欠陥含有ポリシリコン層である第２ポリシリコン層
５２に変える。この処理は上記第１の実施形態で説明し
た処理と基本的には同じであるが、本実施形態では、高
エネルギー粒子の照射エネルギーを高くするなどによ
り、空孔欠陥を生ぜしめる領域の割合を多くつまり第２
ポリシリコン層５２の厚みを厚くしておく。

【０１０５】次に、図５（ｂ）に示す工程で、上記第２
ポリシリコン層５２の上に厚みが５０ｎｍ程度のポリシ
リコン膜からなる第３ポリシリコン層５３を形成する。

【０１０６】次に、図５（ｃ）に示す工程で、第３ポリ
シリコン層５３の上に厚みが約７ｎｍのシリコン酸化膜
と厚みが約８ｎｍのシリコン窒化膜とを連続して形成
し、ＯＮ膜を形成する。さらに、ＯＮ膜の上に厚みが２
００ｎｍ程度のポリシリコン膜をＣＶＤ法により形成す
る。そして、フォトリソグラフィー工程及びエッチング
工程を行なって、最上層のポリシリコン膜，ＯＮ膜，第
１−第３ポリシリコン膜５１−５３及びトンネル絶縁膜
１６をパターニングして、ポリシリコン膜からなる制御
ゲート電極４と、ＯＮ膜からなる容量絶縁膜１７と、第
１−第３のポリシリコン層からなる浮遊ゲート電極５０
と、トンネル酸化膜１６とを順次形成する。さらに、制
御ゲート電極４等をマスクとして、高濃度の砒素イオン
を浮遊ゲート電極５０の両側に位置するシリコン基板１
２内に導入し、ソース領域２及びドレイン領域３を形成
する。その結果、制御ゲート電極４，容量絶縁膜１７，
浮遊ゲート電極５０及びトンネル酸化膜１６が、シリコ
ン基板１２のチャネル領域を覆うことになる。

【０１０７】次に、図５（ｄ）に示す工程で、基板の全
面上に厚みが８００−１０００ｎｍ程度のシリコン酸化
膜からなる層間絶縁膜１１を堆積した後、この層間絶縁
膜１１にソース領域２，ドレイン領域３にそれぞれ到達
するコンタクトホールを形成する。さらに、このコンタ
クトホール内及び層間絶縁膜１１の上に金属膜を堆積し
た後、この金属膜をパターニングして、ソース電極１０
１及びドレイン電極１０２を形成する。

【０１０８】図６は、本実施形態に係る不揮発性半導体
記憶装置を作動させるために電圧を印加した状態を示す
断面図である。つまり、制御ゲート電極４の電位ＶG を
２Ｖの電位にして、ドレイン領域３（ドレイン電極１０
２）及びソース領域２（ソース電極１０１）を接地する
（０Ｖ）。このとき、ソース領域２及びドレイン領域３
に対する制御ゲート電極４の電位が２Ｖに上昇する。し
たがって、制御ゲート電極４との容量結合によって浮遊
ゲート電極５０がソース領域２及びドレイン領域３から
電荷（電子）を捕獲すべく両領域２，３を反転させるの
に必要な電位に達し、最も欠陥つまり電荷の捕獲層を多
く含む第２ポリシリコン層４２に電荷が捕獲される。

【０１０９】したがって、本実施形態に係る不揮発性半
導体記憶装置では、浮遊ゲート電極５０内に空孔欠陥の
多い第２ポリシリコン層５２が設けられているので、電
荷が浮遊ゲート電極に捕獲される際に、最も欠陥の多い
第２ポリシリコン層５２に電荷が捕獲される。したがっ
て、従来の不揮発性半導体記憶装置のごとく、電荷が浮
遊ゲート電極に捕獲される際における浮遊ゲート電極の
劣化を生じることがない。つまり、意識的に浮遊ゲート
電極５０内に空孔欠陥を多く含む第２ポリシリコン層５
２を設け、電荷の捕獲される領域を第２ポリシリコン層
５２に集中させることにより、浮遊ゲート電極５０の劣
化を防止することができる。

【０１１０】なお、本実施形態では、空孔欠陥を多く含
む第２ポリシリコン層５２を空孔欠陥のほとんどない第
１，第３ポリシリコン層５１，５３で挟む構造とした
が、後述のように、本発明はかかる実施形態に限定され
るものではない。

【０１１１】（第３の実施形態）次に、第３の実施形態
について、図７（ａ）−（ｃ），図８（ａ）−（ｃ）及
び図９を参照しながら説明する。

【０１１２】図７（ｃ）は、本実施形態の製造方法によ
って最終的に形成されるポリシリコンチャネル型電界効
果トランジスタの構造を示す断面図である。なお、以下
の説明においては、設計ルール（最小寸法）が０．２５
μｍ−１０μｍのプロセスを用いて製造された電界効果
トランジスタについて説明する。

【０１１３】図７（ｃ）に示すように、本実施形態に係
る電界効果トランジスタは、ガラス，セラミック等の絶
縁性材料で構成される基板１の上面上に形成されてい
る。そして、電界効果トランジスタには、基板１上に形
成された３層のポリシリコン層からなるチャネル領域６
０と、基板１上でチャネル領域６０を挟んで対向するソ
ース領域２及びドレイン領域３と、上記チャネル領域６
０の上に形成された厚みが約１０ｎｍのシリコン酸化膜
からなるゲート酸化膜６と、該ゲート酸化膜６の上に形
成されたポリシリコン膜，ポリサイド膜，アルミニウム
又はタンタルからなる制御ゲート電極４と、ソース領域
２，ドレイン領域３及び制御ゲート電極４の上に堆積さ
れたシリコン酸化膜からなる層間絶縁膜１１と、層間絶
縁膜１１に開口されたコンタクトホールを埋めてソース
領域２，ドレイン領域３にそれぞれコンタクトするソー
ス電極１０１及びドレイン電極１０２とを備えている。

【０１１４】上記ソース領域２とドレイン領域３との間
の距離つまりゲート長は０．２５−１０μｍであり、ソ
ース領域２及びドレイン領域３の厚みは約１００ｎｍ程
度である。また、ソース領域２及びドレイン領域３に
は、いずれも１０²⁰−１０²¹個ｃｍ^-3程度のｎ型不純物
が導入されている。

【０１１５】上記チャネル領域６０は、ドレイン領域３
に隣接して形成され平均的に最も小さい結晶粒を含む第
１ポリシリコン層６１と、該第１ポリシリコン層６１に
隣接して形成され第１ポリシリコン層６１の結晶粒より
も平均的に大きな結晶粒を含む第２ポリシリコン層６２
と、該第２ポリシリコン層６２とソース領域２との間に
形成され第２ポリシリコン層６２の結晶粒よりも平均的
にさらに大きな結晶粒を含む第３ポリシリコン層６３と
により構成されている。つまり、ドレイン領域３に近い
ポリシリコン層ほど平均的に小さな結晶粒を含むように
構成されている。なお、各ポリシリコン層６１−６３の
厚みはソース領域２等と同じく１００ｎｍ程度である。
また、各ポリシリコン層６１，６２，６３には、約１０
¹⁷個ｃｍ^-3程度のｐ型不純物が導入されている。

【０１１６】次に、上述の電界効果トランジスタの構造
を実現するための製造工程について、図７（ａ）−
（ｃ）を参照しながら説明する。

【０１１７】まず、図７（ａ）に示す工程において、ガ
ラス等からなる基板１の上に、アモルファスシリコン膜
をＣＶＤ法によって形成した後、このアモルファスシリ
コン膜を局所的に異なる条件でアニールすることによ
り、広幅の第１ポリシリコン層６１及び第３ポリシリコ
ン層６３と、両者間に挟まれる幅の狭い第２ポリシリコ
ン層６２とを形成する。この局所的に異なる条件でアニ
ールする方法については後述する各種方式があり、いず
れを用いてもよい。また、下地の状態を局所的に変えて
おくことにより、互いに大きさが異なる結晶粒を含む複
数のポリシリコン層を形成するようにしてもよい。

【０１１８】次に、図７（ｂ）に示す工程で、各ポリシ
リコン層６１−６３の上にシリコン酸化膜を形成し、さ
らにシリコン酸化膜の上にゲート用ポリシリコン膜をＣ
ＶＤ法により形成する。そして、フォトリソグラフィー
工程及びエッチング工程を行なって、ゲート用ポリシリ
コン膜及びシリコン酸化膜をパターニングして、第１−
第３ポリシリコン膜６１−６３に跨る制御ゲート電極４
とゲート酸化膜６とを形成する。さらに、制御ゲート電
極４をマスクとして、高濃度の砒素イオンをゲート電極
４の両側に位置する第１，第３ポリシリコン層６１，６
３に導入し、ソース領域２及びドレイン領域３をそれぞ
れ形成する。その結果、ゲート電極４の下方に、３つの
ポリシリコン層６１−６３で構成されるチャネル領域６
０が形成される。

【０１１９】次に、図７（ｃ）に示す工程で、基板の全
面上に厚みが５００−８００ｎｍ程度のシリコン酸化膜
からなる層間絶縁膜１１を堆積した後、この層間絶縁膜
１１にソース領域２，ドレイン領域３にそれぞれ到達す
るコンタクトホールを形成する。さらに、このコンタク
トホール内及び層間絶縁膜１１の上に金属膜を堆積した
後、この金属膜をパターニングして、ソース電極１０１
及びドレイン電極１０２を形成する。

【０１２０】図８（ａ）−（ｃ）は、本実施形態に係る
電界効果トランジスタを作動させるために電圧を印加し
た状態を示す断面図である。

【０１２１】図８（ａ）は、電界効果トランジスタにお
ける制御ゲート電極４の電位をＶｇ（例えば３Ｖ程度の
電圧）、ドレイン領域３（ドレイン電極１０２）の電位
をＶd1（例えば１Ｖ程度の電圧）にし、ソース領域２
（ソース電極１０１）を接地（０Ｖ）したときの状態を
示す断面図である。ここで、第１，第２，第３ポリシリ
コン層６１，６２，６３の抵抗値をｒ61，ｒ62，ｒ63と
すると、各ポリシリコン層６１−６３内に含まれる結晶
粒の平均的なサイズが大きいほど抵抗値が小さいので、
ｒ61＞ｒ62＞ｒ63の関係がある。このとき、ソース領域
２に対するゲート電極４の電位がＶｇだけ高くなること
で、制御ゲート電極４との容量結合によってチャネル領
域６０の各ポリシリコン層６１−６３内に反転層が生
じ、第１−第３ポリシリコン層６１−６３をチャネル電
流が流れる。

【０１２２】次に、図８（ｂ）は、電界効果トランジス
タにおける制御ゲート電極４及びソース領域２の電位は
上記図８（ａ）に示す状態と同じとしておき、ドレイン
領域３の電位をＶd2（例えば２Ｖ程度の電圧）に上昇さ
せたときの状態を示す断面図である。このとき、図８
（ａ）に示す状態に比べ、ソース領域２に対するドレイ
ン領域３の電位がＶd2に上昇するので、チャネル領域６
０内で空乏層が第１ポリシリコン層６１を覆うように広
がる。そして、制御ゲート電極４との容量結合によって
第２，第３ポリシリコン層６２，６３のみに反転層が生
じる。したがって、チャネル電流は第２，第３ポリシリ
コン層６２，６３だけを流れる。

【０１２３】次に、図８（ｃ）は、電界効果トランジス
タにおける制御ゲート電極４及びソース領域２の電位は
上記図８（ａ），（ｂ）に示す状態と同じとしておき、
ドレイン領域３の電位をＶd3（例えば３Ｖ程度の電圧）
に上昇させたときの状態を示す断面図である。このと
き、図８（ｂ）に示す状態に比べ、ソース領域２に対す
るドレイン領域３の電位がさらにＶd3に上昇するので、
チャネル領域６０内で空乏層が第１ポリシリコン層６１
だけでなく第２ポリシリコン層６２をも覆うように広が
る。そして、制御ゲート電極４との容量結合によって第
３ポリシリコン層６３のみに反転層が生じる。したがっ
て、チャネル電流は第３ポリシリコン層６３だけを流れ
る。

【０１２４】このように、制御ゲート電極４の電位を正
の所定電圧Ｖｇにし、ソース領域２を接地しておいて
（０Ｖ）、ドレイン領域３に対して選択的に電圧を印加
することにより、チャネル領域６０のうち選択されたポ
リシリコン層のみが反転し、選択されなかったポリシリ
コン層は反転しない。したがって、各々異なるチャネル
抵抗ｒ61，ｒ62，ｒ63を有する第１，第２，第３ポリシ
リコン層６１，６２，６３のうち特定のポリシリコン層
にチャネル電流を流すことで、ドレイン領域３に印加す
る電圧に対して、チャネル電流の増加率を非連続的に変
化させることができる。

【０１２５】図９は、上記図８（ａ）−（ｃ）に示すよ
うなドレイン電圧Ｖｄ（横軸）の変化を与えたときの、
チャネル電流Ｚｄ（縦軸）の変化を示す図である。同図
に示されるように、空乏層が第１ポリシリコン層６１と
第２ポリシリコン層６２との界面に達したときのドレイ
ン電圧Ｖd1と、空乏層が第２ポリシリコン層６２と第３
ポリシリコン層６３との界面に達したときのドレイン電
圧Ｖd2とにおいて、チャネル電流Ｚｄが階段的に増大し
ていることがわかる。

【０１２６】したがって、本実施形態の電界効果トラン
ジスタは、チャネル領域６０内に互いに大きさが異なる
結晶粒を含む複数のポリシリコン層６１−６３を設ける
ことで、各ポリシリコン層６１−６３のチャネル抵抗ｒ
61−ｒ63の相違を利用して、ドレイン電圧Ｖｄの変化に
対するチャネル電流Ｚｄの変化特性を通常の電界効果ト
ランジスタとは異なる変化特性とすることができる。す
なわち、本実施形態の電界効果トランジスタは、いわゆ
る非線形素子として各種の分野に適用されるものであ
る。

【０１２７】特に、本実施形態のごとく、複数のポリシ
リコン層内の結晶粒の平均的な大きさが互いに異なって
おり、かつドレイン領域に近いポリシリコン層ほど平均
的なサイズが小さい結晶粒を含むように構成することに
より、電圧−電流特性の非線形性を顕著に生ぜしめるこ
とができる。

【０１２８】なお、互いに平均的な大きさの異なる結晶
粒を含む複数のポリシリコン層を形成するには、各種の
方法がある。特に、アモルファスシリコン膜を形成した
後、このアモルファスシリコン膜をアニールすることに
よって、ポリシリコン膜に変化させることができること
はよく知られている。アモルファスシリコンとは、急速
に固化することにより形成される不規則な構造であり、
熱的に不安定な状態である。したがって、アモルファス
シリコン膜を加熱すると、より安定な結晶状態に変わろ
うとする変化が生じるからである。この方法は比較的低
温のプロセスで行なうことができ、安価なガラス基板上
にポリシリコン膜を形成する方法として周知の技術であ
る。そして、アモルファスシリコン膜のアニール条件を
変えることによって結晶核の生成確率が変わるのを利用
して、生成されるポリシリコン膜中の結晶粒の大きさを
種々調整できることもよく知られている。

【０１２９】したがって、これらの技術を応用すること
により、本実施形態におけるような結晶粒の平均的なサ
イズが互いに異なる複数のポリシリコン層６１−６３を
形成することができる。以下、本実施形態に適用できる
ポリシリコン層の形成方法について、説明する。

【０１３０】Ａ．エキシマレーザ光の照射を利用した形
成方法ガラス等からなる基板の上に、水素化アモルファスシリ
コン膜をＣＶＤ法によって形成した後、５００℃，３時
間程度の熱処理を行なってアモルファスシリコン膜内の
水素を脱離させる。次に、微少径に絞り込んだエキシマ
レーザ光をアモルファスシリコン膜に照射しながら、場
所的にその強度を変えて基板上を走査することにより、
広幅の第１ポリシリコン層６１及び第３ポリシリコン層
６３と、両者間に挟まれる幅の狭い（７５ｎｍ程度）の
第２ポリシリコン層６２とを形成すれば、ゲート長つま
りチャネル長が０．２５μｍ程度の微細な電界効果トラ
ンジスタを容易に形成することができる。このとき、第
１ポリシリコン層６１を形成するときには照射するエキ
シマレーザ光の強度を最も大きく、第３ポリシリコン層
６３を形成する際には、照射するエキシマレーザ光の強
度を最も小さく、第２ポリシリコン層６２を形成する際
にはエキシマレーザ光の強度を中間程度にすることによ
り、上述のような各ポリシリコン層６１−６３における
結晶粒の平均的なサイズの相違を実現することができ
る。

【０１３１】なお、エキシマレーザ光を走査する変わり
に、互いにエキシマレーザ光に対する吸収係数が異なる
複数の縞状部分を有するマスクを用い、このマスクの上
方からエキシマレーザ光の平行光線を照射することによ
っても、互いに平均的なサイズの異なる結晶粒を含む複
数のポリシリコン層を形成することができる。

【０１３２】Ｂ．ラテラルシーリング法図１８（ａ）−（ｄ）は、ラテラルシーリング法による
ポリシリコン層の形成方法を示す断面図である。

【０１３３】まず、図１８（ａ）に示す工程で、ガラス
基板３００の上に、シリコン窒化膜３０１と、水素化ア
モルファスシリコン膜を形成した後、５００℃程度の温
度で３時間程度の間熱処理を行なって、水素が排出され
たアモルファスシリコン膜３０２を形成する。また、ア
モルファスシリコン膜３０２の上にはシリコン窒化膜３
０３が堆積されている。そして、シリコン窒化膜３０３
をパターニングして、シリコン窒化膜３０３同士の間に
複数箇所において間隙を設け、このシリコン窒化膜３０
３の間隙におけるアモルファスシリコン膜３０２の上に
ニッケルシリサイド膜３０４を形成する。

【０１３４】次に、図１８（ｂ）に示す工程で、数１０
０℃，数秒間程度のパルス状急速加熱（ＰＲＴＡ）を行
なうことにより、アモルファスシリコンの結晶化が促進
されて、ニッケルシリサイド膜３０４の直下領域に平均
的に大きな結晶粒を含む第３ポリシリコン層６３が形成
される。

【０１３５】次に、図１８（ｃ）に示す工程で、比較的
低温でパルス状急速加熱を行なうことにより、第３のポ
リシリコン層６３から横方向に結晶化が進行し、第３ポ
リシリコン層６３中の結晶粒よりも平均的にやや小さい
結晶粒を含む第２ポリシリコン層６２が生成される。さ
らに、より低温のパルス状急速加熱を行なうことで、平
均的に最も小さな結晶粒を含む第１ポリシリコン層６１
が第２ポリシリコン層６２に隣接して形成される。

【０１３６】そして、最終的に、図１８（ｄ）に示す工
程で、ニッケルシリサイド膜３０４や窒化シリコン膜３
０３を除去することにより、平均的なサイズが互いに異
なる第１−第３ポリシリコン層６１−６３が形成され
る。

【０１３７】なお、図１８（ｃ）に示す状態からニッケ
ルシリサイド膜３０４及び窒化シリコン膜３０３を除去
し、全面上にエキシマレーザ光等を照射することによ
り、平均的に小さな結晶粒を含む第３のポリシリコン層
６３を形成してもよい。

【０１３８】Ｃ．イオンビーム法基板上にアモルファスシリコン膜を形成した後、アモル
ファスシリコン膜内に１０¹⁵個／ｃｍ^-2，２００ｋｅＶ
程度の条件でＳｉイオンビームを照射して、空孔欠陥層
を形成し、この空孔欠陥層にポリシリコンの種を埋めた
後、数１００℃で数秒間のアニールを行なうことによ
り、空孔欠陥の大きさに応じたサイズの結晶粒を含むポ
リシリコン層を形成することができる。このとき、Ｓｉ
イオンビームの照射条件を変えることで、ポリシリコン
層内の結晶粒の大きさを調整することができる。

【０１３９】（第４の実施形態）次に、第４の実施形態
について、図１０（ａ）−（ｄ），図１１（ａ）−
（ｄ）及び図１２を参照しながら説明する。

【０１４０】図１０（ｄ）は、本実施形態の製造方法に
よって最終的に形成されるポリシリコンチャネル型不揮
発性半導体記憶装置の構造を示す断面図である。本実施
形態に係る半導体記憶装置は、上記第３の実施形態に係
る電界効果トランジスタの構造を応用した多値メモリと
して機能するものである。以下の説明においては、設計
ルール（最小寸法）が０．２５μｍ−１０μｍのプロセ
スを用いて製造された半導体記憶装置について説明す
る。

【０１４１】図１０（ｄ）に示すように、本実施形態に
係る半導体記憶装置は、シリコン基板１２上に形成され
た３層のポリシリコン層からなるチャネル領域６０と、
シリコン基板１２内に形成されチャネル領域６０を挟ん
で対向するソース領域２及びドレイン領域３と、チャネ
ル領域６０の上に形成された厚みが６ｎｍ程度のシリコ
ン酸化膜からなるトンネル酸化膜１６と、トンネル酸化
膜１６の上に形成された単一のポリシリコン層からなる
浮遊ゲート電極５０と、上記浮遊ゲート電極５０の上に
形成されたシリコン酸化膜及びシリコン窒化膜からなる
厚みが約１５ｎｍ程度のＯＮ膜で構成される容量絶縁膜
１７と、該容量絶縁膜１７の上に形成されたポリシリコ
ン膜，ポリサイド膜，アルミニウム又はタンタルからな
る制御ゲート電極４と、ソース領域２，ドレイン領域３
及び制御ゲート電極４の上に堆積されたシリコン酸化膜
からなる層間絶縁膜１１と、層間絶縁膜１１に開口され
たコンタクトホールを埋めてソース領域２，ドレイン領
域３にそれぞれコンタクトするソース電極１０１及びド
レイン電極１０２とを備えている。

【０１４２】上記制御ゲート電極４のゲート長（チャネ
ル長方向に沿った長さ）は０．２５−１０μｍである。
また、ソース領域２及びドレイン領域３には、いずれも
１０²⁰−１０²¹個ｃｍ^-3程度のｎ型不純物が導入されて
いる。

【０１４３】上記チャネル領域６０は、ドレイン領域３
に隣接して形成され平均的なサイズが最も小さい結晶粒
を含む第１ポリシリコン層６１と、該第１ポリシリコン
層６１に隣接して形成され第１ポリシリコン層６１の結
晶粒よりも平均的に大きな結晶粒を含む第２ポリシリコ
ン層６２と、該第２ポリシリコン層６２とソース領域２
との間に形成され第２ポリシリコン層６２の結晶粒より
もさらに平均的に大きな結晶粒を含む第３ポリシリコン
層６３とにより構成されている。つまり、ドレイン領域
３に近いポリシリコン層ほど平均的なサイズが小さな結
晶粒を含むように構成されている。ただし、第１ポリシ
リコン層６１と第３ポリシリコン層６３との位置関係が
逆でもよい。なお、各ポリシリコン層６１，６２，６３
には、約１０¹⁷個ｃｍ^-3程度のｐ型不純物が導入されて
いる。

【０１４４】次に、上述の半導体記憶装置の構造を実現
するための製造工程について、図１０（ａ）−（ｄ）を
参照しながら説明する。

【０１４５】まず、図１０（ａ）に示す工程において、
シリコン基板１２の上に、上記第３の実施形態と同様の
構造を有する広幅の第１ポリシリコン層６１及び第３ポ
リシリコン層６３と、両者間に挟まれる幅の狭い第２ポ
リシリコン層６２とを形成する。

【０１４６】次に、図１０（ｂ）に示す工程で、各ポリ
シリコン層６１−６３の上にシリコン酸化膜を形成し、
シリコン酸化膜の上に浮遊ゲート用ポリシリコン膜をＣ
ＶＤ法により形成し、浮遊ゲート用ポリシリコン膜の上
に、厚みが約７ｎｍのシリコン酸化膜と厚みが約８ｎｍ
のシリコン窒化膜とを連続して形成して、ＯＮ膜を形成
する。さらに、ＯＮ膜の上に厚みが２００ｎｍ程度の制
御ゲート用ポリシリコン膜をＣＶＤ法により形成する。
そして、フォトリソグラフィー工程及びエッチング工程
を行なって、制御ゲート用ポリシリコン膜，ＯＮ膜，浮
遊ゲート用ポリシリコン膜及び酸化シリコン膜を連続的
にパターニングして、ポリシリコン膜からなる制御ゲー
ト電極４と、ＯＮ膜からなる容量絶縁膜１７と、ポリシ
リコン膜からなる浮遊ゲート電極５０と、シリコン酸化
膜からなるトンネル酸化膜とを、各ポリシリコン層６１
−６３に跨って形成する。

【０１４７】次に、図１０（ｃ）に示す工程で、制御ゲ
ート電極４等をマスクとして、高濃度の砒素イオンを、
浮遊ゲート電極５０の両側に位置する第１，第３ポリシ
リコン層６１，６３の領域に導入し、ドレイン領域３，
ソース領域２をそれぞれ形成する。その結果、制御ゲー
ト電極４，容量絶縁膜１７，浮遊ゲート電極５０及びト
ンネル酸化膜１６の下方に３つのポリシリコン層６１−
６３で構成されるチャネル領域６０が形成される。

【０１４８】次に、図１０（ｄ）に示す工程で、基板の
全面上に厚みが５００−８００ｎｍ程度のシリコン酸化
膜からなる層間絶縁膜１１を堆積した後、この層間絶縁
膜１１にソース領域２，ドレイン領域３にそれぞれ到達
するコンタクトホールを形成する。さらに、このコンタ
クトホール内及び層間絶縁膜１１の上に金属膜を堆積し
た後、この金属膜をパターニングして、ソース電極１０
１及びドレイン電極１０２を形成する。

【０１４９】図１１（ａ）−（ｄ）は、本実施形態に係
る半導体記憶装置を作動させるために電圧を印加した状
態を示す断面図である。

【０１５０】図１１（ａ）は、半導体記憶装置における
制御ゲート電極４の電位をＶg1（例えば３Ｖ程度の電
圧）、ドレイン領域３（ドレイン電極１０２）の電位を
ＶD1（例えば１Ｖ程度の電圧）にし、ソース領域２（ソ
ース電極１０１）を接地（０Ｖ）したときの状態を示す
断面図である。ここで、第３の実施形態と同様に、第
１，第２，第３ポリシリコン層６１，６２，６３の抵抗
値をｒ61，ｒ62，ｒ63とすると、各ポリシリコン層６１
−６３内に含まれる結晶粒の平均的なサイズが大きいほ
ど抵抗値が小さいので、ｒ61＞ｒ62＞ｒ63の関係があ
る。このとき、ソース領域２に対するゲート電極４の電
位がＶg1だけ高くなることで、制御ゲート電極４との容
量結合によって浮遊ゲート電極５０の電圧も上昇する。
また、浮遊ゲート電極５０との容量結合によってチャネ
ル領域６０の各ポリシリコン層６１−６３内に反転層が
生じ、第１−第３ポリシリコン層６１−６３をチャネル
電流が流れ、第１ポリシリコン層６１から浮遊ゲート電
極５０にエレクトロンが注入される。

【０１５１】次に、図１１（ｂ）は、半導体記憶装置に
おける制御ゲート電極４及びソース領域２の電位は上記
図１１（ａ）に示す状態と同じとしておき、ドレイン領
域３の電位をＶD2（例えば２Ｖ程度の電圧）に上昇させ
たときの状態を示す断面図である。このとき、図１１
（ａ）に示す状態に比べ、ソース領域２に対するドレイ
ン領域３の電位がＶD2に上昇するので、チャネル領域６
０内で空乏層が第１ポリシリコン層６１を覆うように広
がる。そして、浮遊ゲート電極５０を介した制御ゲート
電極４との容量結合によって第２，第３ポリシリコン層
６２，６３のみに反転層が生じる。したがって、チャネ
ル電流は第２，第３ポリシリコン層６２，６３だけを流
れ、第２ポリシリコン層６２から浮遊ゲート電極５０に
エレクトロンが注入される。

【０１５２】次に、図１１（ｃ）は、半導体記憶装置に
おける制御ゲート電極４及びソース領域２の電位は上記
図１１（ａ），（ｂ）に示す状態と同じとしておき、ド
レイン領域３の電位をＶD3（例えば３Ｖ程度の電圧）に
上昇させたときの状態を示す断面図である。このとき、
図１１（ｂ）に示す状態に比べ、ソース領域２に対する
ドレイン領域３の電位がさらにＶD3に上昇するので、チ
ャネル領域６０内で空乏層が第１ポリシリコン層６１だ
けでなく第２ポリシリコン層６２をも覆うように広が
る。そして、浮遊ゲート電極５０を介した制御ゲート電
極４との容量結合によって第３ポリシリコン層６３のみ
に反転層が生じる。したがって、チャネル電流は第３ポ
リシリコン層６３だけを流れ、第３ポリシリコン層６３
から浮遊ゲート電極５０にエレクトロンが注入される。

【０１５３】さらに、図１１（ｄ）は、制御ゲート電極
４の電位を負の電位Ｖg2（例えば−３Ｖ程度）にし、ソ
ース領域２及びドレイン領域３を接地（０Ｖ）したとき
の状態を示す断面図である。このとき、ソース領域２及
びドレイン領域３に対する制御ゲート電極４の電位が負
となるので、制御ゲート電極４との容量結合により浮遊
ゲート電極５０の電位が負になって、浮遊ゲート電極５
０内のエレクトロンがポリシリコン層６１−６３を介し
てソース領域２及びドレイン領域３に引き抜かれる。

【０１５４】図１１（ａ）−（ｃ）に示すように、制御
ゲート電極４の電位を正の所定電圧Ｖｇにし、ソース領
域２を接地しておいて（０Ｖ）、ドレイン領域３に対し
て選択的に電圧を印加することにより、チャネル領域６
０のうち選択されたポリシリコン層のみが反転し、選択
されなかったポリシリコン層は反転しない。したがっ
て、各々異なるチャネル抵抗ｒ61，ｒ62，ｒ63を有する
第１，第２，第３ポリシリコン層６１，６２，６３のう
ち特定のポリシリコン層を介して浮遊ゲート電極５０に
電荷を注入することで、ドレイン領域３に印加する電圧
に対して、浮遊ゲート電極５０の蓄積電荷量を非連続的
に変化させることができる。

【０１５５】図１２は、上記図１１（ａ）−（ｃ）に示
すようなドレイン電圧Ｖｄ（横軸）の変化を与えたとき
の、蓄積電荷量Ｑ（縦軸）の変化を示す図である。同図
に示されるように、空乏層が第１ポリシリコン層６１と
第２ポリシリコン層６２との界面に達したときのドレイ
ン電圧ＶD1と、空乏層が第２ポリシリコン層６２と第３
ポリシリコン層６３との界面に達したときのドレイン電
圧ＶD2とにおいて、蓄積電荷量Ｑが階段的に増大してい
ることがわかる。

【０１５６】したがって、本実施形態の半導体記憶装置
は、チャネル領域６０内に平均的なサイズが互いに異な
る結晶粒を含む複数のポリシリコン層６１−６３を設け
ることで、各ポリシリコン層６１−６３のチャネル抵抗
ｒ61−ｒ63の相違を利用して、ドレイン電圧Ｖｄの変化
に対する浮遊ゲート電極５０の蓄積電荷量Ｑの変化特性
（Ｖｄ−Ｉｄ特性）を変えることができ、いわゆる多値
メモリとして利用することができるものである。

【０１５７】特に、本実施形態のごとく、複数のポリシ
リコン層内の結晶粒の平均的なサイズが互いに異なって
おり、かつドレイン領域に近いポリシリコン層ほど平均
的なサイズが小さい結晶粒を含むように構成することに
より、多値メモリにおける各メモリ値間の蓄積電荷量の
相違を顕著に生ぜしめることができる。

【０１５８】（第５の実施形態）次に、第５の実施形態
について、図１３（ａ）−（ｄ），図１４（ａ）−
（ｃ）及び図１５を参照しながら説明する。

【０１５９】図１３（ｄ）は、本実施形態の製造方法に
よって最終的に形成されるポリシリコンチャネル型不揮
発性半導体記憶装置の構造を示す断面図である。本実施
形態に係る半導体記憶装置は、上記第４の実施形態に係
る第２ポリシリコン層６２を単結晶シリコン層に置き換
えた多値メモリである。以下の説明においては、設計ル
ール（最小寸法）が０．２５μｍ−１０μｍのプロセス
を用いて製造された半導体記憶装置について説明する。

【０１６０】図１３（ｄ）に示すように、本実施形態に
係る半導体記憶装置は、シリコン基板１２上に形成され
た２層のポリシリコン層と単結晶シリコン層とからなる
チャネル領域７０と、シリコン基板１２内に形成されチ
ャネル領域７０を挟んで対向するソース領域２及びドレ
イン領域３と、チャネル領域７０の上に形成された厚み
が６ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜
１６と、トンネル酸化膜１６の上に形成された単一のポ
リシリコン層からなる浮遊ゲート電極５０と、上記浮遊
ゲート電極５０の上に形成されたシリコン酸化膜及びシ
リコン窒化膜からなる厚みが約１５ｎｍ程度のＯＮ膜で
構成される容量絶縁膜１７と、該容量絶縁膜１７の上に
形成されたポリシリコン膜，ポリサイド膜，アルミニウ
ム又はタンタルからなる制御ゲート電極４と、ソース領
域２，ドレイン領域３及び制御ゲート電極４の上に堆積
されたシリコン酸化膜からなる層間絶縁膜１１と、層間
絶縁膜１１に開口されたコンタクトホールを埋めてソー
ス領域２，ドレイン領域３にそれぞれコンタクトするソ
ース電極１０１及びドレイン電極１０２とを備えてい
る。

【０１６１】上記制御ゲート電極４のゲート長（チャネ
ル長方向に沿った長さ）は０．２５−１０μｍである。
また、ソース領域２及びドレイン領域３には、いずれも
１０²⁰−１０²¹個ｃｍ^-3程度のｎ型不純物が導入されて
いる。

【０１６２】上記チャネル領域７０は、ドレイン領域３
に隣接して形成され平均的に小さい結晶粒を含む第１ポ
リシリコン層７１と、ソース領域２に隣接して形成され
第１ポリシリコン層７１の結晶粒よりも平均的に大きな
結晶粒を含む第２ポリシリコン層７２と、第１ポリシリ
コン層７１と第２ポリシリコン層７２との間に形成され
た単結晶シリコン層７３とにより構成されている。つま
り、単結晶シリコン層を挟んで相対向する１対のポリシ
リコン層７１，７２のうちドレイン領域３に近いポリシ
リコン層が平均的に小さな結晶粒を含むように構成され
ている。なお、各層７１，７２，７３には、約１０¹⁷個
ｃｍ^-3程度のｐ型不純物が導入されている。

【０１６３】次に、上述の半導体記憶装置の構造を実現
するための製造工程について、図１３（ａ）−（ｄ）を
参照しながら説明する。

【０１６４】まず、図１３（ａ）に示す工程において、
シリコン基板１２の上面に広幅の溝７６を多数形成し、
各溝７６の間に凸状の単結晶シリコン層７３を形成す
る。その後、基板の全面上にアモルファスシリコン膜７
５を堆積する。

【０１６５】次に、図１３（ｂ）に示す工程で、基板の
上面全体を平坦化した後、上述のエキシマレーザ光の照
射によるアニールやラテラルシーリングなどを行なっ
て、各溝７６に埋め込まれたアモルファスシリコン膜７
５を平均的に小さな結晶粒を有する第１ポリシリコン層
７１と平均的に大きな結晶粒を有する第２ポリシリコン
層７２とに変える。本実施形態では、１つの溝部７６に
おいて、ドレイン領域形成領域に第１ポリシリコン層７
１を形成し、ソース領域形成領域に第２ポリシリコン層
７２を形成する。ただし、第１ポリシリコン層７１と第
２ポリシリコン層７２との位置関係が逆でもよい。

【０１６６】次に、図１３（ｃ）に示す工程で、各ポリ
シリコン層７１，７２及び単結晶シリコン層７３の上に
シリコン酸化膜を形成し、シリコン酸化膜の上に浮遊ゲ
ート用ポリシリコン膜をＣＶＤ法により形成し、浮遊ゲ
ート用ポリシリコン膜の上に、厚みが約７ｎｍのシリコ
ン酸化膜と厚みが約８ｎｍのシリコン窒化膜とを連続し
て形成して、ＯＮ膜を形成する。さらに、ＯＮ膜の上に
厚みが２００ｎｍ程度の制御ゲート用ポリシリコン膜を
ＣＶＤ法により形成する。そして、フォトリソグラフィ
ー工程及びエッチング工程を行なって、制御ゲート用ポ
リシリコン膜，ＯＮ膜，浮遊ゲート用ポリシリコン膜及
び酸化シリコン膜を連続的にパターニングして、ポリシ
リコン膜からなる制御ゲート電極４と、ＯＮ膜からなる
容量絶縁膜１７と、ポリシリコン膜からなる浮遊ゲート
電極５０と、シリコン酸化膜からなるトンネル酸化膜と
をシリコン基板１２の上に形成する。さらに、制御ゲー
ト電極４等をマスクとして、高濃度の砒素イオンを制御
ゲート電極４内と、浮遊ゲート電極５０の両側に位置す
る第１，第２ポリシリコン層７１，７２に導入し、ドレ
イン領域３，ソース領域２をそれぞれ形成する。その結
果、制御ゲート電極４，容量絶縁膜１７，浮遊ゲート電
極５０及びトンネル酸化膜１６の下方に、１対のポリシ
リコン層７１，７２とその間の単結晶シリコン層７３と
からなるチャネル領域７０が形成される。

【０１６７】その後、図１３（ｄ）に示す工程で、基板
の全面上に厚みが５００−８００ｎｍ程度のシリコン酸
化膜からなる層間絶縁膜１１を堆積した後、この層間絶
縁膜１１にソース領域２，ドレイン領域３にそれぞれ到
達するコンタクトホールを形成する。さらに、このコン
タクトホール内及び層間絶縁膜１１の上に金属膜を堆積
した後、この金属膜をパターニングして、ソース電極１
０１及びドレイン電極１０２を形成する。

【０１６８】図１４（ａ）−（ｃ）は、本実施形態に係
る半導体記憶装置を作動させるために電圧を印加した状
態を示す断面図である。

【０１６９】図１４（ａ）は、半導体記憶装置における
制御ゲート電極４の電位をＶG1（例えば１Ｖ程度の電
圧）、ドレイン領域３（ドレイン電極１０２）及びソー
ス領域２（ソース電極１０１）を接地（０Ｖ）したとき
の状態を示す断面図である。ここで、第１，第２ポリシ
リコン層７１，７２の抵抗値をｒ71，ｒ72とすると、各
ポリシリコン層７１，７２内に含まれる結晶粒の平均的
なサイズが大きいほど抵抗値が小さいので、ｒ71＞ｒ72
の関係がある。このとき、ソース領域２に対する制御ゲ
ート電極４の電位がＶG1だけ高くなることで、浮遊ゲー
ト電極５０を介したゲート電極４との容量結合によって
チャネル領域７０の低抵抗の第２ポリシリコン層７２が
反転状態になり、第２ポリシリコン層７２を介してソー
ス領域２から浮遊ゲート電極５０にエレクトロンが注入
される。

【０１７０】次に、図１４（ｂ）は、半導体記憶装置に
おけるソース領域２及びドレイン領域３は接地したまま
としておき、制御ゲート電極４の電位をＶG2（例えば２
Ｖ程度の電圧）に上昇させたときの状態を示す断面図で
ある。このとき、図１４（ａ）に示す状態に比べ、ソー
ス領域２及びドレイン領域３に対する制御ゲート電極４
の電位がＶG2に上昇するので、浮遊ゲート電極５０を介
した制御ゲート電極４との容量結合によって第１ポリシ
リコン層７１も反転状態になる。したがって、第１，第
２ポリシリコン層７１，７２を介して、ソース領域２及
びドレイン領域３の双方から浮遊ゲート電極５０により
多くのエレクトロンが注入される。

【０１７１】次に、図１４（ｃ）は、半導体記憶装置に
おけるソース領域２及びドレイン領域３は接地したまま
としておき、制御ゲート電極４の電位を負の電位ＶG3
（例えば−３Ｖ程度）にしたときの状態を示す断面図で
ある。このとき、ソース領域２及びドレイン領域３に対
する制御ゲート電極４の電位が負となるので、制御ゲー
ト電極４とのよう量結合により浮遊ゲート電極５０の電
位が負になって、浮遊ゲート電極５０内のエレクトロン
が第１，第２ポリシリコン層７１，７２を介してソース
領域２及びドレイン領域３に引き抜かれる。

【０１７２】図１４（ａ），（ｂ）に示すように、ドレ
イン領域３及びソース領域２を接地しておいて（０
Ｖ）、制御ゲート電極４に対して選択的に電圧を印加す
ることにより、チャネル領域７０のうち選択されたポリ
シリコン層のみが反転し、選択されなかったポリシリコ
ン層は反転しない。したがって、各々異なる抵抗ｒ71，
ｒ72を有する第１，第２ポリシリコン層７１，７２のう
ち特定のポリシリコン層を介して浮遊ゲート電極５０に
電荷を注入することで、ドレイン領域３に印加する電圧
に対して、浮遊ゲート電極５０の蓄積電荷量を非連続的
に変化させることができる。

【０１７３】図１５は、上記図１４（ａ），（ｂ）に示
すような制御ゲート電圧ＶG （横軸）の変化を与えたと
きの、蓄積電荷量Ｑ（縦軸）の変化を示す図である。同
図に示されるように、ドレイン領域３側からも浮遊ゲー
ト電極５０にエレクトロンが注入されるところのゲート
電圧ＶG1において、蓄積電荷量Ｑが階段的に増大してい
ることがわかる。

【０１７４】したがって、本実施形態の半導体記憶装置
は、チャネル領域７０内に互いに大きさが異なる結晶粒
を含む１対のポリシリコン層７１，７２と両者に挟まれ
る単結晶シリコン層７３とを設けることで、各ポリシリ
コン層７１，７２の抵抗ｒ71，ｒ72の相違を利用して、
制御ゲート電圧ＶG の変化に対する浮遊ゲート電極５０
の蓄積電荷量Ｑの変化特性を変えることができ、いわゆ
る多値メモリとして利用することができるものである。

【０１７５】なお、上記単結晶シリコン層７３の代わり
に、抵抗値の高いポリシリコン層を設けてもよい。

【０１７６】（第６の実施形態）次に、第６の実施形態
について、図１６（ａ），（ｂ）を参照しながら説明す
る。図１６（ａ），（ｂ）は、本実施形態に係る電界効
果トランジスタの製造工程の一部のみを示す斜視図であ
る。

【０１７７】まず、図１６（ａ）に示す工程で、シリコ
ン基板１２の上に、上記第３の実施形態で説明したよう
な平均的に小さな結晶粒を含む広幅の第１ポリシリコン
層８１と、第１ポリシリコン層８１中の結晶粒よりも平
均的に大きな結晶粒を含む狭幅の第２ポリシリコン層８
２と、上記第１の実施形態で説明したような空孔欠陥が
導入されたポリシリコンからなる第３ポリシリコン層８
３とを形成する。この各ポリシリコン層８１−８３は、
例えば、上記第３の実施形態で説明した方法によって互
いに異なる結晶粒を含む２つのポリシリコン層８１，８
２を形成した後、第１の実施形態で説明した方法によっ
て一方のポリシリコン膜８２の大部分に空孔欠陥を高密
度に導入することで、容易に実現できる。ただし、第２
ポリシリコン膜８２と第３ポリシリコン膜８３とが平均
的なサイズが互いに異なる結晶粒を含んでいてもよい。

【０１７８】次に、図１６（ｂ）に示す工程で、基板上
にシリコン酸化膜と制御ゲート用ポリシリコン膜とを順
次形成した後、両者を連続的にパターニングして、第１
−第３ポリシリコン層８１−８３に亘る領域の上に、ゲ
ート酸化膜６と制御ゲート電極４とを形成する。その結
果、制御ゲート電極４の下方に、第１−第３ポリシリコ
ン層８１−８３からなるチャネル領域８０が形成され
る。

【０１７９】本実施形態においても、第１ポリシリコン
層８１のチャネル抵抗値が最も大きく、第３ポリシリコ
ン層８３のチャネル抵抗値が最も小さいことを利用し
て、上述の第３の実施形態と同様の効果を発揮すること
ができる。

【０１８０】ただし、第３ポリシリコン層８３の代わり
に、第１ポリシリコン層８１又は第２ポリシリコン層８
２のいずれか一方が空孔欠陥が導入されたポリシリコン
層であってもよい。

【０１８１】また、上記第４の実施形態における第１ー
第３ポリシリコン層６１−６３のいずれか１つを空孔欠
陥が導入されたポリシリコン層とすることによっても、
第４の実施形態と同じ効果をより顕著に発揮することが
できる。

【０１８２】さらに、上記第５実施形態における第１，
第２ポリシリコン層７１，７２のいずれか１つを空孔欠
陥が導入されたポリシリコン層とすることによって、第
５の実施形態と同じ効果をより顕著に発揮することがで
きる。

【０１８３】（第７の実施形態）次に、第７の実施形態
について、図１７（ａ），（ｂ）を参照しながら説明す
る。図１７（ａ），（ｂ）は、本実施形態に係る電界効
果トランジスタの製造工程の一部のみを示す斜視図であ
る。

【０１８４】まず、図１７（ａ）に示す工程で、シリコ
ン基板１２の上に、上記第１の実施形態で説明したよう
な空孔欠陥が導入された広幅の第１ポリシリコン層９１
と、第１ポリシリコン層９１よりも単位体積あたりの数
が多い空孔欠陥を含む狭幅の第２ポリシリコン層９２
と、第２ポリシリコン層９２よりもさらに単位体積あた
りの数が多い空孔欠陥を含む第３ポリシリコン層９３と
を形成する。この各ポリシリコン層９１−９３は、例え
ば、上記第１の実施形態で説明したＨイオンビームの照
射を行なう際に、各層によってＨイオンの注入量を変え
ることにより容易に実現できる。ただし、各ポリシリコ
ン膜９１−９３が平均的なサイズが互いに異なる結晶粒
を含んでいてもよい。

【０１８５】次に、図１７（ｂ）に示す工程で、基板上
にシリコン酸化膜と制御ゲート用ポリシリコン膜とを順
次形成した後、両者を連続的にパターニングして、第１
−第３ポリシリコン層９１−９３に亘る領域の上に、ゲ
ート酸化膜６と制御ゲート電極４とを形成する。その結
果、制御ゲート電極４の下方に、第１−第３ポリシリコ
ン層９１−９３からなるチャネル領域９０が形成され
る。

【０１８６】本実施形態においても、第１ポリシリコン
層９１のチャネル抵抗値が最も大きく、第３ポリシリコ
ン層９３のチャネル抵抗値が最も小さいことを利用し
て、上述の第３の実施形態と同様の効果を発揮すること
ができる。

【０１８７】また、上記第４の実施形態における第１ー
第３ポリシリコン層６１−６３を単位体積あたりの数が
互いに異なる空孔欠陥を含むポリシリコン層とすること
によっても、第４の実施形態と同じ効果をより顕著に発
揮することができる。

【０１８８】さらに、上記第５実施形態における第１，
第２ポリシリコン層７１，７２を単位体積あたりの数が
互いに異なる空孔欠陥を含むポリシリコン層とすること
によっても、第５の実施形態と同じ効果をより顕著に発
揮することができる。

【０１８９】（第８の実施形態）次に、多値メモリ回路
に関する第８の実施形態について説明する。

【０１９０】図１９は、本実施形態に係る多値回路の構
成を概略的に示す電気回路図である。同図に示すよう
に、本実施形態に係る多値回路には、いずれも上記第１
の実施形態の構造を有する第１トランジスタＴr1と第２
トランジスタＴr2とが、電源と接地との間に互いに並列
に配置されている。この各トランジスタＴr1，Ｔr2は単
位体積あたりの空孔欠陥の数が互いに異なるチャネル領
域を有するように構成されており、この構造の相違によ
って、互いに異なるＶｄ−Ｉｄ特性を有する。

【０１９１】図２０は、上記第１，第２トランジスタＴ
r1，Ｔr2の電流−電圧特性図である。図中、曲線ＶＩ１
は第１トランジスタＴr1のＶｄ−Ｉｄ特性を、曲線ＶＩ
２は第２トランジスタＴr2のＶｄ−Ｉｄ特性をそれぞれ
示す。同図に示すように、ドレイン電圧ＶDDが第１電圧
Ｖ１に達したときに第１トランジスタＴr1のみにオン電
流ＩONが流れ、ドレイン電圧ＶDDが第２電圧Ｖ２に達し
たときに第１及び第２トランジスタＴr1，Ｔr2にオン電
流ＩONが流れる。したがって、回路全体のＩｄ−Ｖｄ特
性は、図２１に示す特性となる。したがって、このよう
なチャネル抵抗が大幅に異なる２つのトランジスタＴr
1，Ｔr2を配置した回路全体を多値メモリとして利用す
ることができる。

【０１９２】（その他の実施形態）上記第１の実施形態
では、空孔欠陥が導入された第２ポリシリコン層４２を
第１，第３ポリシリコン層４１，４３で挟む構造とした
が、本発明はかかる構造に限定されるものではない。例
えば、第１ポリシリコン層４１又は第３ポリシリコン層
４３がない構造、つまり、空孔欠陥が導入されたポリシ
リコン層の直下がポリシリコン層ではなく半導体領域あ
るいは絶縁基板等である構造や、ゲート酸化膜６の直下
に空孔欠陥が導入されたポリシリコン層が設けられてい
る構造や、あるいは空孔欠陥が導入されたポリシリコン
層のみでチャネル領域４０が構成されている構造であっ
てもよい。

【０１９３】また、上記第２の実施形態においても、浮
遊ゲート電極内に空孔欠陥が導入されたポリシリコン層
と空孔欠陥が導入されていないポリシリコン層との２つ
のみが設けられている構造や、浮遊ゲート電極内が全て
空孔欠陥が導入されたポリシリコン層からなる構造であ
ってもよい。

【０１９４】また、電界効果トランジスタに係る各実施
形態において、絶縁性基板の上にポリシリコンを堆積し
た構造であっても、シリコン基板の上にポリシリコンを
堆積した構造であってもかまわないものとする。さら
に、第１，第３，第４，第６又は第７の実施形態では、
シリコン基板に溝を形成し、この溝内にポリシリコン層
を埋め込んでチャネル領域とする構造であってもよいも
のとする。

【０１９５】上記不揮発性半導体記憶装置に関する実施
形態では、制御ゲート電極４はいずれも浮遊ゲート電極
５０の上方に形成され、しかも浮遊ゲート電極５０と同
じ平面形状を有するように形成されているが、本発明は
かかる実施形態に限定されるものではない。すなわち、
制御ゲート電極４は容量絶縁膜１７を介して浮遊ゲート
電極５０と容量結合するものであればよく、例えば浮遊
ゲート電極５０の上面と側面とに亘って形成されるもの
であってもよい。

【０１９６】

【発明の効果】請求項１−４によれば、第１の電界効果
トランジスタとして、空孔欠陥が導入されたポリシリコ
ン層を有するチャネル領域を備える構造としたので、真
空状態にあってほとんど抵抗の無視できる空孔欠陥を積
極的に利用することにより、ポリシリコン層をチャネル
領域として利用しながら、安価で極めて高速かつ低電圧
で動作が可能な電界効果トランジスタの提供を図ること
ができる。

【０１９７】また、第１の電界効果トランジスタの構造
は、請求項２２，２３の製造方法により、容易に実現す
ることができる。

【０１９８】請求項５−１２によれば、第２の電界効果
トランジスタとして、チャネル電流が流れる方向に直列
に配置された互いに抵抗率の異なる複数のポリシリコン
層を有するチャネル領域を備える構造としたので、ソー
ス・ドレイン領域間の電圧の増大に応じて拡大していく
空乏層が各ポリシリコン層の境界を通過する際にドレイ
ン電流が非連続的に増大する特性を利用して、非線形特
性等の特殊機能を有する電界効果トランジスタの提供を
図ることができる。

【０１９９】また、第２の電界効果トランジスタの構造
は、請求項２４−２６の製造方法により、容易に実現す
ることができる。

【０２００】請求項１３，１４によれば、第１の半導体
記憶装置として、空孔欠陥が導入されたポリシリコン層
を有する浮遊ゲート電極を備える構造としたので、ポリ
シリコン層の劣化に起因する蓄積電荷量の経時変化のほ
とんどない半導体記憶装置の提供を図ることができる。

【０２０１】また、第１の半導体記憶装置の構造は、請
求項２７，２８の製造方法により、容易に実現すること
ができる。

【０２０２】請求項１５−２１によれば、第２の半導体
記憶装置として、浮遊ゲート電極下方に、互いに抵抗率
の異なる複数のポリシリコン層を有するチャネル領域を
備える構造としたので、各ポリシリコン層における空乏
層の広がり有無や反転層の形成の有無の相違による電圧
−電流特性の非連続的な変化を利用して、多値メモリと
して機能する半導体記憶装置の提供を図ることができ
る。

【０２０３】また、第２の半導体記憶装置の構造は、請
求項２９−３２の製造方法により、容易に実現すること
ができる。

【０２０４】請求項３３又は３４によれば、上記第２の
半導体記憶装置を実際に多値メモリとして使用するため
の半導体記憶装置の駆動方法の提供を図ることができ
る。

【図面の簡単な説明】

【図１】第１の実施形態における空孔欠陥が導入された
チャネル領域を有する電界効果トランジスタの製造工程
を示す断面図である。

【図２】第１の実施形態における電界効果トランジスタ
の駆動方法を示す断面図である。

【図３】第１の実施形態における電界効果トランジスタ
と従来の電界効果トランジスタのドレイン電圧−ドレイ
ン電流特性を比較する特性図である。

【図４】第１の実施形態における収束イオンビーム法に
よるポリシリコン層への空孔欠陥の導入方法を示す断面
図である。

【図５】第２の実施形態における空孔欠陥が導入された
浮遊ゲート電極を有する不揮発性半導体記憶装置の製造
工程を示す断面図である。

【図６】第２の実施形態における不揮発性半導体記憶装
置の駆動方法を示す断面図である。

【図７】第３の実施形態における結晶粒の平均的なサイ
ズが互いに異なる複数のポリシリコン層からなるチャネ
ル領域を備えた電界効果トランジスタの製造工程を示す
断面図である。

【図８】第３の実施形態における電界効果トランジスタ
の駆動方法を示す断面図である。

【図９】第３の実施形態における電界効果トランジスタ
のドレイン電圧−チャネル電流特性を示す特性図であ
る。

【図１０】第４の実施形態における結晶粒の平均的なサ
イズが互いに異なる複数のポリシリコン層からなるチャ
ネル領域を備えた不揮発性半導体記憶装置の製造工程を
示す断面図である。

【図１１】第４の実施形態における不揮発性半導体記憶
装置の駆動方法を示す断面図である。

【図１２】第４の実施形態における不揮発性半導体記憶
装置のドレイン電圧−電荷蓄積量特性を示す特性図であ
る。

【図１３】第５の実施形態における結晶粒の平均的なサ
イズが互いに異なる２つのポリシリコン層を単結晶シリ
コン層の両側に配置したチャネル領域を備えた不揮発性
半導体記憶装置の製造工程を示す断面図である。

【図１４】第５の実施形態における不揮発性半導体記憶
装置の駆動方法を示す断面図である。

【図１５】第５の実施形態における不揮発性半導体記憶
装置の制御ゲート電圧−電荷蓄積量特性を示す特性図で
ある。

【図１６】第６の実施形態における結晶粒の平均的なサ
イズが互いに異なる２つのポリシリコン層と空孔欠陥が
導入されたポリシリコン層とを配置したチャネル領域を
備えた電界効果トランジスタの製造工程を示す断面図で
ある。

【図１７】第７の実施形態における単位体積あたりの空
孔欠陥の数が互いに異なる３つのポリシリコン層を配置
したチャネル領域を備えた電界効果トランジスタの製造
工程を示す断面図である。

【図１８】第３の実施形態等で使用される結晶粒の平均
的なサイズが互いに異なる複数のポリシリコン層を形成
するためのラテラルシーリング法の工程を示す断面図で
ある。

【図１９】第８の実施形態における多値メモリ回路の電
気回路図である。

【図２０】第８の実施形態における２つの電界効果トラ
ンジスタのＶｄ−Ｉｄ特性を示す特性図である。

【図２１】第８の実施形態における多値メモリ回路全体
のＶｄ−Ｉｄ特性を示す特性図である。

【図２２】従来の電界効果トランジスタの一般的な構造
を示す断面図である。

【図２３】従来の不揮発性半導体記憶装置の一般的な構
造を示す断面図である。

【符号の説明】

１基板２ソース領域３ドレイン領域４制御ゲート電極５素子分離６ゲート酸化膜８チャネル領域１１層間絶縁膜１２シリコン基板１６浮遊ゲート電極１７容量絶縁膜４０チャネル領域４１第１ポリシリコン層４２第２ポリシリコン層４３第３ポリシリコン層５０浮遊ゲート電極５１第１ポリシリコン層５２第２ポリシリコン層５３第３ポリシリコン層６０チャネル領域６１第１ポリシリコン層６２第２ポリシリコン層６３第３ポリシリコン層７０チャネル領域７１第１ポリシリコン層７２第２ポリシリコン層７３単結晶シリコン層８０チャネル領域８１第１ポリシリコン層８２第２ポリシリコン層８３第３ポリシリコン層９０チャネル領域９１第１ポリシリコン層９２第２ポリシリコン層９３第３ポリシリコン層１０１ソース電極１０２ドレイン電極

Claims

【特許請求の範囲】

【請求項１】基板と、上記基板の上に形成され、空孔欠陥が導入されたポリシ
リコン層を有するチャネル領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記チャネル領域を挟む１対のソース・ドレイン領域と
を備えている電界効果トランジスタ。
【請求項２】請求項１記載の電界効果トランジスタに
おいて、上記チャネル領域内の上記空孔欠陥の単位体積あたりの
数が多いポリシリコン層の上及び下のうち少なくともい
ずれか一方には、空孔欠陥が導入されていないポリシリ
コン層が形成されていることを特徴とする電界効果トラ
ンジスタ。
【請求項３】請求項１又は２に記載の電界効果トラン
ジスタにおいて、上記基板は絶縁性材料により構成されており、上記ソース・ドレイン領域は、上記基板上に堆積された
ポリシリコン膜により構成されていることを特徴とする
電界効果トランジスタ。
【請求項４】請求項１又は２に記載の電界効果トラン
ジスタにおいて、上記基板は半導体材料により構成されており、上記ソース・ドレイン領域は、上記基板上に堆積された
ポリシリコン膜と上記基板とに亘って形成されているこ
とを特徴とする電界効果トランジスタ。
【請求項５】基板と、上記基板の上に形成され、チャネル電流が流れる方向に
直列に配置された互いに抵抗率の異なる複数のポリシリ
コン層を有するチャネル領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記チャネル領域を挟む１対のソース・ドレイン領域と
を備えている電界効果トランジスタ。
【請求項６】請求項５に記載の電界効果トランジスタ
において、上記複数のポリシリコン層は、各ポリシリコン層内の結
晶粒の平均的なサイズが異なることにより抵抗率が異な
るように調整されていることを特徴とする電界効果トラ
ンジスタ。
【請求項７】請求項６に記載の電界効果トランジスタ
において、上記複数のポリシリコン層は、上記ドレイン領域に近い
ものほど平均的なサイズの小さい結晶粒を含んでいるこ
とを特徴とする電界効果トランジスタ。
【請求項８】請求項５に記載の電界効果トランジスタ
において、上記複数のポリシリコン層はいずれも空孔欠陥が導入さ
れたポリシリコン膜により構成され、各ポリシリコン層
内の単位体積あたりの空孔欠陥の数が異なることにより
抵抗率が異なるように調整されていることを特徴とする
電界効果トランジスタ。
【請求項９】請求項８に記載の電界効果トランジスタ
において、上記複数のポリシリコン層は、上記ドレイン領域に近い
ものほど単位体積あたりの空孔欠陥の数が少ないことを
特徴とする電界効果トランジスタ。
【請求項１０】請求項５に記載の電界効果トランジス
タにおいて、上記複数のポリシリコン層は、空孔欠陥が導入されたポ
リシリコン層と空孔欠陥が導入されていないポリシリコ
ン層とからなることにより抵抗率が異なるように調整さ
れていることを特徴とする電界効果トランジスタ。
【請求項１１】請求項５−１０のうちいずれか１つに
記載の電界効果トランジスタにおいて、上記基板は絶縁性材料により構成されており、上記ソース・ドレイン領域は、上記基板上に堆積された
ポリシリコン膜により構成されていることを特徴とする
電界効果トランジスタ。
【請求項１２】請求項５−１０のうちいずれか１つに
記載の電界効果トランジスタにおいて、上記基板は半導体材料により構成されており、上記ソース・ドレイン領域は、上記基板上に堆積された
ポリシリコンと上記基板とに亘って形成されていること
を特徴とする電界効果トランジスタ。
【請求項１３】半導体領域を有する基板と、上記半導体領域の一部に形成されたチャネル領域と、上記チャネル領域の上に形成され電荷のトンネリングに
よる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成され空孔欠陥が導入され
たポリシリコン層を有する浮遊ゲート電極と、上記浮遊ゲート電極の少なくとも一部に接して形成され
た容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合
することが可能に形成された制御ゲート電極と、上記半導体領域内に形成され、上記チャネル領域を挟む
一対のソース・ドレイン領域とを備えている半導体記憶
装置。
【請求項１４】請求項１３に記載の半導体記憶装置に
おいて、上記浮遊ゲート電極は、上記空孔欠陥が導入されたポリ
シリコン層の上及び下のうち少なくともいずれか一方
に、空孔欠陥が導入されていないポリシリコン層をさら
に備えていることを特徴とする半導体記憶装置。
【請求項１５】半導体領域を有する基板と、上記半導体領域の一部に形成され、チャネル電流が流れ
る方向に直列に配置された互いに抵抗率の異なる複数の
ポリシリコン層を有するチャネル領域と、上記チャネル領域の上に形成され電荷のトンネリングに
よる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成された浮遊ゲート電極
と、上記浮遊ゲート電極の少なくとも一部に接して形成され
た容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合
することが可能に形成された制御ゲート電極と、上記半導体領域内に形成され、上記チャネル領域を挟む
１対のソース・ドレイン領域とを備えている半導体記憶
装置。
【請求項１６】請求項１５に記載の半導体記憶装置に
おいて、上記チャネル領域内には、互いに抵抗率が異なる２つの
ポリシリコン層が配置されており、かつ、上記複数のポ
リシリコン層の間には、単結晶シリコン層が介在してい
ることを特徴とする半導体記憶装置。
【請求項１７】請求項１５又は１６に記載の半導体記
憶装置において、上記複数のポリシリコン層は、各ポリシリコン層内の結
晶粒の平均的なサイズが互いに異なることにより抵抗率
が異なるように調整されていることを特徴とする半導体
記憶装置。
【請求項１８】請求項１７に記載の半導体記憶装置に
おいて、上記複数のポリシリコン層は、上記ドレイン領域に近い
ものほど平均的なサイズの小さい結晶粒を含んでいるこ
とを特徴とする半導体記憶装置。
【請求項１９】請求項１５又は１６に記載の半導体記
憶装置において、上記複数のポリシリコン層はいずれも空孔欠陥が導入さ
れており、各ポリシリコン層内の単位体積あたりの空孔
欠陥の数が互いに異なることにより抵抗率が異なるよう
に調整されていることを特徴とする半導体記憶装置。
【請求項２０】請求項１９に記載の半導体記憶装置に
おいて、上記複数のポリシリコン層は、上記ドレイン領域に近い
ものほど単位体積あたりの空孔欠陥の数が少ないことを
特徴とする半導体記憶装置。
【請求項２１】請求項１５又は１６に記載の半導体記
憶装置において、上記複数のポリシリコン層は、空孔欠陥が導入されたポ
リシリコン層と空孔欠陥が導入されていないポリシリコ
ン層とからなることにより抵抗率が異なるように調整さ
れていることを特徴とする半導体記憶装置。
【請求項２２】基板上にポリシリコン膜を形成する工
程と、上記ポリシリコン膜の少なくとも一部に空孔欠陥を導入
する工程と、上記ポリシリコン膜のうち上記空孔欠陥が導入された領
域の上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜の上にゲート電極を形成する工程と、上記ポリシリコン膜のうち上記ゲート電極の両側に位置
する領域に不純物を導入してソース・ドレイン領域を形
成する工程とを備えている電界効果トランジスタの製造
方法。
【請求項２３】請求項２２記載の電界効果トランジス
タの製造方法において、上記空孔欠陥の導入処理を行なう工程は、上記ポリシリコン膜に水素イオンを注入してポリシリコ
ン膜内のシリコンを水素で置換する工程と、熱処理を行なって、上記水素を上記ポリシリコン膜から
排出する工程とを含むことを特徴とする電界効果トラン
ジスタの製造方法。
【請求項２４】基板上に、ゲート長方向に対して直列
に配置され互いに抵抗率が異なる複数のポリシリコン層
を有するポリシリコン膜を形成する工程と、上記複数のポリシリコン層に跨るゲート絶縁膜を形成す
る工程と、上記ゲート絶縁膜の上にゲート電極を形成する工程と、上記ポリシリコン膜のうち上記ゲート電極の両側に位置
する領域に不純物を導入してソース・ドレイン領域を形
成する工程とを備えている電界効果トランジスタの製造
方法。
【請求項２５】請求項２４記載の電界効果トランジス
タの製造方法において、上記ポリシリコン膜を形成する工程は、上記基板上にアモルファスシリコン膜を形成する工程
と、上記アモルファスシリコン膜をアニールしてポリシリコ
ン膜に変える工程とを含み、上記アモルファスシリコン膜をアニールする条件を局部
的に変えて、平均的なサイズが互いに異なる結晶粒を含
む複数のポリシリコン層を形成することにより、上記互
いに抵抗率が異なる複数のポリシリコン層を形成するこ
とを特徴とする電界効果トランジスタの製造方法。
【請求項２６】請求項２４記載の電界効果トランジス
タの製造方法において、上記ポリシリコン膜を形成する工程は、上記基板上にポリシリコン膜を形成した後、上記ポリシ
リコン膜内に水素イオンを注入してポリシリコン膜内の
シリコンを水素で置換する工程と、熱処理を行なって、上記水素を上記ポリシリコン膜から
排出する工程とを含み、上記注入される水素イオンの濃度を局部的に変えて、単
位体積あたりの空孔欠陥の数が互いに異なる複数のポリ
シリコン層を形成することにより、上記互いに抵抗率が
異なる複数のポリシリコン層を形成することを特徴とす
る電界効果トランジスタの製造方法。
【請求項２７】基板の半導体領域の上にトンネル絶縁
膜を形成する工程と、上記トンネル絶縁膜の上に空孔欠陥が導入されたポリシ
リコン層を有する浮遊ゲート電極を形成する工程と、上記浮遊ゲート電極に接する容量絶縁膜を形成する工程
と、上記容量絶縁膜の上に制御ゲート電極を形成する工程
と、上記半導体領域のうち上記浮遊ゲート電極の両側に位置
する領域に不純物を導入してソース・ドレイン領域を形
成する工程とを備えている半導体記憶装置の製造方法。
【請求項２８】請求項２７記載の半導体記憶装置の製
造方法において、上記浮遊ゲート電極を形成する工程は、上記基板上にポリシリコン膜を形成した後、上記ポリシ
リコン膜内に水素イオンを注入してポリシリコン膜内の
シリコンを水素で置換する工程と、熱処理を行なって、上記水素を上記ポリシリコン膜から
排出する工程とを含むことを特徴とする半導体記憶装置
の製造方法。
【請求項２９】基板上に、ゲート長方向に対して直列
に配置され互いに抵抗率が異なる複数のポリシリコン層
を有するポリシリコン膜を形成する工程と、上記複数のポリシリコン層に跨るトンネル絶縁膜を形成
する工程と、上記トンネル絶縁膜の上に浮遊ゲート電極を形成する工
程と、上記浮遊ゲート電極に接する容量絶縁膜を形成する工程
と、上記容量絶縁膜の上に制御ゲート電極を形成する工程
と、上記ポリシリコン膜のうち上記浮遊ゲート電極の両側に
位置する領域に不純物を導入してソース・ドレイン領域
を形成する工程とを備えている半導体記憶装置の製造方
法。
【請求項３０】請求項２９に記載の半導体記憶装置の
製造方法において、上記ポリシリコン膜を形成する工程は、上記基板上に少なくとも２つの溝を形成し、各溝内に上
記抵抗率が互いに異なるポリシリコン層を形成すること
により行なわれることを特徴とする半導体記憶装置の製
造方法。
【請求項３１】請求項２９又は３０記載の半導体記憶
装置の製造方法において、上記ポリシリコン膜を形成する工程は、上記基板上にアモルファスシリコン膜を形成する工程
と、上記アモルファスシリコン膜をアニールしてポリシリコ
ン膜に変える工程とを含み、上記アモルファスシリコン膜をアニールする条件を局部
的に変えて、平均的なサイズが互いに異なる結晶粒を含
む複数のポリシリコン層を形成することにより、上記互
いに抵抗率が異なる複数のポリシリコン層を形成するこ
とを特徴とする半導体記憶装置の製造方法。
【請求項３２】請求項２９又は３０記載の半導体記憶
装置の製造方法において、上記ポリシリコン膜を形成する工程は、上記基板上にポリシリコン膜を形成した後、上記ポリシ
リコン膜内に水素イオンを注入してポリシリコン膜内の
シリコンを水素で置換する工程と、熱処理を行なって、上記水素を上記ポリシリコン膜から
排出する工程とを含み、上記注入される水素イオンの濃度を局部的に変えて、単
位体積あたりの空孔欠陥の数が互いに異なる複数のポリ
シリコン層を形成することにより、上記互いに抵抗率が
異なる複数のポリシリコン層を形成することを特徴とす
る半導体記憶装置の製造方法。
【請求項３３】半導体領域を有する基板と、上記半導
体領域の上に形成され電荷のトンネリングによる通過が
可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形
成された浮遊ゲート電極と、上記浮遊ゲート電極の少な
くとも一部に接して形成された容量絶縁膜と、上記容量
絶縁膜を挟んで上記浮遊ゲート電極と容量結合すること
が可能に形成された制御ゲート電極と、上記半導体領域
のうち上記ゲート絶縁膜の下方において、チャネル電流
が流れる方向に直列に配置された互いに抵抗率の異なる
少なくとも２つのポリシリコン層を有するチャネル領域
と、上記半導体領域のうち上記浮遊ゲート電極の両側に
位置する領域に形成されたソース・ドレイン領域とを備
えている半導体記憶装置の駆動方法であって、上記複数
のポリシリコン層のうち一部のポリシリコン層のみに空
乏層が形成される第１の電圧と、上記複数のポリシリコ
ン層のうち上記一部のポリシリコン層を除く他のポリシ
リコン層と上記一部のポリシリコン層とに空乏層が形成
される第２の電圧とを上記ソース・ドレイン領域間に印
加することにより、上記浮遊ゲート電極内に複数の情報
を記憶させることを特徴とする半導体記憶装置の駆動方
法。
【請求項３４】半導体領域を有する基板と、上記半導
体領域の上に形成され電荷のトンネリングによる通過が
可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形
成された浮遊ゲート電極と、上記浮遊ゲート電極の少な
くとも一部に接して形成された容量絶縁膜と、上記容量
絶縁膜を挟んで上記浮遊ゲート電極と容量結合すること
が可能に形成された制御ゲート電極と、上記半導体領域
のうち上記ゲート絶縁膜の下方において、チャネル電流
が流れる方向に直列に配置された互いに抵抗率の異なる
少なくとも２つのポリシリコン層と上記少なくとも２つ
のポリシリコン層の間に介在する単結晶シリコン層とを
有するチャネル領域と、上記半導体領域のうち上記浮遊
ゲート電極の両側に位置する領域に形成されたソース・
ドレイン領域とを備えている半導体記憶装置の駆動方法
であって、上記少なくとも２つのポリシリコン層のうちいずれか一
方のみが反転する第１の電圧と、上記少なくとも２つの
ポリシリコン層のいずれも反転する第２の電圧とを上記
ソース・ドレイン領域と上記ゲート電極との間に印加す
ることにより、上記浮遊ゲート電極内に少なくとも２つ
の異なる情報を記憶させることを特徴とする半導体記憶
装置の駆動方法。