JP5118946B2 - 半導体装置およびその製造方法と、書込み駆動方法および消去駆動方法ならびに液晶表示装置 - Google Patents
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Description
従来の不揮発性TFTメモリは、主に、シリコンを基板に用い、フローティングゲートと呼ばれる導電性の電荷蓄積層に電荷を保持させることにより実現されている。
ここで、シリコン基板上に形成された従来の不揮発性TFTメモリは、シリコン基板としては単結晶シリコンが使用され、またプロセス温度が高い。これに対して、たとえば液晶表示装置などに用いられるガラス基板上に不揮発性TFTメモリを形成することは、ガラス基板の融点が低いため半導体層が多結晶シリコンであり、またプロセス温度が低いため特性のよい不揮発性TFTメモリを形成することは困難であった。
以下に特許文献1に記載の不揮発性TFTメモリの構造と、書込み駆動方法および消去駆動方法について説明する。図10は特許文献1に記載の不揮発性TFTメモリの断面図、図11はその平面図である。
ソース領域22aおよびドレイン領域22cは、層間絶縁膜28に設けられたコンタクトホールを介してソース電極27Sおよびドレイン領域27Dとそれぞれ電気的に接続されている。
上記構成により従来の不揮発性TFTメモリは構成されている。
図10、図11に示した従来の不揮発性TFTメモリに情報を書き込むときには、ソース領域22aとドレイン領域22cを接地しておき、制御ゲート電極26に適当な正電圧を印加することにより、チャネル領域22bに反転層を形成し、上記反転層からシリコン粒子24に、FN(Fowler−Nordbeim)トンネル電流による電子を注入する。上記シリコン粒子24に保持された電子によって、上記不揮発性TFTメモリのしきい値が増加し、書き込みが完了する。
また、上記不揮発性TFTメモリの情報を消去する際には、書込みの場合とは逆に、ドレイン領域22cに適当な正電圧を印加する。そうすると、シリコン粒子24に保持された電子はFNトンネル電流によってドレイン領域22cに引き抜かれ、上記不揮発性TFTメモリのしきい値が下がり、消去が完了する。
一方、ガラス基板上に作成する不揮発性TFTメモリは、プロセス温度を低く抑える必要があるため、シリコンを基板として用いる従来の不揮発性半導体メモリと比較して一般的に膜質が悪いという問題もある。
そのため、ガラス基板上に形成した不揮発性TFTメモリでは、電荷を注入する際、注入したい電荷と逆タイプの電荷も同時に注入され、膜中にトラップされてしまうという問題がある。
上記構成によれば、ボディ領域の電位を、ボディ電極よりボディコンタクト領域を介して制御することができるため、従来の不揮発性TFTメモリで困難であった、バンド間トンネリングによる消去が可能となり、低電圧での消去が実現できる。
ボディ領域の基板側の不純物濃度を表面側より高くすることによって、不揮発性TFTメモリのしきい値を適切に保ったまま、ボディ領域の抵抗を下げることができる。ボディ領域の抵抗を下げることにより、ボディ領域の電位を良好に制御することが可能である。
ボディコンタクト領域を2箇所以上備えることによって、通常高抵抗であるボディ領域の電位を良好に制御することが可能である。
本発明の半導体装置は、ガラス基板または樹脂基板よりなる絶縁基板を用いた場合などの低温プロセスに起因する、比較的膜質の悪い場合においても良好に書込み消去を行うことが可能となる。
電荷蓄積層が絶縁膜で構成されているため、本発明の不揮発性TFTメモリは1つの不揮発性TFTメモリセルで2ビットを記憶させることも可能となる。
電荷蓄積層が酸化膜、窒化膜、酸化膜の3層より構成されているため、電荷トラップ密度の高い窒化膜に注入された電荷は、酸化膜がバリアとなって、窒化膜中に良好に保持される。また電荷蓄積層が酸化膜単層膜により構成されるので、構造が簡単であり、製造が容易である。また電荷蓄積層が酸化膜中に導電性の粒子が含まれる膜により構成されるので、電荷が良好に保持される。よって、本発明の半導体装置は良好な保持特性を示す。
上記製造方法によれば、ボディコンタクト領域を備える不揮発性TFTメモリである半導体装置を安定して製造することができる。
上記のように半導体層中のボディ領域に、基板側に近い領域の方が表面側より濃度が濃くなるようなエネルギーで不純物を注入することによって、ボディ領域の抵抗を低くすることができる。ボディ領域を低くすることによって、ボディ領域の電位を所望の値に容易に制御することが可能となる。
これにより、消去駆動をバンド間トンネリングによって発生したキャリアを電荷蓄積層中に注入するため、従来高電圧を必要とするFNトンネリングに比べて低電圧で消去駆動をすることが可能となる。
このステップにより書込み消去を繰り返した際に余分な電荷の蓄積が起こらず、良好なエンデュランス特性を示すことが可能である。
これにより、ホットキャリア注入によって書込み駆動が行われ、FNトンネル電流により電子を注入する書込み駆動より低電圧で書込み駆動することができる。
また、本発明の半導体装置の書込み駆動方法は、前記ステップの後、更に書込み動作に必要のない電荷を電荷蓄積層から除外するための電圧を印加するステップを有することを特徴としている。
このステップにより、書込みによって同時に注入された余分な電荷を除去することが可能となる。そのため、書込み消去を繰り返した際に余分な電荷の蓄積が起こらず、良好なエンデュランス特性を示すことが可能である。
本発明によれば、不揮発性TFTメモリを画素用TFTと同じ基板に形成することによって、液晶表示装置を小型化、高機能化することが可能となる。
従って、本発明によれば、絶縁体基板上に不揮発性TFTメモリを形成することが可能となる。このため、例えば液晶表示装置を製造する際、画素用TFTと同時に不揮発性TFTメモリを製造することが可能となり、ガンマ補正値を記憶する際などの小容量の記憶装置を同時に製造することが可能となる。
以下、本発明の不揮発性TFTメモリについて、図面を参照しながら詳細に説明する。図1に本発明の不揮発性TFTメモリの断面図を示し、図2に本発明の不揮発性TFTメモリの平面図を示す。本実施例では、Pチャネル型の不揮発性TFTメモリについて説明する。
ポリシリコン層2を島状に形成する位置は、表示装置などにおいて、本発明の半導体装置が配置されると都合のよい箇所である。例えば、各表示画素の近傍に画素用TFTと隣接して形成しても良いし、表示装置の周辺部分に形成しても良い。島状ポリシリコンの大きさは、不揮発性TFTメモリを形成できる大きさ、または画素用TFTとともに形成できる大きさであるとよい。
絶縁基板1側のほうが表面側より不純物濃度を高くすることによって、不揮発性TFTメモリのしきい値を決める表面側の不純物濃度を適切に保ったまま、絶縁基板1側の抵抗を下げることが可能となり、後に説明する不揮発性TFTメモリの消去動作の際に重要となる、ボディ領域の電位を容易に制御することが可能となる。
ここで、ボディ領域6中のN型不純物濃度は、表面側は不揮発性TFTメモリのしきい値を適正に設定する観点から1e15〜5e17[1/cm3]程度であるのが好ましく、絶縁基板1側はボディ領域を低抵抗化する観点から1e17〜1e19[1/cm3]程度であるのが好ましい。
上記電荷蓄積層7上にはゲート電極8が形成される。ゲート電極8は例えばTaN(タンタルナイトライド)とW(タングステン)の積層構造などにより構成される。
また、ポリシリコン層2には、図2(a)の平面図に示すように、上記ボディ領域6と連続して形成され電気的につながったボディコンタクト領域10が形成されている。上記ボディコンタクト領域10部は、高濃度にN型不純物がドープされている。上記ボディコンタクト領域10上には上記絶縁膜9に空けられたコンタクトホールを介して上記ボディコンタクト領域10と電気的に接続されたボディ電極13が形成される。図2(a)の点線で囲んだ領域14は、ソース・ドレイン領域形成用注入領域の開口を示し、領域15は、ボディコンタクト形成用注入領域の開口を示す。
ここで、上記ボディコンタクト領域10は、図2(b)に示す通り上記ボディ領域6に対して上下方向に2箇所あっても良い。2箇所でボディコンタクト領域形成することによって、ボディ領域の電位の制御性が上がり、後に説明する不揮発性TFTメモリの消去動作をより正確に行うことができる。図示しないが、ボディコンタクト領域は2箇所以上であってもよく、ボディコンタクト領域の数が多いほど、ボディ領域の電位の制御性が向上する。
また、上記不揮発性TFTメモリは、電荷蓄積層7として絶縁性の膜を用いた場合、電荷蓄積層中の物理的に離れた2つの位置に、それぞれ1ビットを記憶させることが可能である。つまり、上記不揮発性TFTメモリは1つの不揮発性TFTメモリセルで2ビットを記憶させることも可能である。
すなわち、電荷蓄積層7のソース領域3側にホールが存在すると、上記読出し電圧下でチャネル領域5中のソース領域3側のしきい値が上昇し、ソース・ドレイン間に流れる電流が少なくなり、書込み状態と判別することができる。ここで、電荷蓄積層7のドレイン領域4側にホールが存在していてもしていなくても、上記読出し電圧下では、チャネル領域5中、ドレイン領域4側はピンチオフしているため、ソース・ドレイン間に流れる電流は、ドレイン領域4側に存在するホールには影響されない。つまり、上記不揮発性TFTメモリは2ビットを独立に記憶することが可能である。
また、図2bに示すように2箇所、或いはそれ以上でボディコンタクト領域を形成することによって、さらに良好にボディ領域の電位を制御することができ、安定した消去動作を達成することが可能となる。
また、書込み動作時や読出し動作時に、インパクトイオン化により発生したキャリアがボディ領域に溜まらないため、いわゆる基板浮遊効果が起きず、安定な動作が可能となる。
なお、以下にはPチャネル型の不揮発性TFTメモリについて示す。以下に示す製造方法は、例えば酸化膜を形成する際、シリコン基板を用いた製造プロセスでよく用いられる熱酸化法ではなく、CVD法により酸化膜を形成するものであって、プロセス全体を通して550度以下の低温で製造するものである。よって、本発明の不揮発性TFTメモリは基板として安価なガラスを用いることができる。
次にポリシリコン膜2上にレジストを塗布した後、フォトマスクを用いた選択露光工程、現像工程を行うことにより、ポリシリコン膜2上にレジストパターン(図示せず)を形成する。その後、上記レジストパターンをマスクとしてドライエッチング法により上記ポリシリコン膜2をエッチングし、所望の箇所に島状のポリシリコン膜2を形成する。その後、上記レジストパターンを除去する。島の平面形状は、図6(b)にハッチングして示すように、トランジスタ領域と、ボディコンタクト領域を備える。
酸化膜7a、窒化膜7b、酸化膜7cよりなる電荷蓄積膜7の合計膜厚は、20〜150nmとすることが好ましい。20nm未満では膜厚を均一に保って成形するのが難しく、かつ耐圧が不十分となる。また150nmを越えると、閾値が高くなり、かつオン電流が小さくなる。従って、酸化膜7a、窒化膜7b、酸化膜7cは、合計膜厚が20〜150nmとなるように適宜割り振るとよい。窒化膜7bに代えて導電膜で形成してもかまわない。また、電荷蓄積膜7を絶縁膜により形成してもよい。
次に、レジストを用いたパターニングにより、ボディコンタクト形成用注入領域15を開口し、上記開口した部分にリンイオンを20KeV〜100KeV、ドーズ量5e14〜1e16[cm-2]で注入する。これにより、ポリシリコン層2中にN型不純物が高濃度にドープされたボディコンタクト領域10が形成される。その後、450〜550℃程度の温度でアニールし、上記注入した不純物を活性化させる。
以上の工程を経ることにより、図1および図2に示した本発明の不揮発性TFTメモリが完成する。
実施形態2では、上記実施形態1で示した書込み方法および消去方法に関し、さらに改善された書込み方法および消去方法を提供する。なお、不揮発性TFTメモリの構造は実施形態1に示したものと同じPチャネル型の不揮発性TFTメモリについて説明する。
書込み動作行う際、しきい値を上昇させるためのホールと同時に電子も電荷蓄積層に注入される。これは、書込み動作の際に発生するインパクトイオン化によって発生した電子が、書込み動作によって電荷蓄積層に注入されたホールに引かれて、電荷蓄積層に注入されるために発生する。
書込み動作後、図中Aで示したように、ベークを行うとさらにしきい値が上昇するのは、書き込みによってホールと同時に電子も注入されたためで、上記電子が最初に抜けることによってしきい値が上昇する。その後、図中Bで示したように、しきい値が減少するのは、書込み動作によって注入したホールが抜けていくためと考えられる。上記で示した書込み時に注入されてしまう電子は、消去動作の際に注入される電子と物理的な位置が異なるため、書込み消去を繰り返すと徐々に蓄積され、書込み消去繰り返し特性(エンデュランス特性)の劣化をもたらす。
以下、具体的に書込み動作について説明する。まず、実施形態1で説明したようにソース電極11に−10[V]、ゲート電極8に−15[V]、ドレイン電極12とボディ電極13に0[V]を印加することによって発生するチャネルホットホールを電荷蓄積層7のソース領域3側に注入することによって書込み駆動を行う。このとき、書込み動作に必要のない電子も電荷蓄積層7に注入されてしまう。
図9に上記様子を実証するための実験結果を示す。図9は、実施形態1の不揮発性TFTメモリを実施形態1で説明した消去駆動した後に、250℃でベークを行ったときの閾値変化を示し、横軸にベーク時間、縦軸に閾値を示す。図9を見ると、消去動作によってしきい値が減少した後、最初図中Cで示したようにベークを行うことによってしきい値が上昇し、その後、図中Dで示したように逆にしきい値が減少していく様子が分かる。消去動作後、ベークを行うとしきい値が上昇するのは、消去動作によって注入された電子が抜けるためであり、その後、しきい値が逆に減少するのは、消去動作の際に電子と同時に電荷蓄積層7に注入されたホールが抜けていくためだと考えられる。
本実施形態2では、図9の実証実験に基づき加熱処理ではなく、電気的駆動方法によって、図9と同様の結果を実現するものである。即ち、実施形態1で説明したように、消去動作の後、不揮発性TFTメモリの各端子に適当な電圧を印加することにより、上記消去動作に必要のないホールを電化蓄積領域から除外するものである。
以上説明した本発明の不揮発性TFTメモリを、例えば液晶表示装置を構成する画素用TFT基板と同じ基板に形成することによって、ガンマ補正値を記憶する際などの小容量の記憶装置を同時製造することができ、液晶表示装置を小型化、高機能化することが可能となる。
2 ポリシリコン層
3 ソース領域
4 ドレイン領域
5 チャネル領域
6 ボディ領域
7 電荷蓄積層
8 ゲート電極
10 ボディコンタクト領域
11 ソース電極
12 ドレイン電極
13 ボディ電極
Claims (5)
- ガラス基板または樹脂基板よりなる絶縁基板と、
前記絶縁基板上に表示画素の近傍に島状に形成された半導体層と、
前記半導体層に形成されたソース領域、ドレイン領域、チャネル領域および基板側のほうが表面側よりも不純物濃度が高いボディ領域と、
前記チャネル領域上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記ドレイン領域に接続されたドレイン電極と、
前記ボディ領域に連続して形成されたボディコンタクト領域を介して接続されたボディ電極と、
を備え、
前記ボディ領域に0Vを印加して、ソース・ドレイン間で加速され、ホットになったキャリアを電荷蓄積層中に注入し、更に書き込み動作に必要のない電荷を電荷蓄積層から除外するための電圧を印加する書き込み駆動と、前記ボディ領域に0Vを印加して、リバースリードによって電荷蓄積層に書込まれたデータを読出す読出し駆動と、前記ソース領域とドレイン領域に印加する電圧の中間で、ゲート電極に印加する電圧以下の電圧をボディ領域に印加して、バンド間トンネリングによって発生したキャリアを電荷蓄積層中に注入し、更に、前記ボディ領域に0Vを印加して、消去動作に必要のない電荷を電荷蓄積層から除外するための電圧を印加する消去駆動が実施される半導体装置。 - 前記ボディコンタクト領域は、前記半導体層に2箇所以上備えている請求項1に記載の半導体装置。
- 前記電荷蓄積層は、絶縁膜によって構成されている請求項1または2に記載の半導体装置。
- 前記電荷蓄積層は、酸化膜、窒化膜、酸化膜の3層から構成される3層積層膜、酸化膜単層膜または酸化膜中に導電性の粒子が含まれる膜から構成される請求項1に記載の半導体装置。
- 請求項1から4までのいずれか1項に記載の半導体装置が画素用TFTと同一基板上に形成されている液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007300797A JP5118946B2 (ja) | 2007-11-20 | 2007-11-20 | 半導体装置およびその製造方法と、書込み駆動方法および消去駆動方法ならびに液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007300797A JP5118946B2 (ja) | 2007-11-20 | 2007-11-20 | 半導体装置およびその製造方法と、書込み駆動方法および消去駆動方法ならびに液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009129984A JP2009129984A (ja) | 2009-06-11 |
JP5118946B2 true JP5118946B2 (ja) | 2013-01-16 |
Family
ID=40820644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007300797A Expired - Fee Related JP5118946B2 (ja) | 2007-11-20 | 2007-11-20 | 半導体装置およびその製造方法と、書込み駆動方法および消去駆動方法ならびに液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5118946B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08172199A (ja) * | 1994-12-20 | 1996-07-02 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
JP4278202B2 (ja) * | 1998-03-27 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置の設計方法、半導体装置及び記録媒体 |
JP4761646B2 (ja) * | 2000-04-27 | 2011-08-31 | 株式会社半導体エネルギー研究所 | 不揮発性メモリ |
US7075828B2 (en) * | 2004-04-26 | 2006-07-11 | Macronix International Co., Intl. | Operation scheme with charge balancing erase for charge trapping non-volatile memory |
JP2006190810A (ja) * | 2005-01-06 | 2006-07-20 | Samsung Electronics Co Ltd | 半導体メモリ素子およびその製造方法 |
-
2007
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---|---|
JP2009129984A (ja) | 2009-06-11 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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