578301 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（1 ) 發明背景 1. 發明領域 本發明是關於非揮發性半導體記憶體以及其操作方法 。更特別是，關於包括允許高整合性無觸點單元的非揮發 性半導體記憶體以及其操作方法。 2. 相關技.藝說明 無觸點陣列已經被使用當作減少非揮發性半導體記憶 體的記憶體大小的機構。此陣列不需位元線及汲極擴散層 間的觸點，其允許簡單的單元設計（縮放比例）且係適於 大量儲存。 例如，曾提出如圖1 5 ( a )及1 5 ( b )所示的無觸點 AND 單元（IEDM 92，ρρ· 99 1 -993，1992 )。 在此單元中，浮閘24係在高濃度雜質擴散層22間的 半導體基底21中形成的通道上經由閘絕緣膜23的介入於 半導體基底2 1上形成。此外，控制閘（CG ) 26係經由絕 緣膜25的介入於浮閘24上形成。高濃度雜質擴散層22作 用不僅如源極/汲極區域而且如位元線。 在上述的單元中，阻抗的減少是必需的以使用高雜質 擴散層22當作位元線。通常，離子如磷或砷當作雜質係以 高濃度植入且加熱處理係以750°C或更高而執行以活化高濃 度雜質擴散層22。 然而，由加熱處理，雜質也以橫向擴散，其增加如圖 1 5 ( b )所示的高濃度雜質擴散層及浮閘24間的重疊長度 (請先閱讀背面之注意事項存填寫本頁) 一装. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 578301 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（2 ) 。結果，重疊長度的調整變困難。 並且，如果企圖單元最小化，高濃度雜質擴散層2 2及 浮閘24間的重疊長度是不可忽略的因素以確保避免所謂的 短通道效應的有效通道長度L。所以，在調整閘長Μ中， 高濃度雜質擴散層22及浮閘間的重疊長度的調整扮演著單 元最小化的重要角色。 發明節要 根據本發明，提供了一種具有記憶體單元的非揮發性 半導體記憶體包含：具有於其表面上形成一對溝槽的半導 體基底；分別經由第一絕緣膜的介入於一對溝槽中形成的 第一電極；經由第二絕緣膜的介入於溝槽間的半導體基底 上形成的第二電極；以及經由第三絕緣膜的介入於第二電 極上形成的第三電極。 仍根據本發明，提供了一種讀取具有記憶體單元的非 揮發性半導體記憶體的方法包含：具有於其表面上形成一 對溝槽的半導體基底；分別經由第一絕緣膜的介入於一對 溝槽中形成以形成選擇電晶體的第一電極；經由第二絕緣 膜的介入於溝槽間的半導體基底上形成的第二電極；以及 經由第三絕緣膜的介入於第二電極上形成的第三電極。 其中高於選擇電晶體的臨界値的電壓係分別應用至第 一電極’以改變兩選擇電晶體成接通狀態，藉此讀取記憶 體單元，以及 寫入以上的非揮發性半導體記憶體的方法， (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -6- 578301 經濟部智慧財產局員工消費合作社印製 A7 ____ B7五、發明説明（3 ) 其中電壓係應用至第一電極的其中之一，該電壓係高 於選擇電晶體的臨界値，以改變兩選擇電晶體成接通狀態 且電壓係應用至另一第一電極，該電壓係低於選擇電晶體 的臨界値，以改變兩選擇電晶體成關閉狀態，藉此寫入記 憶體單元。 還有根據本發明，提供了寫入根據申請專利範圍第1 1 項的非揮發性半導體記憶體的方法，其中寫入操作係以下 執行： (1) 將電壓應用至連接至源極區域的選擇電晶體的第 一電極的第一步驟，該電壓係低於選擇電晶體的臨界値， 將預定的電壓應用至汲極區域，以及 將電壓應用至連接至汲極區域的選擇電晶體的所有第 一電極，該電壓係高於選擇電晶體的臨界値，以立即地用 汲極電壓充電於記憶體單元的第二電極之下的通道區域； 以及 (2) 將電壓應用至連接至未經選的記憶體單元的汲極 區域的選擇電晶體的第一電極的第二步驟，該電壓係低於 選擇電晶體的臨界値， 將連接至經選擇的記憶體單元的汲極區域接地，以及 將電壓應用至包含經選擇的記憶體單元的第三電極， 該電壓係高於選擇電晶體的臨界値。 圖形的簡要說明 圖1 (a)是槪要平面圖且圖1 (b)及圖1 (c)是槪要 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 一 (請先閲讀背面之注意事項再填寫本頁) 578301 經濟部智慧財產局員工消費合作社印製 A7 ___ B7五、發明説明（4 ) m面圖，各示例根據本發明的非揮發性半導體記憶體的實 施例； 圖2是圖1的非揮發性半導體記憶體的對等電路圖； 圖3(a)是槪要平面圖且圖1(b)及圖1(c)是槪要 _面圖，各示例根據本發明的非揮發性半導體記憶體的另 一實施例； 圖4是圖3的非揮發性半導體記憶體的對等電路圖； 圖5仍示例根據本發明的非揮發性半導體記憶體的另 一實施例的對等電路圖； 圖6是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖； 圖7是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖； 圖8是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖； 圖9是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖； 圖1 〇是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖； 圖Η是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖； 圖1 2是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖； 圖1 3是示例製造根據本發明的非揮發性半導體記憶體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -8 - 578301 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（5 ) 的方法及步驟的主要部分的槪要截面圖； 圖14是示例製造根據本發明的非揮發性半導體記憶體 的方法及步驟的主要部分的槪要截面圖；以及 圖1 5 ( a )及1 5 ( b )是各示例先前技藝的非揮發性半 導體記憶體的對等電路圖以及槪要截面圖。 主要元件對照表 1 2 3 4 5 6 6 a 6b 7 8 8 a 9 10 11 12 14 14 p -式砂基底 氧化膜 氮化膜 抗光劑 溝槽 溝槽選擇閘氧化膜 氧化膜 熱氧化膜 雜質擴散層 選擇閘 多矽膜 熱氧化膜 隧穿絕緣膜 氧化膜 浮閘 ΟΝΟ膜 ΟΝΟ膜 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -9 - 578301 A7 _B7五、發明説明（6 ) 15 控制閘 21 半導體基底 22 雜質擴散層 23 閘絕緣膜 24 浮閘 25 絕緣膜 26 控制閘 經濟部智慧財產局員工消費合作社印製 較佳實施例的說明 根據本發明的非揮發性半導體記憶體包括構成半導體 基底，第一電極，第二電極以及第三電極的一或更多的記 憶體單元。 半導體基底不是特別地限制只要它係通常使用在半導 體記憶體中。例如，元件半導體基底如矽及鍺，複合半導 體基底如GaAs，InGaAs及ZnSe，SOI基底及多層SOI基 底被考慮。在它們之間，矽基底較佳。半導體基底最好包 括於其上形成的裝置隔離區域。進一步，半導體基底也許 係以電晶體，電容器，元件如電阻，內層絕緣膜，它們構 成的電路以及半導體裝置以有單層或多層結構而組合。裝 置隔離區域也許係各種裝置隔離膜如LOCOS膜，溝式氧化 膜以及STI膜形成的，在其間使用STI膜較佳。 第一電極係經由第一絕緣膜的介入在於半導體基底的 表面上形成的溝漕形成。 溝槽也許被形成以有，例如，2,000至5,000A的深度 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ' -10- (請先閱讀背面之注意事項再填寫本頁) 578301 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明（7 ) 〇 第一絕緣膜不是特別地限制。例如，它也許係單層或 多層膜形成的，即，絕緣膜如氧化矽膜以及氮化矽膜’或 高電介質膜如Ti〇2及A1203。第一絕緣膜的厚度適當地大 約是50至3 OOA，其也許在溝槽中是均勻的或在溝槽的側 面及底部變化。溝槽底部的第一絕緣膜的厚度也許大於溝 槽側面的厚度較佳。例如，該厚度也許在溝槽的底部大約 是50至300A且在溝槽的側面大約是100至500A。如果第 一絕緣膜在如上述的溝槽的側面及底部的厚度上改變’當 由應用較第一電極的電晶體的臨界値高的電壓在溝槽側面 形成通道區域時，可輕易地確保溝槽底部的關閉狀態° 取代改變溝槽側面及底部的第一絕緣膜的厚度’也許 在溝槽的一部分側面及底面改變雜質濃度而摻雜雜質以達 成上述效果。在此例中，雜質濃度以具有不同雜質濃度的 區域係以單溝槽雙邊對稱地建構的方式改變較佳。僅在溝 槽的底面，在底面的周圍（包括側面的底部）或僅在溝槽 的側面的底部上提升雜質濃度也許是可能的。在此例中’ 雜質濃度也許適合在較低區域大約101G至lOUcnT3且在較 高區域大約1〇17至l〇19cm_3的範圍改變。 第一絕緣膜的厚度也許係由，例如，下列步驟改變° 也就是，絕緣膜係於已形成溝槽的半導體基底上形成’其 係回鈾以僅在溝槽中留下絕緣膜。接著，產生的半導體基 底係經由加熱處理以形成熱氧化膜於溝槽的側壁’其是較 溝槽底面上的絕緣膜薄。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -11 - 578301 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（8 ) 進一步，提供一種自垂直方向將離子植入已形成溝槽 的半導體基底同時以絕緣膜或抗光劑而遮罩未形成溝槽的 半導體基底表面，藉此僅在溝槽底面中植入雜質。也有用 或不用遮罩以不同的植入能量而植入數倍離子的方法。 在單一記憶體單元中，，形成了兩個第一電極，即，一 對。這些第一電極作用如所謂的選擇閘且與第一絕緣膜一 起形成所謂的選擇電晶體。 第一電極對的其中之一（第一電極電晶體）係連接至 源極區域較佳，同時另一個係連接至汲極區域較佳。 如果形成超過一個記憶體單元，記憶體單元的第一電 極係沿著Y方向連接較佳。 進一步，如果形成超過一個記憶體單元，在X方向相 鄰的兩記憶體單元分享第一電極（第一電極電晶體）的其 中之一較佳且經分享的第一電極（第一電極電晶體）係連 接至源極區域較佳。 如果形成超過一個記憶體單元，在X方向相鄰的兩記 憶體單元分享第一電極的其中之一較佳，記憶體單元的另 一第一電極（第一電極電晶體）係連接至汲極區域。連接 至汲極區域的第一電極也許係電連接以致於相同電壓都係 應用至它們，也許係電隔離以致於不同電壓都係應用至它 們，或也許是電連接至隔離以致於相同電壓或不同電壓係 應用至數群第一電極。在任何例子中，裝置隔離區域係於 相鄰的連接至汲極區域的第一電極間形成較佳。 第一電極也許是元素半導體（如，矽及鍺）或爲η式 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -12- 578301 A7 B7 Α、發明説明（9 ) 或P式及非晶，單晶或多晶；金屬如金，鉑，銀，銅及鋁 ;耐火金屬如鈦’組及鎢；或耐火金屬的矽化物或聚矽化 物的複合半導體（如，GaAs，InP，ZnSe及CsS )做的單層 或多層。在它們之間，使用多晶矽較佳。第一電極的厚度 也許適合根據溝槽的涂度及第一絕緣膜的厚度而調整。例 如，大約考慮500至2,000A。 第二電極係經由第二絕緣膜的介入於溝槽間的半導體 基底上形成。第二電極作用如所謂的浮閘。第二絕緣膜的 材料及厚度也許是與第一絕緣膜的一致。第二電極的材料 也許是與第一電極的一致且其厚度適合地大約是，例如， 5〇 至 150 nmo 第三電極係經由第三絕緣膜的介入於第二電極上形成 。第三電極作用如所謂的控制閘。第三絕緣膜的材料及厚 度也許是與第一絕緣膜的一致。第三絕緣膜就氧化膜而論 最好係具有大約1 〇 〇至2 0 0 n m厚度的〇 Ν Ο膜做的。第三 電極也許係與第一電極相同的材料形成的且其厚度適合地 大約是，例如，1 0 0至3 0 0 n m。 經濟部智慧財產局員工消費合作社印製 如果形成超過一記憶體單元，第三電極係與X方向建 構的記憶體單元連接較佳。 本發明操作半導體記憶體的方法將由下列實施例詳細 地說明。然而，所用的電壓不限於以下示範的且可考慮任 何電壓値只要實行根據下述電壓的應用執行的操作。 以下’非揮發性半導體記憶體的實施例及其操作方法 係參考圖形說明。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -13- 578301 A7 7 Β 五、發明説明（1〇 ) 實施例1 :單位記憶體單元 圖1 ( a ) ，1 ( b ) ，1 ( C )及2示例根據本發明的非 揮發性半導體記憶體的單位記憶體單元。 如圖1 ( a )至1 ( c )所示，記憶體單元包括式矽基 底1，溝槽形成於基底上。多晶矽做的選擇閘8 ( SG1及 SG2 )係經由於溝槽的側壁及底面上形成的溝槽選擇閘氧化 膜6的介入而埋在溝槽中。進一步，多晶矽做的浮閘1 2 ( FG )係經由隧穿絕緣膜1 0的介入於溝槽間的矽基底1的平 面上形成，ΟΝΟ膜1 4及控制閘1 5 ( CG )係依此順序於其 上形成。 如圖2所示，記憶體單元的一端係經由選擇閘（S G 1 ) 連接至汲極，同時另一端係經由選擇閘（SG2 )連接至源極 〇 操作單位記憶體單元的方法係參考表1解釋。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
表1 SG1 SG2 D S CG 讀取 3 V 3V IV 0 4V 寫入 4V 0 0/4V 0 20V 抹除 0 0 0 0 -20V 在讀取中，較選擇閘SG1及SG2的臨界電壓高的3V 的電壓係應用至選擇閘SG1及SG2以將它們處於接通狀態 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14 - 578301 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明（11 ) 。由應用1 V至汲極，將源極接地且應用4V至控制閘’關 閉狀態被建立如果控制閘下的電晶體的臨界電壓是4V或更 高，同時接通狀態被建立如果臨界電壓是4V或更低。 在抹除中，源極，汲極以及選擇閘SG1及SG2係接地 且-20V的負高壓係應用至控制閘。藉此，電子係自浮閘擷 取至半導體基底，其降低記憶體單元的臨界値以執行抹除 〇 在寫入中，4V係應用至在汲極端的選擇閘SG1及在源 極端的選擇閘SG2上且源極係接地。由將經選擇的單元的 汲極接地，應用4V至未經選擇的單元的汲極且應用20V至 控制閘，經選擇的單元的選擇Tr進入接通狀態，高電場係 應用至隧穿氧化膜且電子係自半導體基底注入浮閘，藉此 增加經選擇的單元的臨界値。另一方面，在未經選擇的單 元中，選擇Tr進入關閉狀態且在隧穿區域於半導體基底表 面上形成的耗盡層係變成浮閘。在此例中，應用至隧穿氧 化膜的電場低且電子注入不會發生，藉此臨界値不改變。 寫入係由上述電壓應用執行。 實施例2 :記憶體單元陣列 圖3 ( a ) ，3 ( b ) ，3 ( c )及4示例根據本發明的非 揮發性半導體記憶體的記憶體單元陣列。 如圖3 ( a)至3 ( c )所示，記憶體單元陣列包括多個 如圖1 ( a )至1 ( c )所示的單位記憶體單元，其中選擇閘 8 ( SG2 )係分享於以X方向相鄰的兩記憶體單元間且控制 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 578301 A7 ____B7_ 五、發明説明（12 ) 聞1 5 ( CG 1及C G2 )係與以X方向建構的多個記憶體單元 連接。 (請先閱讀背面之注意事項再填寫本頁) 進一步，參考圖4，即使選擇閘8 ( SG1)的閘壓係設 在相同的電位，不同的汲極電壓可被應用至記憶體單元。 圖4中的雙線表示電晶體的通道。 參考表2解釋操作記憶體單元的方法。 表2 讀取 寫入 抹除 SG1 3 V 4V 0 SG2 3 V 0 0 D1 IV 0 浮動 D2 0 4V 浮動 CG1 4V 20V -20V CG2 0 0 0 S 0 0 0 經濟部智慧財產局員工消費合作社印製 在此實施例中，爲了簡單示範包括兩線及兩行的記憶 體單元陣列當做參考。C 1 1是經選擇的單元。 在讀取中，較選擇閘SG1及SG2的臨界電壓高的3V 的電壓係應用至選擇閘SG1及SG2以將它們處於接通狀態 。當應用IV的電壓至經選擇單元C11的汲極1(〇ν至汲 極2 )時，將源極接地且應用4V至控制閘CGI ( 0V至 CG2 )，關閉狀態係轉移至接通如果單元的臨界電壓是低於 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 578301 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（彳3) 4V (抹除狀態），同時狀態係轉移至關閉如果單元的臨界 電壓是高於4V (寫入狀態）。藉此，讀取經選擇的單元 C 1 1的狀態。 在抹除中，-20V的負高壓係應用至控制閘（〇V至SG1 ，SG2，CG2及源極，汲極1及2是開路）以自浮閘擷取電 子至半導體基底，其降低單元的臨界値。藉此，一線一線 地執行抹除。 在寫入中，經選擇的單元C 1 1的汲極係接地，4 V係應 用至未經選擇的單元的汲極2且4V係應用至選擇閘（SG1 )。此時，選擇閘（SG2 )係接地以停在關閉狀態。在偏壓 條件下，20V的高電壓係應用至經選擇的單元的控制閘（ CG1)，藉此高電場係應用至唯一選擇的單元C11的隧穿 氧化膜且電子係自基底注入浮閘。因此，臨界値被移得更 高。寫入係由上述電壓應用而執行。 實施例3 :記憶體單元陣列 此記憶體單元陣列包括多個如圖3 ( a )至3 ( c )及圖 5所示的單位單元，其中以X方向相鄰的兩記憶體單元分 享選擇閘8 ( SG2)且控制閘15 ( CG1及CG2)係與以X 方向建構的多個記憶體單元連接。進一步，裝置隔離區域 係形成於連接至汲極的相鄰選擇閘間以提供行間電隔離。 並且，汲極係在相鄰的記憶體單元間分享以應用如圖5 所示不同的選擇閘電壓（SG1 :分成SGla及SGlb)。圖5 的雙線表示電晶體的通道。 ---------装-- (請先閲讀背面之注意事項再填寫本頁)
、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 578301 A7 B7 五、發明説明（14 ) 參考表3解釋操作記憶體單元的方法。 表3 讀取 寫入 抹除 SGla 3 V 6V 0 一 S G 1 b 0 6V ^ 〇V 0 SG2 3 V 0 0 D1 IV 4V 0 浮動 D2 IV 4V 4V 浮動 CGI 4V 6V -> 20V -20V _ CG2 0 6V 0 _ S 0 0 0 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 在讀取中，較經選擇閘SGla及SG2的臨界電壓高的 3V的電壓係應用至選擇閘SGla及SG2以將它們處於接通 狀態。當應用IV的電壓至經選擇單元Clla及C12a的汲極 1 ( 1V至汲極1及2)時，將源極接地且應用4V至控制閘 CGI ( 0V至CG2 )，接通狀態被建立如果單元的臨界電壓 是4V或更低，同時關閉狀態被建立如果單元的臨界電壓是 4V或更高。藉此，讀出經選擇的單元Clla及Cl2a的資料 〇 在抹除中，-2〇V的負高壓係應用至控制閘（CG1 )同 時0V係應用至SGI，SG2，CG1及源極，汲極1及2是開 路。藉此，電子係自浮閘擷取至半導體基底，其降低單元 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' '、 -18- 578301 經濟部智慧財產局員工消費合作社印製 A7 _ B7_____五、發明説明（15 ) 的臨界値。藉此，一線一線地執行抹除。 在寫入中，選擇閘（SG2 )係一直接地以進入關閉狀態 且寫入係由下列兩步驟執行。雖然圖5顯示2頁單元C 1 1 a 及C 1 1 b在單一控制閘，資料被寫在C 1 1 a單元的例子將給 予解釋。 步驟1中，6V係應用至兩單元的選擇閘SGI ( SGla及 SGlb) ，4V係應用至汲極1及2，且6V係應用至控制閘 (CG1及CG2)以充電單元通道至大約4V。 步驟2中，連接至未經選擇的頁單元（Cllb及C12b) 的選擇閘SGlb係接地。接著，在經選擇的頁單元（Cl la 及C12a)中，經選擇的單元的汲極係接地，未經選擇單元 的汲極2係保持在4V且接著經選擇的單元（C 1 1 a )的控制 閘（CG1 )的電壓被提升至20V。此時，高電場係僅應用至 選擇的單元（C 1 1 a )的隧穿氧化膜，電子係自基底注入浮 閘，藉此，單元的臨界値增加。另一方面，因爲未經選擇 的單元的通道區域仍被充電至大約4V且在浮動狀態，應用 至隧穿氧化膜的電場低且電子不係經由隧穿氧化膜給予或 取走，其保留臨界電壓低。因此，寫入係對經選擇的單元 (C 1 1 a ) —位元一位元地執行。 實施例4 :製造方法 首先，如圖6所示，20 nm厚的氧化膜2係以900°C由 加熱氧化沈澱於第一導電式的矽基底1且100 nm厚的氮化 膜3係沈澱於氧化膜2上。使用具有預定形狀的抗光劑4 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- 578301 經濟部智慧財產局員工消費合作社印製 A7 B7__五、發明説明（16 ) 當作遮罩，矽基底1被鈾刻以形成深度300 nm的溝槽5。 接著移除抗光劑4且20 nm厚的溝槽選擇閘氧化膜6 係由如圖7所示的熱氧化在溝槽5中形成。對產生的矽基 底1，硼係以〇°的植入角度植入以僅在溝槽5的底部形成 雜質擴散層7。藉此，溝槽5的底部的臨界値係提升較溝槽 的側壁高，其提供溝槽的右側壁及左側壁間的電隔離。 接著，如圖8所示，多矽膜8a被沈澱至埋溝槽5的厚 度，例如，300 nm，且由CMP弄平直到曝光氮化膜3的表 面。 接著，如圖9所示，塡在溝槽5的多矽膜8a係加熱地 氧化以形成熱氧化膜9於多矽膜8a的表面且提供選擇閘8 〇 進一步，如圖1 〇所示，移除氮化膜3及氧化膜2的矽 基底1係以800°C經由熱氧化以形成7 nm厚的隧穿氧化膜 10。藉此，大約14 nm厚的氧化膜1 1及熱氧化膜9係分別 建構於多矽膜的側面及頂面。 接著，如圖11所示，多矽膜係沈澱於產生的矽基底1 上，其係使用抗光劑1 3當作遮罩而型樣以形成浮閘（FG ) 12 〇 最後，如圖12所示，厚度上對應於14 nm的ΟΝΟ膜 14在氧化膜轉換及矽化物膜中被沈澱。接著，矽化物膜， ΟΝΟ膜14及浮閘12係相繼地蝕刻成字元線的圖樣。藉此 ，控制閘1 5係以自我校準方式形成且獲得電晶體。 (請先閲讀背面之注意事項再填寫本頁) 一裝- 訂 .Ρ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -20 - 578301 A7 --*_________ B7 五、發明説明（17^~~ ~~ - 實施例5 :製造方法 以如圖6所示相同的方式，溝槽5係形成於砂基底ι 上。 (請先閱讀背面之注意事項再填寫本頁) 在移除抗光劑4後，氧化膜係形成於產生的矽基底1 上其被回蝕以僅在如圖丨3所示的溝槽的表面上留下氧化 膜6a。 接者’如圖14所示，較溝槽底面上的氧化膜6 a薄的 熱氧化膜6b係形成於溝槽的側壁上。 以下的製造步驟係與實施例的一致。 根據此方法，溝槽底面上的氧化膜6 a被形成較於溝槽 的側壁上形成的氧化膜6厚，其增加溝槽底面的臨界値。 而且’溝槽的右側及左側上的通道區域可彼此被電隔離。 經濟部智慧財產局員工消費合作社印製 根據本發明，第一電極係埋在於半導體基底上形成的 溝槽中且經由第一電極構成的選擇電晶體的通道區域而連 接至源極/汲極區域。此消除了直接地連接爲雜質擴散層的 源極/汲極區域及記憶體單元的通道區域的需要。所以，在 記憶體單元的雜質擴散層及浮閘間沒有重疊，其大大地改 進閘長度的縮放性。藉此，提供了大量儲存且低位元成本 的非揮發性半導體記憶體。 進一步，上述的寫入非揮發性半導體記憶體及自非揮 發性半導體記憶體的抹除可藉由FN隧穿電流及通道熱電子 執行。所以，提供了高可靠且可以高速寫入的非揮發性半 導體記憶體。 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210XM7公釐）