JP3124996B2 - 集積回路中に２種の異なるしきい電圧を有するトランジスタを形成する方法 - Google Patents
集積回路中に２種の異なるしきい電圧を有するトランジスタを形成する方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路中に２種の
異なるしきい電圧を有するトランジスタを形成する方法
に関する。
異なるしきい電圧を有するトランジスタを形成する方法
に関する。
【０００２】
【従来の技術】近年、集積回路技術は大幅に成長し、製
造される集積回路素子は軽量化、小型化、及び薄型化さ
れる傾向にある。ＥＥＰＲＯＭはこの傾向にあって新し
い時代を担うメモリとされる。ＥＥＰＲＯＭの最大の優
れた点は、データ消去と書き込みが、１ビットずつ（Ｂ
ｉｔ ｂｙ Ｂｉｔ）の方式で進行できることにある。
フラッシュメモリの構造と電性はＥＥＰＲＯＭと類似し
ているが、ただしそのデータの消去は１ブロックずつ
（Ｂｌｏｃｋ ｂｙ Ｂｌｏｃｋ）の方式で進行されて
時間と製造上のコストを節約している。
造される集積回路素子は軽量化、小型化、及び薄型化さ
れる傾向にある。ＥＥＰＲＯＭはこの傾向にあって新し
い時代を担うメモリとされる。ＥＥＰＲＯＭの最大の優
れた点は、データ消去と書き込みが、１ビットずつ（Ｂ
ｉｔ ｂｙ Ｂｉｔ）の方式で進行できることにある。
フラッシュメモリの構造と電性はＥＥＰＲＯＭと類似し
ているが、ただしそのデータの消去は１ブロックずつ
（Ｂｌｏｃｋ ｂｙ Ｂｌｏｃｋ）の方式で進行されて
時間と製造上のコストを節約している。
【０００３】一つのＥＥＰＲＯＭのメモリユニットは
「１」又は「０」レベルデータを保持する一つのメモリ
トランジスタと、メモリビットを選択する一つのセレク
トトランジスタで構成される。該メモリトランジスタは
一つのフローティングゲートと一つのコントロールゲー
トを有する。これによりフラッシュメモリとＥＥＰＲＯ
Ｍのメモリセルが動作するためには、基板上に二つの異
なるゲート電極を設けることが必要となる。即ちフロー
ティングゲートと、セレクトゲートである。上述のセレ
クトトランジスタは一つのスイッチとされ、ゆえにその
セレクトゲートのしきい電圧は０．５Ｖから０．８Ｖの
間とされるか（ｎ型ＭＯＳトランジスタ）、或いは−
０．８Ｖから−０．５Ｖの間とされる（ｐ型ＭＯＳトラ
ンジスタ）。メモリセルの電流を大きくするためには、
メモリトランジスタのフローティングゲートのしきい電
圧をできるだけ小さくする必要がある。
「１」又は「０」レベルデータを保持する一つのメモリ
トランジスタと、メモリビットを選択する一つのセレク
トトランジスタで構成される。該メモリトランジスタは
一つのフローティングゲートと一つのコントロールゲー
トを有する。これによりフラッシュメモリとＥＥＰＲＯ
Ｍのメモリセルが動作するためには、基板上に二つの異
なるゲート電極を設けることが必要となる。即ちフロー
ティングゲートと、セレクトゲートである。上述のセレ
クトトランジスタは一つのスイッチとされ、ゆえにその
セレクトゲートのしきい電圧は０．５Ｖから０．８Ｖの
間とされるか（ｎ型ＭＯＳトランジスタ）、或いは−
０．８Ｖから−０．５Ｖの間とされる（ｐ型ＭＯＳトラ
ンジスタ）。メモリセルの電流を大きくするためには、
メモリトランジスタのフローティングゲートのしきい電
圧をできるだけ小さくする必要がある。
【０００４】図１には従来の、一回のイオンレイアウト
プロセスと同時に上述のフローティングゲートとセレク
トゲートのしきい電圧調整を完成する工程断面図であ
る。まず、一つの半導体基板１０上に、ゲート酸化膜２
０を形成する。これは図１のＡに示されるとおりであ
る。該ゲート酸化膜２０は通常は熱酸化法で製造し、そ
の厚さは７０から２５０オングストロームの間とする。
その後、一回のしきい電圧調整のイオンレイアウト３０
を進行し、それと同時に第１ゲートと分離ゲート（ｓｐ
ｌｉｔ ｇａｔｅ）下方の半導体基板内に一つのチャネ
ル領域３５を、図１のＢの如く形成する。該しきい電圧
調整のイオンレイアウトステップは、一つのｐ型ＭＯＳ
トランジスタを例に挙げると、通常はｎ型半導体基板内
にｐ型不純物（Ｂ，ＢＦ2 ）を注入し、そのドーズ量は
１Ｅ１２から１Ｅ１４イオン／ｃｍ2の間とされ、電圧
は２０から５０ｋｅＶとする。
プロセスと同時に上述のフローティングゲートとセレク
トゲートのしきい電圧調整を完成する工程断面図であ
る。まず、一つの半導体基板１０上に、ゲート酸化膜２
０を形成する。これは図１のＡに示されるとおりであ
る。該ゲート酸化膜２０は通常は熱酸化法で製造し、そ
の厚さは７０から２５０オングストロームの間とする。
その後、一回のしきい電圧調整のイオンレイアウト３０
を進行し、それと同時に第１ゲートと分離ゲート（ｓｐ
ｌｉｔ ｇａｔｅ）下方の半導体基板内に一つのチャネ
ル領域３５を、図１のＢの如く形成する。該しきい電圧
調整のイオンレイアウトステップは、一つのｐ型ＭＯＳ
トランジスタを例に挙げると、通常はｎ型半導体基板内
にｐ型不純物（Ｂ，ＢＦ2 ）を注入し、そのドーズ量は
１Ｅ１２から１Ｅ１４イオン／ｃｍ2の間とされ、電圧
は２０から５０ｋｅＶとする。
【０００５】続いて、一層の第１導電膜をゲート酸化膜
２０の表面に堆積し、並びにリソグラフィーとエッチン
グステップを進行して第１ゲート電極４０のパターンを
定義する。これは図１のＣに示されるとおりである。該
第１ゲート電極４０は分離ゲートセル中のセレクト／コ
トロールゲート或いは消去ゲート或いはフローティング
ゲートのいずれにも用いられうるが、実際のフラッシュ
ＥＥＰＲＯＭの設計に応じて用途を決定する。上述の第
１導電膜は通常はポリシリコンとし、その厚さは約１０
００から２５００オングストロームとする。その後、上
述の第１ゲート４０の表面にポリシリコン層間酸化膜
（ｉｎｔｅｒｐｏｌｙ ｏｘｉｄｅ）４５を形成する。
これは図２のＡに示されるとおりである。上述のポリシ
リコン層間酸化膜４５は通常は熱酸化法で形成する。最
後に、一層の第２導電層を上述のポリシリコン層間酸化
膜４５の表面に形成し、さらに一回のリソグラフィーと
エッチングステップを進行して分離ゲート５０のパター
ンを定義する。これは図２のＢに示されるとおりであ
る。上述の第１ゲート電極４０と分離ゲート５０の間の
ポリシリコン層間酸化膜４５は、厚さを３００から５０
０オングストロームの間とし、半導体基板１０と第１ゲ
ート電極４０と分離ゲート５０の間の酸化膜２０は、そ
の厚さをほぼ１００オングストロームとする。上述の分
離ゲート５０は分離ゲートセル中のフローティングゲー
トに用いられるか、或いはセレクト／コントロールゲー
ト或いは消去ゲートに用いられうるが、それは実際のフ
ラッシュＥＥＰＲＯＭの設計に応じて決定される。
２０の表面に堆積し、並びにリソグラフィーとエッチン
グステップを進行して第１ゲート電極４０のパターンを
定義する。これは図１のＣに示されるとおりである。該
第１ゲート電極４０は分離ゲートセル中のセレクト／コ
トロールゲート或いは消去ゲート或いはフローティング
ゲートのいずれにも用いられうるが、実際のフラッシュ
ＥＥＰＲＯＭの設計に応じて用途を決定する。上述の第
１導電膜は通常はポリシリコンとし、その厚さは約１０
００から２５００オングストロームとする。その後、上
述の第１ゲート４０の表面にポリシリコン層間酸化膜
（ｉｎｔｅｒｐｏｌｙ ｏｘｉｄｅ）４５を形成する。
これは図２のＡに示されるとおりである。上述のポリシ
リコン層間酸化膜４５は通常は熱酸化法で形成する。最
後に、一層の第２導電層を上述のポリシリコン層間酸化
膜４５の表面に形成し、さらに一回のリソグラフィーと
エッチングステップを進行して分離ゲート５０のパター
ンを定義する。これは図２のＢに示されるとおりであ
る。上述の第１ゲート電極４０と分離ゲート５０の間の
ポリシリコン層間酸化膜４５は、厚さを３００から５０
０オングストロームの間とし、半導体基板１０と第１ゲ
ート電極４０と分離ゲート５０の間の酸化膜２０は、そ
の厚さをほぼ１００オングストロームとする。上述の分
離ゲート５０は分離ゲートセル中のフローティングゲー
トに用いられるか、或いはセレクト／コントロールゲー
ト或いは消去ゲートに用いられうるが、それは実際のフ
ラッシュＥＥＰＲＯＭの設計に応じて決定される。
【０００６】しかし、従来の技術ではただ一回のイオン
レイアウトプロセスと同時に上述のフローティングゲー
トとセレクトゲートのしきい電圧調整を完成するように
してあるため、該フローティングゲートのしきい電圧調
整は該セレクトゲートのしきい電圧調整に合わせる必要
があり、このため、該フローティングゲートのしきい電
圧は下げることができなかった。メモリセルの電流を大
きくして、その読み書き速度を高めるためには該フロー
ティングゲートのしきい電圧を下げることが十分に重要
である。伝統的に用いられているメモリセルの消去能力
向上の方法は、ゲート酸化膜の厚さを減少するか或いは
ゲート結合率（Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｉ
ｏ；ＧＣＲ）を増加することで電子パンチスルー能力を
改善する方法である。いわゆるゲート結合率ＧＣＲの定
義は以下のとおりである。 ＧＣＲ＝Ｃgox ／Ｃtox その中、Ｃgox はゲート酸化膜の電容値 Ｃtox はトンネル酸化膜の電容値 しかし、この２種類の解決方法はいずれも欠点を有して
おり、即ち、ゲート酸化膜の厚さの減少は、素子が不断
に重複して行われる読み書き周期に耐えられるかという
信頼性の問題をもたらし、また、ＧＣＲを増加すること
はセル寸法を増加させて、寸法が重要視されるサブミク
ロン技術世代において、生産コストの増加と、製品の競
争力の低下をもたらす恐れがあった。
レイアウトプロセスと同時に上述のフローティングゲー
トとセレクトゲートのしきい電圧調整を完成するように
してあるため、該フローティングゲートのしきい電圧調
整は該セレクトゲートのしきい電圧調整に合わせる必要
があり、このため、該フローティングゲートのしきい電
圧は下げることができなかった。メモリセルの電流を大
きくして、その読み書き速度を高めるためには該フロー
ティングゲートのしきい電圧を下げることが十分に重要
である。伝統的に用いられているメモリセルの消去能力
向上の方法は、ゲート酸化膜の厚さを減少するか或いは
ゲート結合率（Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｉ
ｏ；ＧＣＲ）を増加することで電子パンチスルー能力を
改善する方法である。いわゆるゲート結合率ＧＣＲの定
義は以下のとおりである。 ＧＣＲ＝Ｃgox ／Ｃtox その中、Ｃgox はゲート酸化膜の電容値 Ｃtox はトンネル酸化膜の電容値 しかし、この２種類の解決方法はいずれも欠点を有して
おり、即ち、ゲート酸化膜の厚さの減少は、素子が不断
に重複して行われる読み書き周期に耐えられるかという
信頼性の問題をもたらし、また、ＧＣＲを増加すること
はセル寸法を増加させて、寸法が重要視されるサブミク
ロン技術世代において、生産コストの増加と、製品の競
争力の低下をもたらす恐れがあった。
【０００７】
【発明が解決しようとする課題】本発明は、一種の集積
回路中に２種の異なるしきい電圧を有するトランジスタ
を形成する方法を提供することを課題としている。
回路中に２種の異なるしきい電圧を有するトランジスタ
を形成する方法を提供することを課題としている。
【０００８】本発明は次に、ＥＥＰＲＯＭ、フラッシュ
メモリ及び他の任意のＩＣメモリに応用可能な、２種の
異なるしきい電圧を有するトランジスタを提供すること
を課題としている。
メモリ及び他の任意のＩＣメモリに応用可能な、２種の
異なるしきい電圧を有するトランジスタを提供すること
を課題としている。
【０００９】
【課題を解決するための手段】請求項１の発明は、以下
のａからｇのステップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上を包括することを特徴とする、集積回路中に２種の
異なるしきい電圧を有するトランジスタを形成する方法
としている。
のａからｇのステップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上を包括することを特徴とする、集積回路中に２種の
異なるしきい電圧を有するトランジスタを形成する方法
としている。
【００１０】請求項２の発明は、前記第１ゲート電極及
び分離ゲートはポリシリコンを含有し、前記半導体基板
はシリコンを含有することを特徴とする、請求項１に記
載の集積回路中に２種の異なるしきい電圧を有するトラ
ンジスタを形成する方法としている。
び分離ゲートはポリシリコンを含有し、前記半導体基板
はシリコンを含有することを特徴とする、請求項１に記
載の集積回路中に２種の異なるしきい電圧を有するトラ
ンジスタを形成する方法としている。
【００１１】請求項３の発明は、前記第１ゲート電極の
厚さが１００から２５００オングストロームとされ、幅
が２．０ミクロンより小さいことを特徴とする、請求項
２に記載の集積回路中に２種の異なるしきい電圧を有す
るトランジスタを形成する方法としている。
厚さが１００から２５００オングストロームとされ、幅
が２．０ミクロンより小さいことを特徴とする、請求項
２に記載の集積回路中に２種の異なるしきい電圧を有す
るトランジスタを形成する方法としている。
【００１２】請求項４の発明は、前記薄い酸化膜の厚さ
が７０から２５０オングストロームとされることを特徴
とする、請求項１に記載の集積回路中に２種の異なるし
きい電圧を有するトランジスタを形成する方法としてい
る。
が７０から２５０オングストロームとされることを特徴
とする、請求項１に記載の集積回路中に２種の異なるし
きい電圧を有するトランジスタを形成する方法としてい
る。
【００１３】請求項５の発明は、前述の第１ゲート電極
と分離ゲートの間を隔てる前記絶縁層の厚さが３００か
ら５００オングストロームとされる、請求項１に記載の
集積回路中に２種の異なるしきい電圧を有するトランジ
スタを形成する方法としている。
と分離ゲートの間を隔てる前記絶縁層の厚さが３００か
ら５００オングストロームとされる、請求項１に記載の
集積回路中に２種の異なるしきい電圧を有するトランジ
スタを形成する方法としている。
【００１４】請求項６の発明は、前述の第１ゲート電極
がフローティングゲートとされる、請求項１に記載の集
積回路中に２種の異なるしきい電圧を有するトランジス
タを形成する方法としている。
がフローティングゲートとされる、請求項１に記載の集
積回路中に２種の異なるしきい電圧を有するトランジス
タを形成する方法としている。
【００１５】請求項７の発明は、前述の分離ゲートがフ
ローティングゲートとされる、請求項１に記載の集積回
路中に２種の異なるしきい電圧を有するトランジスタを
形成する方法としている。
ローティングゲートとされる、請求項１に記載の集積回
路中に２種の異なるしきい電圧を有するトランジスタを
形成する方法としている。
【００１６】請求項８の発明は、前述の第１ｐ型不純物
のドープと第２ｐ型不純物のドープにイオンレイアウト
が利用される、請求項１に記載の集積回路中に２種の異
なるしきい電圧を有するトランジスタを形成する方法と
している。
のドープと第２ｐ型不純物のドープにイオンレイアウト
が利用される、請求項１に記載の集積回路中に２種の異
なるしきい電圧を有するトランジスタを形成する方法と
している。
【００１７】請求項９の発明は、前述の第１ｐ型不純物
のドープにおいて、ドーズ量が１Ｅ１２から１Ｅ１４イ
オン／ｃｍ2 、電圧２０から５０ｋｅＶで注入されるこ
とを特徴とする、請求項８に記載の集積回路中に２種の
異なるしきい電圧を有するトランジスタを形成する方法
としている。
のドープにおいて、ドーズ量が１Ｅ１２から１Ｅ１４イ
オン／ｃｍ2 、電圧２０から５０ｋｅＶで注入されるこ
とを特徴とする、請求項８に記載の集積回路中に２種の
異なるしきい電圧を有するトランジスタを形成する方法
としている。
【００１８】請求項１０の発明は、前述の第２ｐ型不純
物のドープにおいて、ドーズ量が１Ｅ１２から１Ｅ１４
イオン／ｃｍ2 、電圧２０から５０ｋｅＶで注入される
ことを特徴とする、請求項８に記載の集積回路中に２種
の異なるしきい電圧を有するトランジスタを形成する方
法としている。
物のドープにおいて、ドーズ量が１Ｅ１２から１Ｅ１４
イオン／ｃｍ2 、電圧２０から５０ｋｅＶで注入される
ことを特徴とする、請求項８に記載の集積回路中に２種
の異なるしきい電圧を有するトランジスタを形成する方
法としている。
【００１９】請求項１１の発明は、前述の第１ｐ型不純
物及び第２ｐ型不純物が、Ｂ又はＢＦ 2 とされた、請求
項１乃至請求項１０のいずれかに記載の集積回路中に２
種の異なるしきい電圧を有するトランジスタを形成する
方法としている。
物及び第２ｐ型不純物が、Ｂ又はＢＦ 2 とされた、請求
項１乃至請求項１０のいずれかに記載の集積回路中に２
種の異なるしきい電圧を有するトランジスタを形成する
方法としている。
【００２０】請求項１２の発明は、前述の集積回路が分
離ゲートＥＥＰＲＯＭ素子を含むことを特徴とする、請
求項１に記載の集積回路中に２種の異なるしきい電圧を
有するトランジスタを形成する方法としている。
離ゲートＥＥＰＲＯＭ素子を含むことを特徴とする、請
求項１に記載の集積回路中に２種の異なるしきい電圧を
有するトランジスタを形成する方法としている。
【００２１】請求項１３の発明は、前述の分離ゲートＥ
ＥＰＲＯＭがフラッシュＥＥＰＲＯＭとされた、請求項
１２に記載の集積回路中に２種の異なるしきい電圧を有
するトランジスタを形成する方法としている。
ＥＰＲＯＭがフラッシュＥＥＰＲＯＭとされた、請求項
１２に記載の集積回路中に２種の異なるしきい電圧を有
するトランジスタを形成する方法としている。
【００２２】請求項１４の発明は、前述の第１ゲート電
極の厚さが１００オングストロームより小さく、幅が
２．０ミクロンより小さいことを特徴とする、請求項２
に記載の集積回路中に２種の異なるしきい電圧を有する
トランジスタを形成する方法としている。
極の厚さが１００オングストロームより小さく、幅が
２．０ミクロンより小さいことを特徴とする、請求項２
に記載の集積回路中に２種の異なるしきい電圧を有する
トランジスタを形成する方法としている。
【００２３】請求項１５の発明は、前述の薄い酸化膜の
厚さが７０から２５０オングストロームとされた、請求
項１に記載の集積回路中に２種の異なるしきい電圧を有
するトランジスタを形成する方法としている。
厚さが７０から２５０オングストロームとされた、請求
項１に記載の集積回路中に２種の異なるしきい電圧を有
するトランジスタを形成する方法としている。
【００２４】請求項１６の発明は、前述の絶縁層が第１
ゲート電極と分離ゲートを隔てる厚さが３００オングス
トロームより小さいことを特徴とする、請求項３に記載
の集積回路中に２種の異なるしきい電圧を有するトラン
ジスタを形成する方法としている。
ゲート電極と分離ゲートを隔てる厚さが３００オングス
トロームより小さいことを特徴とする、請求項３に記載
の集積回路中に２種の異なるしきい電圧を有するトラン
ジスタを形成する方法としている。
【００２５】請求項１７の発明は、以下のａからｇのス
テップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを経て形成さ
れ、前述の第１ゲート電極がフローティングゲートとさ
れ、 以上の構成からなる集積回路素子としている。
テップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを経て形成さ
れ、前述の第１ゲート電極がフローティングゲートとさ
れ、 以上の構成からなる集積回路素子としている。
【００２６】請求項１８の発明は、以下のａからｇのス
テップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを経て形成さ
れ、 前述の分離ゲートがフローティングゲートとされ、
以上の構成からなる集積回路素子としている。
テップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを経て形成さ
れ、 前述の分離ゲートがフローティングゲートとされ、
以上の構成からなる集積回路素子としている。
【００２７】請求項１９の発明は、セルの消去能力を改
善するＥＥＰＲＯＭの製造方法において、以下のａから
ｇのステップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を、半導体基板内の第１ゲート電極
を形成予定の第１領域と分離ゲートを形成予定の第２領
域とにドープし、この第１ｐ型不純物のドープにより第
１領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを包括し、 第
１しきい電圧と第２しきい電圧の調整はセルの大きさ或
いは前記薄い酸化膜の厚さに係わらずセルの消去能力を
向上するのに用いられることを特徴とする、セルの消去
能力を改善するＥＥＰＲＯＭの製造方法としている。
善するＥＥＰＲＯＭの製造方法において、以下のａから
ｇのステップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を、半導体基板内の第１ゲート電極
を形成予定の第１領域と分離ゲートを形成予定の第２領
域とにドープし、この第１ｐ型不純物のドープにより第
１領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを包括し、 第
１しきい電圧と第２しきい電圧の調整はセルの大きさ或
いは前記薄い酸化膜の厚さに係わらずセルの消去能力を
向上するのに用いられることを特徴とする、セルの消去
能力を改善するＥＥＰＲＯＭの製造方法としている。
【００２８】上述の請求項１乃至請求項１９において、
第１しきい電圧調整と第２しきい電圧調整のための不純
物ドープには同じタイプの不純物であるｐ型不純物が使
用される。
第１しきい電圧調整と第２しきい電圧調整のための不純
物ドープには同じタイプの不純物であるｐ型不純物が使
用される。
【００２９】
【発明の実施の形態】本発明では、一つの半導体基板上
に一つのゲート絶縁膜を形成した後、さらに第１トラン
ジスタ領域と第２トランジスタ領域を定義し、その後、
該第１トランジスタ領域と第２トランジスタ領域に第１
しきい電圧調整イオンレイアウトを進行する。このイオ
ンレイアウトでは半導体基板上にイオン注入によりｎ形
半導体とｐ形半導体を形成する。続いて、該半導体基板
上に一つの酸化膜と一つの第１低抵抗値導電膜を形成す
る。その後、該第１低抵抗値導電膜と該酸化膜それぞれ
に第１トランジスタ領域にあって第１ゲート導電膜と第
１ゲート絶縁膜を定義する。続いて、第２しきい電圧調
整イオンレイアウトを進行する。このとき、上述の第１
トランジスタ領域上方には第１ゲート絶縁膜による阻止
があるため、該第１トランジスタ領域の基板は第２しき
い電圧調整イオンレイアウトによりイオンレイアウトさ
れない。一方、第２トランジスタ領域の基板は第１しき
い電圧調整イオンレイアウトも第２しきい電圧調整イオ
ンレイアウトのいずれでもイオンレイアウトされる。こ
うして形成された第１トランジスタのしきい電圧が第２
トランジスタのしきい電圧と異なるものとなる。続い
て、一つの絶縁膜と一つの第２低抵抗値導電膜を形成す
る。その後、該第２低抵抗値導電膜と該絶縁層それぞれ
に第２トランジスタ領域にあって第２ゲート導電膜と第
２ゲート絶縁膜を定義する。本発明の集積回路中に２種
の異なるしきい電圧を有するトランジスタを形成する方
法は以上をもって完成する。
に一つのゲート絶縁膜を形成した後、さらに第１トラン
ジスタ領域と第２トランジスタ領域を定義し、その後、
該第１トランジスタ領域と第２トランジスタ領域に第１
しきい電圧調整イオンレイアウトを進行する。このイオ
ンレイアウトでは半導体基板上にイオン注入によりｎ形
半導体とｐ形半導体を形成する。続いて、該半導体基板
上に一つの酸化膜と一つの第１低抵抗値導電膜を形成す
る。その後、該第１低抵抗値導電膜と該酸化膜それぞれ
に第１トランジスタ領域にあって第１ゲート導電膜と第
１ゲート絶縁膜を定義する。続いて、第２しきい電圧調
整イオンレイアウトを進行する。このとき、上述の第１
トランジスタ領域上方には第１ゲート絶縁膜による阻止
があるため、該第１トランジスタ領域の基板は第２しき
い電圧調整イオンレイアウトによりイオンレイアウトさ
れない。一方、第２トランジスタ領域の基板は第１しき
い電圧調整イオンレイアウトも第２しきい電圧調整イオ
ンレイアウトのいずれでもイオンレイアウトされる。こ
うして形成された第１トランジスタのしきい電圧が第２
トランジスタのしきい電圧と異なるものとなる。続い
て、一つの絶縁膜と一つの第２低抵抗値導電膜を形成す
る。その後、該第２低抵抗値導電膜と該絶縁層それぞれ
に第２トランジスタ領域にあって第２ゲート導電膜と第
２ゲート絶縁膜を定義する。本発明の集積回路中に２種
の異なるしきい電圧を有するトランジスタを形成する方
法は以上をもって完成する。
【００３０】
【実施例】本発明は、信頼性の問題やセル寸法の増加な
くして、集積回路素子の表現を改善する一種の良好な製
造方式を提供する。この集積回路素子は分離ゲートフラ
ッシュＥＥＰＲＯＭ（ｓｐｌｉｔ ｇａｔｅ ｆｌａｓ
ｈ ＥＥＰＲＯＭ）とされうる。図３から図４は本発明
の工程を示す断面図である。分かりやすいように、図中
にはただ一つのＲＯＭセルのみ表示されているが、この
ほかに未表示の駆動トランジスタ、高圧電源回路、ボン
ディングパッドなどの付属回路領域が含まれている。
くして、集積回路素子の表現を改善する一種の良好な製
造方式を提供する。この集積回路素子は分離ゲートフラ
ッシュＥＥＰＲＯＭ（ｓｐｌｉｔ ｇａｔｅ ｆｌａｓ
ｈ ＥＥＰＲＯＭ）とされうる。図３から図４は本発明
の工程を示す断面図である。分かりやすいように、図中
にはただ一つのＲＯＭセルのみ表示されているが、この
ほかに未表示の駆動トランジスタ、高圧電源回路、ボン
ディングパッドなどの付属回路領域が含まれている。
【００３１】まず、図３中、Ａに示されるように、半導
体基板１００上にゲート酸化膜１２０を形成する。該半
導体基板１００は通常、シリコンウエハーとされ、該ゲ
ート酸化膜１２０は通常は熱酸化法で生成され、その厚
さは７０から２５０オングストロームの間とされるが、
ただし、該ゲート酸化膜１２０はＣＶＤ法で生成可能で
ある。
体基板１００上にゲート酸化膜１２０を形成する。該半
導体基板１００は通常、シリコンウエハーとされ、該ゲ
ート酸化膜１２０は通常は熱酸化法で生成され、その厚
さは７０から２５０オングストロームの間とされるが、
ただし、該ゲート酸化膜１２０はＣＶＤ法で生成可能で
ある。
【００３２】図３中、Ｂに示されるように、第１領域に
第１しきい電圧調整１２５（Ｔｈｒｅｓｈｏｌｄ Ｖｏ
ｌｔａｇｅ Ａｄｊｕｓｔｍｅｎｔ）を進行して一つの
チャネル領域１３０を形成する。該第１領域は第１ゲー
ト電極を形成する予定の部分であり、上述の第１しきい
電圧調整１２５は通常はイオンレイアウト技術を利用し
て達成するが、その他の不純物導入方式も利用可能であ
り、一つのｐ型ＭＯＳトランジスタのチャネルを例にあ
げると、通常は抵抗率（ｒｅｓｉｓｔｉｖｉｔｙ）がほ
ぼ８から１２オーム−ｃｍのｎ型半導体基板１００内に
ｐ型不純物（Ｂ，ＢＦ2 ）を注入する。そのドーズ量は
１Ｅ１２から１Ｅ１４イオン／ｃｍ2 の間とされ、注入
の電圧は２０から５０ｋｅＶとする。
第１しきい電圧調整１２５（Ｔｈｒｅｓｈｏｌｄ Ｖｏ
ｌｔａｇｅ Ａｄｊｕｓｔｍｅｎｔ）を進行して一つの
チャネル領域１３０を形成する。該第１領域は第１ゲー
ト電極を形成する予定の部分であり、上述の第１しきい
電圧調整１２５は通常はイオンレイアウト技術を利用し
て達成するが、その他の不純物導入方式も利用可能であ
り、一つのｐ型ＭＯＳトランジスタのチャネルを例にあ
げると、通常は抵抗率（ｒｅｓｉｓｔｉｖｉｔｙ）がほ
ぼ８から１２オーム−ｃｍのｎ型半導体基板１００内に
ｐ型不純物（Ｂ，ＢＦ2 ）を注入する。そのドーズ量は
１Ｅ１２から１Ｅ１４イオン／ｃｍ2 の間とされ、注入
の電圧は２０から５０ｋｅＶとする。
【００３３】図３中、Ｃに示されるように、第１しきい
電圧調整１２５の後に、一層の第１導電層を上記ゲート
酸化膜１２０の表面に堆積させる。続いて、リソグラフ
ィーとエッチングステップを進行して第１ゲート電極１
４０のパターンを定義し、図３中、Ｃに示される状態と
なす。上述の第１ゲート電極１４０は分離ゲートセル中
のセレクトゲート又はコントロールゲート、或いは消去
ゲート、或いはフローティングゲートのいずれにも使用
可能であるが、実施のフラッシュＥＥＰＲＯＭの設計に
より決定する。上述の第１導電膜は通常はポリシリコン
とされ、その厚さはほぼ１０００から２５００オングス
トロームの間とされ、当然、第１導電膜の抵抗値を下げ
たい場合には、同期ドープ或いは堆積後のドープの方式
で第１導電膜に不純物を導入する。
電圧調整１２５の後に、一層の第１導電層を上記ゲート
酸化膜１２０の表面に堆積させる。続いて、リソグラフ
ィーとエッチングステップを進行して第１ゲート電極１
４０のパターンを定義し、図３中、Ｃに示される状態と
なす。上述の第１ゲート電極１４０は分離ゲートセル中
のセレクトゲート又はコントロールゲート、或いは消去
ゲート、或いはフローティングゲートのいずれにも使用
可能であるが、実施のフラッシュＥＥＰＲＯＭの設計に
より決定する。上述の第１導電膜は通常はポリシリコン
とされ、その厚さはほぼ１０００から２５００オングス
トロームの間とされ、当然、第１導電膜の抵抗値を下げ
たい場合には、同期ドープ或いは堆積後のドープの方式
で第１導電膜に不純物を導入する。
【００３４】図４のＡに示されるように、さらに第２領
域に第２しきい電圧調整１５０を進行する。第１領域内
の第１ゲート電極は実際の需要に応じてホトマスク１６
０を利用して遮蔽する。しかし、付属回路領域に対して
はホトマスクを利用して保護するのが望ましく、それに
より不必要なしきい電圧の改変がもたらされるのを防止
することができる。上述の第２領域は分離ゲートを形成
したい部分であり、該第２しきい電圧調整１５０は通常
はイオンレイアウト技術を利用して進行するが、その他
の不純物導入方式も利用可能であり、ｐ型ＭＯＳトラン
ジスタを例にあげると、通常はｎ型半導体基板１００内
にｐ型不純物（Ｂ，ＢＦ2 ）を注入し、電圧２０から５
０ｋｅＶで、ドーズ量１Ｅ１２から１Ｅ１４イオン／ｃ
ｍ2 で進行し、前述の第１しきい電圧調整と組み合わせ
て、チャネル領域１５５に適当なしきい電圧を獲得させ
ることができる。また、ｎ型ＭＯＳトランジスタを例に
あげると、通常はｐ型半導体基板１００内にｐ型不純物
（Ｂ，ＢＦ2 ）を注入し、そのドーズ量は１Ｅ１２から
１Ｅ１４イオン／ｃｍ2 で、注入の電圧は２０から５０
ｋｅＶとする。
域に第２しきい電圧調整１５０を進行する。第１領域内
の第１ゲート電極は実際の需要に応じてホトマスク１６
０を利用して遮蔽する。しかし、付属回路領域に対して
はホトマスクを利用して保護するのが望ましく、それに
より不必要なしきい電圧の改変がもたらされるのを防止
することができる。上述の第２領域は分離ゲートを形成
したい部分であり、該第２しきい電圧調整１５０は通常
はイオンレイアウト技術を利用して進行するが、その他
の不純物導入方式も利用可能であり、ｐ型ＭＯＳトラン
ジスタを例にあげると、通常はｎ型半導体基板１００内
にｐ型不純物（Ｂ，ＢＦ2 ）を注入し、電圧２０から５
０ｋｅＶで、ドーズ量１Ｅ１２から１Ｅ１４イオン／ｃ
ｍ2 で進行し、前述の第１しきい電圧調整と組み合わせ
て、チャネル領域１５５に適当なしきい電圧を獲得させ
ることができる。また、ｎ型ＭＯＳトランジスタを例に
あげると、通常はｐ型半導体基板１００内にｐ型不純物
（Ｂ，ＢＦ2 ）を注入し、そのドーズ量は１Ｅ１２から
１Ｅ１４イオン／ｃｍ2 で、注入の電圧は２０から５０
ｋｅＶとする。
【００３５】本発明の実施例の製造工程によると、第１
ゲート電極と分離ゲートのしきい電圧調整が、２回のイ
オンレイアウトにより達成され、ｎ型ＭＯＳトランジス
タでは、フローティングゲートのしきい電圧は低いほど
よく、このため実際の設計により第１ゲート電極と分離
ゲートのいずれをフローティングゲートとなすかを決定
する。本発明はゲート電極結合比率（ＧＣＲ）を増加す
ることなく、また、ゲート酸化膜の厚さを減少すること
なくしてセルの消去能力を向上し、弾性的に第１及び第
２しきい電圧を調整するのに用いられ、これによりフロ
ーティングゲートのしきい電圧を非常に小さくしてセル
電流を増加する目的を達成することができる。一般の分
離ゲートフラッシュメモリセルでは、電流チャネルがセ
レクト（或いはコントロール或いは消去）ゲート或いは
フローティングゲートの下にあり、セレクトゲートがセ
ルをオフとするのに用いられ、フローティングゲートの
下でしきい電圧は非常に小さいか或いはマイナスとなり
（ｎ型ＭＯＳセルにおいて）、セル電流を高める目的を
達成できる。ゆえに、フローティングゲートの下のしき
い電圧は本発明の実施例の工程方式を利用することで弾
性的に調整でき、それによりセルの消去能力を高めるこ
とができる。
ゲート電極と分離ゲートのしきい電圧調整が、２回のイ
オンレイアウトにより達成され、ｎ型ＭＯＳトランジス
タでは、フローティングゲートのしきい電圧は低いほど
よく、このため実際の設計により第１ゲート電極と分離
ゲートのいずれをフローティングゲートとなすかを決定
する。本発明はゲート電極結合比率（ＧＣＲ）を増加す
ることなく、また、ゲート酸化膜の厚さを減少すること
なくしてセルの消去能力を向上し、弾性的に第１及び第
２しきい電圧を調整するのに用いられ、これによりフロ
ーティングゲートのしきい電圧を非常に小さくしてセル
電流を増加する目的を達成することができる。一般の分
離ゲートフラッシュメモリセルでは、電流チャネルがセ
レクト（或いはコントロール或いは消去）ゲート或いは
フローティングゲートの下にあり、セレクトゲートがセ
ルをオフとするのに用いられ、フローティングゲートの
下でしきい電圧は非常に小さいか或いはマイナスとなり
（ｎ型ＭＯＳセルにおいて）、セル電流を高める目的を
達成できる。ゆえに、フローティングゲートの下のしき
い電圧は本発明の実施例の工程方式を利用することで弾
性的に調整でき、それによりセルの消去能力を高めるこ
とができる。
【００３６】図４中、Ｂに示されるように、上述の第１
ゲート電極１４０の表面にポリシリコン層間酸化膜１６
５を形成する。該ポリシリコン層間酸化膜１６５は通常
は熱酸化法で生成する。
ゲート電極１４０の表面にポリシリコン層間酸化膜１６
５を形成する。該ポリシリコン層間酸化膜１６５は通常
は熱酸化法で生成する。
【００３７】図４中、Ｃに示されるように、さらに第２
導電膜をポリシリコン層間酸化膜１６５の表面に堆積す
る。続いて、リソグラフィーとエッチングステップを進
行して分離ゲート１７０のパターンを定義する。該分離
ゲート１７０は一部分の第１ゲート電極１４０と一部分
のゲート酸化膜１２０を被覆する。これは図４のＣに示
されるとおりである。上述の第１ゲート電極１４０と分
離ゲート１７０の間のポリシリコン層間酸化膜１６５
は、その厚さが３００から５００オングストロームとさ
れ、半導体基板１００と第１ゲート電極１４０と分離ゲ
ート１７０の間のゲート酸化膜１２０はその厚さが約１
００オングストロームである。当然、第１導電膜の抵抗
値を低くしたければ、同期ドープ或いは堆積後のドープ
の方式により第１導電膜に不純物を導入する。上述の分
離ゲート１７０は分離ゲートセル中のフローティングゲ
ートに用いるか或いはセレクトゲート又はコントロール
ゲート或いは消去ゲートとなし、それは実際にフラッシ
ュＥＥＰＲＯＭの設計により決定する。
導電膜をポリシリコン層間酸化膜１６５の表面に堆積す
る。続いて、リソグラフィーとエッチングステップを進
行して分離ゲート１７０のパターンを定義する。該分離
ゲート１７０は一部分の第１ゲート電極１４０と一部分
のゲート酸化膜１２０を被覆する。これは図４のＣに示
されるとおりである。上述の第１ゲート電極１４０と分
離ゲート１７０の間のポリシリコン層間酸化膜１６５
は、その厚さが３００から５００オングストロームとさ
れ、半導体基板１００と第１ゲート電極１４０と分離ゲ
ート１７０の間のゲート酸化膜１２０はその厚さが約１
００オングストロームである。当然、第１導電膜の抵抗
値を低くしたければ、同期ドープ或いは堆積後のドープ
の方式により第１導電膜に不純物を導入する。上述の分
離ゲート１７０は分離ゲートセル中のフローティングゲ
ートに用いるか或いはセレクトゲート又はコントロール
ゲート或いは消去ゲートとなし、それは実際にフラッシ
ュＥＥＰＲＯＭの設計により決定する。
【００３８】図中には示されていないが、ソース及びド
レインとライトドープソース及びドレイン領域（ＮＬＤ
Ｄ）をその後にイオンレイアウト或いは拡散技術を利用
して形成可能で、ｐ型ＭＯＳトランジスタを例にあげる
と、通常はｎ型半導体基板１００内にｐ型不純物をドー
プして形成し、不純物濃度が１Ｅ１８から１Ｅ２３イオ
ン／ｃｍ3 のソース及びドレインを形成し、またｎ型Ｍ
ＯＳトランジスタを例にあげると、通常はｐ型半導体基
板１００内にｎ型不純物をドープして不純物濃度１Ｅ１
８から１Ｅ２３イオン／ｃｍ3 のソース及びドレインを
形成する。ソースが偏圧３から１２ボルトで消去動作を
執行する時には、フローティングゲートのゲート電極と
され、そのキャリア濃度はほぼ１Ｅ１２から１Ｅ２３イ
オン／ｃｍ3 の間とされる。しきい電圧調整のステップ
進行の前或いは後にはセル間を隔離するフィールド酸化
領域或いは浅溝型隔離領域などの構造を形成する必要が
ある。
レインとライトドープソース及びドレイン領域（ＮＬＤ
Ｄ）をその後にイオンレイアウト或いは拡散技術を利用
して形成可能で、ｐ型ＭＯＳトランジスタを例にあげる
と、通常はｎ型半導体基板１００内にｐ型不純物をドー
プして形成し、不純物濃度が１Ｅ１８から１Ｅ２３イオ
ン／ｃｍ3 のソース及びドレインを形成し、またｎ型Ｍ
ＯＳトランジスタを例にあげると、通常はｐ型半導体基
板１００内にｎ型不純物をドープして不純物濃度１Ｅ１
８から１Ｅ２３イオン／ｃｍ3 のソース及びドレインを
形成する。ソースが偏圧３から１２ボルトで消去動作を
執行する時には、フローティングゲートのゲート電極と
され、そのキャリア濃度はほぼ１Ｅ１２から１Ｅ２３イ
オン／ｃｍ3 の間とされる。しきい電圧調整のステップ
進行の前或いは後にはセル間を隔離するフィールド酸化
領域或いは浅溝型隔離領域などの構造を形成する必要が
ある。
【００３９】さらに、本発明の重点を強調すると、第１
ゲート電極と分離ゲートのしきい電圧が個別に調整さ
れ、分離ゲートフラッシュＥＥＰＲＯＭ（ｓｐｌｉｔ
ｇａｔｅ ｆｌａｓｈ ＥＥＰＲＯＭ）セルの消去能力
が改善される。特に、これらの分離ゲートフラッシュＥ
ＥＰＲＯＭは、セレクト又はコントロールゲートトラン
ジスタ下方のチャネル領域のしきい電圧を制御する時
に、フローティングゲートトランジスタ下方のチャネル
領域のしきい電圧を調整する能力を有する。これによ
り、本発明はセルの大きさやゲート電極の幅を増加する
ことなく、或いは酸化膜の厚さを減少することなく、セ
ル電流を増加させることができ、消去の時間を減少して
セルの消去能力を向上することができる。
ゲート電極と分離ゲートのしきい電圧が個別に調整さ
れ、分離ゲートフラッシュＥＥＰＲＯＭ（ｓｐｌｉｔ
ｇａｔｅ ｆｌａｓｈ ＥＥＰＲＯＭ）セルの消去能力
が改善される。特に、これらの分離ゲートフラッシュＥ
ＥＰＲＯＭは、セレクト又はコントロールゲートトラン
ジスタ下方のチャネル領域のしきい電圧を制御する時
に、フローティングゲートトランジスタ下方のチャネル
領域のしきい電圧を調整する能力を有する。これによ
り、本発明はセルの大きさやゲート電極の幅を増加する
ことなく、或いは酸化膜の厚さを減少することなく、セ
ル電流を増加させることができ、消去の時間を減少して
セルの消去能力を向上することができる。
【００４０】続いて、もう一つの具体的な実施例をあげ
て本発明の工程により形成した分離ゲートフラッシュＥ
ＥＰＲＯＭを説明する。まず、図５を参照されたい。こ
れは非揮発性電気的改変可能な半導体メモリセル２１０
である。この半導体メモリセル２１０は例えばシリコン
の半導体基板２１２を含み、該半導体基板２１２は通常
は抵抗率がほぼ５から５０オーム−ｃｍのｐ型半導体と
される。
て本発明の工程により形成した分離ゲートフラッシュＥ
ＥＰＲＯＭを説明する。まず、図５を参照されたい。こ
れは非揮発性電気的改変可能な半導体メモリセル２１０
である。この半導体メモリセル２１０は例えばシリコン
の半導体基板２１２を含み、該半導体基板２１２は通常
は抵抗率がほぼ５から５０オーム−ｃｍのｐ型半導体と
される。
【００４１】この半導体基板２１２上に一つのソース２
１６とドレイン２１４が定義され、その間にチャネル２
１８がある。該ソース２１６とドレイン２１４及びチャ
ネル２１８の上方には一層の、厚さがほぼ７０から２０
０オングストロームの第１絶縁層２２０が形成されてい
る。該第１絶縁層２２０の上はフローティングゲート２
２２とされ、このフローティングゲート２２２は一部分
のチャネル２１８と一部分のドレイン２１４を被覆す
る。フローティングゲート２２２の材料はポリシリコン
或いは新たに結晶化されたポリシリコンとされる。上述
のフローティングゲート２２２の表面に第２絶縁層２２
５が形成され、この第２絶縁層２２５は直接フローティ
ングゲート２２２の第１領域２２４と、フローティング
ゲート２２２の側面に密着する第２領域２２６とを被覆
する。この第２絶縁層２２５の第１領域２２４（上面２
２４）の材料は酸化シリコン、ニトロ化シリコン、或い
は酸化ニトロ化シリコン等の絶縁物質とされ、その厚さ
はほぼ１０００から３０００オングストロームとされ
る。この第２絶縁層２２５の第２領域２２６（側壁２２
６）の材料は酸化シリコン、ニトロ化シリコン或いは酸
化ニトロ化シリコン等の絶縁物質とされ、その厚さはほ
ぼ１５０から１２００オングストロームとされる。コン
トロールゲート２２９は二つの部分を包括する。第１領
域２２８は直接第２絶縁層２２５の上面２２４を被覆
し、第２領域２３０は第２絶縁層２２５の側面の第２領
域２２６に密着する。このほかコントロールゲート２２
９の第２領域２３０は一部のチャネル２１８領域と一部
のソース２１６を被覆する。
１６とドレイン２１４が定義され、その間にチャネル２
１８がある。該ソース２１６とドレイン２１４及びチャ
ネル２１８の上方には一層の、厚さがほぼ７０から２０
０オングストロームの第１絶縁層２２０が形成されてい
る。該第１絶縁層２２０の上はフローティングゲート２
２２とされ、このフローティングゲート２２２は一部分
のチャネル２１８と一部分のドレイン２１４を被覆す
る。フローティングゲート２２２の材料はポリシリコン
或いは新たに結晶化されたポリシリコンとされる。上述
のフローティングゲート２２２の表面に第２絶縁層２２
５が形成され、この第２絶縁層２２５は直接フローティ
ングゲート２２２の第１領域２２４と、フローティング
ゲート２２２の側面に密着する第２領域２２６とを被覆
する。この第２絶縁層２２５の第１領域２２４（上面２
２４）の材料は酸化シリコン、ニトロ化シリコン、或い
は酸化ニトロ化シリコン等の絶縁物質とされ、その厚さ
はほぼ１０００から３０００オングストロームとされ
る。この第２絶縁層２２５の第２領域２２６（側壁２２
６）の材料は酸化シリコン、ニトロ化シリコン或いは酸
化ニトロ化シリコン等の絶縁物質とされ、その厚さはほ
ぼ１５０から１２００オングストロームとされる。コン
トロールゲート２２９は二つの部分を包括する。第１領
域２２８は直接第２絶縁層２２５の上面２２４を被覆
し、第２領域２３０は第２絶縁層２２５の側面の第２領
域２２６に密着する。このほかコントロールゲート２２
９の第２領域２３０は一部のチャネル２１８領域と一部
のソース２１６を被覆する。
【００４２】この半導体メモリセル２１０の実際寸法
は、使用する工程により決定される。このため図に示さ
れる第１絶縁層２２０、側壁２２６及び上面２２４の寸
法は実際の寸法の大きさではない。通常は、半導体メモ
リセル２１０の実際の寸法は電子が突然の電位下降に感
応して、ソース２１６からフローティングゲート２２２
へと通過できるものとされ、さらに、半導体メモリセル
２１０の実際の寸法は、電荷がＦｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍトンネル現象の規制により、第２絶縁膜２２５
を通過してコントロールゲート２２９の経路に至りフロ
ーティングゲート２２２中より抜け出るように設けられ
る。
は、使用する工程により決定される。このため図に示さ
れる第１絶縁層２２０、側壁２２６及び上面２２４の寸
法は実際の寸法の大きさではない。通常は、半導体メモ
リセル２１０の実際の寸法は電子が突然の電位下降に感
応して、ソース２１６からフローティングゲート２２２
へと通過できるものとされ、さらに、半導体メモリセル
２１０の実際の寸法は、電荷がＦｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍトンネル現象の規制により、第２絶縁膜２２５
を通過してコントロールゲート２２９の経路に至りフロ
ーティングゲート２２２中より抜け出るように設けられ
る。
【００４３】この半導体メモリセル２１０の操作状況は
以下のとおりである。まず、半導体メモリセル２１０を
消去したい時には、ソース２１６とドレイン２１４が同
時に接地し、約１５Ｖの高いプラス電圧がコントロール
ゲート２２９に加えられる。フローティングゲート２２
２中の電荷はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル
現象の規制により第２絶縁層２２５を通過してコントロ
ールゲート２２９に達して、フローティングゲート２２
２のプラス偏圧を形成する。
以下のとおりである。まず、半導体メモリセル２１０を
消去したい時には、ソース２１６とドレイン２１４が同
時に接地し、約１５Ｖの高いプラス電圧がコントロール
ゲート２２９に加えられる。フローティングゲート２２
２中の電荷はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル
現象の規制により第２絶縁層２２５を通過してコントロ
ールゲート２２９に達して、フローティングゲート２２
２のプラス偏圧を形成する。
【００４４】選定された半導体メモリセル２１０をプロ
グラム化したい時には、ソース２１６を接地して、ＭＯ
Ｓしきい電圧（例えば約＋１Ｖ）と近いプラス電圧をド
レイン２１４に加える。ソース２１６に発生する電子は
微弱な反対方向の偏圧のチャネル２１８を流れてドレイ
ン２１４に至る。この電子がコントロールゲート２２９
と側壁２２６の界面に至ると、ほぼドレイン電圧に等し
いピーク電位下降が側壁２２６の両側で見られる。こう
してこれらの電子が温度上昇を加速し、一部分の電子が
第１絶縁層２２０を通過してフローティングゲート２２
２に達する。これらの電子はフローティングゲート２２
２の底の下がもはや高い電位差を受け入れることができ
なくなるまで、持続的にフローティングゲート２２２に
流れ込む。このとき、フローティングゲート２２２中に
溜まった電子或いはマイナス電荷は電子がソース２１６
からフローティングゲート２２２に継続して流入するの
を阻止する。
グラム化したい時には、ソース２１６を接地して、ＭＯ
Ｓしきい電圧（例えば約＋１Ｖ）と近いプラス電圧をド
レイン２１４に加える。ソース２１６に発生する電子は
微弱な反対方向の偏圧のチャネル２１８を流れてドレイ
ン２１４に至る。この電子がコントロールゲート２２９
と側壁２２６の界面に至ると、ほぼドレイン電圧に等し
いピーク電位下降が側壁２２６の両側で見られる。こう
してこれらの電子が温度上昇を加速し、一部分の電子が
第１絶縁層２２０を通過してフローティングゲート２２
２に達する。これらの電子はフローティングゲート２２
２の底の下がもはや高い電位差を受け入れることができ
なくなるまで、持続的にフローティングゲート２２２に
流れ込む。このとき、フローティングゲート２２２中に
溜まった電子或いはマイナス電荷は電子がソース２１６
からフローティングゲート２２２に継続して流入するの
を阻止する。
【００４５】最後に、読み取り状態の時、ソース２１６
は接地し、伝統的なトランジスタの読取り電圧（例えば
＋２Ｖと＋５Ｖ）がそれぞれドレイン２１４とコントロ
ールゲート２２９に加わる。もしフローティングゲート
２２２がプラスの電気を帯びていれば（即ちフローティ
ングゲートが放電状態にある）、直接フローティングゲ
ート２２２の下方に位置するチャネル領域２１８はオン
となり、コントロールゲート２２９が読み取り電位に引
き上げられると、直接第２領域２３０下方に位置するチ
ャネル領域２１８もオンとされる。こうしてチャネル領
域２１８全体がオンとなり、電流がドレイン２１４から
ソース２１６に流れ、こうしてロジック「１」の状態と
なる。
は接地し、伝統的なトランジスタの読取り電圧（例えば
＋２Ｖと＋５Ｖ）がそれぞれドレイン２１４とコントロ
ールゲート２２９に加わる。もしフローティングゲート
２２２がプラスの電気を帯びていれば（即ちフローティ
ングゲートが放電状態にある）、直接フローティングゲ
ート２２２の下方に位置するチャネル領域２１８はオン
となり、コントロールゲート２２９が読み取り電位に引
き上げられると、直接第２領域２３０下方に位置するチ
ャネル領域２１８もオンとされる。こうしてチャネル領
域２１８全体がオンとなり、電流がドレイン２１４から
ソース２１６に流れ、こうしてロジック「１」の状態と
なる。
【００４６】反対に、もしフローティングゲート２２２
がマイナスに帯電すると、フローティングゲート２２２
の下方に位置するチャネル領域２１８は微弱なオン状態
或いは全体がオフ状態とされ、これによりコントロール
ゲート２２９とドレイン２１４が読み取り電位に引き上
げられた時に、直接第２領域２３０下方に位置するチャ
ネル領域２１８の電流の通過は非常に少ないか或いは全
くなくなる。こうしてチャネル領域２１８全体がロジッ
ク「１」の状態と反対となり、即ち極めて小さい電流が
流れるか或いは全く電流が流れない状態となり、半導体
メモリセル２１０がプログラム化されてその部分がロジ
ック「０」の状態となる。
がマイナスに帯電すると、フローティングゲート２２２
の下方に位置するチャネル領域２１８は微弱なオン状態
或いは全体がオフ状態とされ、これによりコントロール
ゲート２２９とドレイン２１４が読み取り電位に引き上
げられた時に、直接第２領域２３０下方に位置するチャ
ネル領域２１８の電流の通過は非常に少ないか或いは全
くなくなる。こうしてチャネル領域２１８全体がロジッ
ク「１」の状態と反対となり、即ち極めて小さい電流が
流れるか或いは全く電流が流れない状態となり、半導体
メモリセル２１０がプログラム化されてその部分がロジ
ック「０」の状態となる。
【００４７】続いて、本発明の第２実施例を挙げて、本
発明の工程を利用したフラッシュメモリの形成について
説明する。まず、図６に示されるように、フラッシュメ
モリセル１０００は一面に平坦な上表面１００３を有す
る半導体基板１００１にあって定義され、一つの井戸領
域１００５も半導体基板１００にあって定義され、上述
の井戸領域１００５は一つのソース１００９と一つのド
レイン１００７を含む。他の実施例ではドレイン１００
７はその他のセルと共有される共同ドレインとされうる
し、また同様に、他の実施例ではこのドレイン１００９
は他のセルと共有する共同ソースとされうる。ソース１
００９とドレイン１００７の間はチャネル領域１０１１
とされる。上述のソースとドレインは通常はイオンレイ
アウト技術で形成されるが、その他の不純物導入技術、
例えばプラズマ浸せき（ｐｌａｓｍａ ｉｍｍｅｒｓｉ
ｏｎ）イオンレイアウト技術も運用可能である。ゲート
絶縁層１０１５とトンネル絶縁層１０１７を含む一層の
絶縁層１０１３が上述のチャネル領域１０１１の上方を
覆うように形成される。この絶縁層１０１３は一般の絶
縁材料、例えば酸化シリコン、ニトロ化シリコン、或い
は酸化ニトロ化シリコンなど絶縁物質で製造される。本
発明の実施例ではゲート絶縁層１０１５とトンネル絶縁
層１０１７は高品質の酸化シリコンで組成され、上述の
トンネル絶縁層１０１７は厚さが非常に均一でピンホー
ルなどの傷を有さず、また何度ものプログラム化と消去
周期に耐えうるものとされる。
発明の工程を利用したフラッシュメモリの形成について
説明する。まず、図６に示されるように、フラッシュメ
モリセル１０００は一面に平坦な上表面１００３を有す
る半導体基板１００１にあって定義され、一つの井戸領
域１００５も半導体基板１００にあって定義され、上述
の井戸領域１００５は一つのソース１００９と一つのド
レイン１００７を含む。他の実施例ではドレイン１００
７はその他のセルと共有される共同ドレインとされうる
し、また同様に、他の実施例ではこのドレイン１００９
は他のセルと共有する共同ソースとされうる。ソース１
００９とドレイン１００７の間はチャネル領域１０１１
とされる。上述のソースとドレインは通常はイオンレイ
アウト技術で形成されるが、その他の不純物導入技術、
例えばプラズマ浸せき（ｐｌａｓｍａ ｉｍｍｅｒｓｉ
ｏｎ）イオンレイアウト技術も運用可能である。ゲート
絶縁層１０１５とトンネル絶縁層１０１７を含む一層の
絶縁層１０１３が上述のチャネル領域１０１１の上方を
覆うように形成される。この絶縁層１０１３は一般の絶
縁材料、例えば酸化シリコン、ニトロ化シリコン、或い
は酸化ニトロ化シリコンなど絶縁物質で製造される。本
発明の実施例ではゲート絶縁層１０１５とトンネル絶縁
層１０１７は高品質の酸化シリコンで組成され、上述の
トンネル絶縁層１０１７は厚さが非常に均一でピンホー
ルなどの傷を有さず、また何度ものプログラム化と消去
周期に耐えうるものとされる。
【００４８】フラッシュメモリセル１０００は、独特の
ゲート構造１０１９を有している。該ゲート構造１０１
９は材質が第１ポリシリコン（ｐｏｌｙ１）のセレクト
ゲート１０２１を含む。第１ポリシリコンは通常はｎ型
不純物をドープしたポリシリコンとされるか或いは同期
ドープのポリシリコンとされ、不純物のドープはイオン
レイアウト或いはＰＯＣｌ3 或いはそれに類する物質を
ポリシリコンに拡散させることでなされるか、或いは該
第１ポリシリコンは先にアモルファスシリコンを形成し
た後に、新たに結晶させたポリシリコンとされうる。一
般的には、アモルファスシリコンは比較的平坦な表面を
有している。上述のセレクトゲートはゲート絶縁層表面
を被覆し並びにドレイン領域上方に延伸され、スペーサ
１０２３と絶縁層１０２５がその後に、上述のセレクト
ゲートの表面に形成される。このスペーサ１０２３と絶
縁層１０２５の作用はセレクトゲートとその他の電性素
子例えばコントロールゲート或いはフローティングゲー
トとを隔離することにあり、該セレクトゲートの下方に
は長さが０．３ミクロン或いはそれ以下から０．７ミク
ロン或いはそれ以下のチャネル領域があり、このほか、
上述のセレクトゲートの厚さは１０００オングストロー
ム或いはそれ以下から３０００オングストローム或いは
それ以下とされる。
ゲート構造１０１９を有している。該ゲート構造１０１
９は材質が第１ポリシリコン（ｐｏｌｙ１）のセレクト
ゲート１０２１を含む。第１ポリシリコンは通常はｎ型
不純物をドープしたポリシリコンとされるか或いは同期
ドープのポリシリコンとされ、不純物のドープはイオン
レイアウト或いはＰＯＣｌ3 或いはそれに類する物質を
ポリシリコンに拡散させることでなされるか、或いは該
第１ポリシリコンは先にアモルファスシリコンを形成し
た後に、新たに結晶させたポリシリコンとされうる。一
般的には、アモルファスシリコンは比較的平坦な表面を
有している。上述のセレクトゲートはゲート絶縁層表面
を被覆し並びにドレイン領域上方に延伸され、スペーサ
１０２３と絶縁層１０２５がその後に、上述のセレクト
ゲートの表面に形成される。このスペーサ１０２３と絶
縁層１０２５の作用はセレクトゲートとその他の電性素
子例えばコントロールゲート或いはフローティングゲー
トとを隔離することにあり、該セレクトゲートの下方に
は長さが０．３ミクロン或いはそれ以下から０．７ミク
ロン或いはそれ以下のチャネル領域があり、このほか、
上述のセレクトゲートの厚さは１０００オングストロー
ム或いはそれ以下から３０００オングストローム或いは
それ以下とされる。
【００４９】このゲート構造１０１９は別に一つの分離
ゲート１０２７を含む。該分離ゲート１０２７は半導体
基板の平坦な上表面１００３と一部のセレクトゲートの
表面を被覆している。そして、上述の分離ゲート１０２
７はセレクトゲートの上の絶縁層１０２５の表面を被覆
し、該分離ゲートは同時に、セレクトゲートの一側のス
ペーサ１０２３の表面も被覆し、該分離ゲートの一辺１
０２９は上向きに延伸されて、もう一辺はトンネル絶縁
層１０１７の表面を被覆し並びにソース領域１００９の
上方に延伸されている。総合すると、上述の分離ゲート
は少なくとも三つの部分を包括し、それは、平坦な上表
面１００３（トンネル絶縁層とソース領域）を被覆する
下端水平領域１０２７Ａと、セレクトゲートのある一側
のスペーサ１０２３の表面を被覆する垂直領域１０２７
Ｂと、セレクトゲートの上表面を被覆する上端水平領域
１０２７Ｃである。即ち、下端水平領域１０２７Ａと、
垂直領域１０２７Ｂと上端水平領域１０２７Ｃとで分離
ゲートが組成されている。
ゲート１０２７を含む。該分離ゲート１０２７は半導体
基板の平坦な上表面１００３と一部のセレクトゲートの
表面を被覆している。そして、上述の分離ゲート１０２
７はセレクトゲートの上の絶縁層１０２５の表面を被覆
し、該分離ゲートは同時に、セレクトゲートの一側のス
ペーサ１０２３の表面も被覆し、該分離ゲートの一辺１
０２９は上向きに延伸されて、もう一辺はトンネル絶縁
層１０１７の表面を被覆し並びにソース領域１００９の
上方に延伸されている。総合すると、上述の分離ゲート
は少なくとも三つの部分を包括し、それは、平坦な上表
面１００３（トンネル絶縁層とソース領域）を被覆する
下端水平領域１０２７Ａと、セレクトゲートのある一側
のスペーサ１０２３の表面を被覆する垂直領域１０２７
Ｂと、セレクトゲートの上表面を被覆する上端水平領域
１０２７Ｃである。即ち、下端水平領域１０２７Ａと、
垂直領域１０２７Ｂと上端水平領域１０２７Ｃとで分離
ゲートが組成されている。
【００５０】上述の分離ゲート１０２７の材料もポリシ
リコンとされうる。ここでは、これを第２ポリシリコン
（ｐｏｌｙ２）と称する。第２ポリシリコンは通常は前
述のｎ型不純物をドープしたポリシリコン或いは同期ド
ープのポリシリコンとされ、ドープの方式はイオンレイ
アウトでリンイオン或いはそれに類する物質を導入する
か或いはＰＯＣｌ3 或いはそれに類する物質をポリシリ
コン中に拡散させる。第２ポリシリコンは或いは先にア
モルファスシリコンを形成した後に、新たに結晶させた
ポリシリコンとされうる。前述したように、一般的に
は、アモルファスシリコンは比較的平坦な表面を有して
いる。
リコンとされうる。ここでは、これを第２ポリシリコン
（ｐｏｌｙ２）と称する。第２ポリシリコンは通常は前
述のｎ型不純物をドープしたポリシリコン或いは同期ド
ープのポリシリコンとされ、ドープの方式はイオンレイ
アウトでリンイオン或いはそれに類する物質を導入する
か或いはＰＯＣｌ3 或いはそれに類する物質をポリシリ
コン中に拡散させる。第２ポリシリコンは或いは先にア
モルファスシリコンを形成した後に、新たに結晶させた
ポリシリコンとされうる。前述したように、一般的に
は、アモルファスシリコンは比較的平坦な表面を有して
いる。
【００５１】その後、絶縁層１０３１を上述のフローテ
ィングゲートの表面に形成する。該絶縁層１０３１は上
述のセレクトゲート上に位置するフローティングゲート
の一側よりもう一側に延伸され、即ち、該絶縁層１０３
１はフローティングゲートの下端水平領域１０２７Ａ
と、垂直領域１０２７Ｂと上端水平領域１０２７Ｃを被
覆する。当然、上述の絶縁層１０３１の選択は、その下
のセレクトゲートとフローティングゲートの寸法と形状
に深く影響を受ける。一般には、この絶縁層１０３１は
通常、ＣＶＤ或いは熱処理で形成した酸化膜／窒化膜／
酸化膜（ＯＮＯ）複層構造とされるが、ただし、酸化膜
或いは窒化膜の単層構造となすことも可能である。上述
の絶縁層の機能はフローティングゲートとコントロール
ゲート１０３３の隔絶である。
ィングゲートの表面に形成する。該絶縁層１０３１は上
述のセレクトゲート上に位置するフローティングゲート
の一側よりもう一側に延伸され、即ち、該絶縁層１０３
１はフローティングゲートの下端水平領域１０２７Ａ
と、垂直領域１０２７Ｂと上端水平領域１０２７Ｃを被
覆する。当然、上述の絶縁層１０３１の選択は、その下
のセレクトゲートとフローティングゲートの寸法と形状
に深く影響を受ける。一般には、この絶縁層１０３１は
通常、ＣＶＤ或いは熱処理で形成した酸化膜／窒化膜／
酸化膜（ＯＮＯ）複層構造とされるが、ただし、酸化膜
或いは窒化膜の単層構造となすことも可能である。上述
の絶縁層の機能はフローティングゲートとコントロール
ゲート１０３３の隔絶である。
【００５２】コントロールゲート１０３３が絶縁層１０
３１の表面に形成され、該絶縁層１０３１が上述のフロ
ーティングゲートとコントロールゲートの間に挟まれ
る。該コントロールゲート１０３３はフローティングゲ
ートの一側１０２９よりもう一側に延伸され、即ち、コ
ントロールゲート１０３３はフローティングゲートの下
端水平領域と、垂直領域と上端水平領域を被覆する。該
コントロールゲート１０３３の材料はポリシリコンとさ
れ、ここではこれを第３ポリシリコン（ｐｏｌｙ３）と
称する。第３ポリシリコンは通常は前述のｎ型不純物を
ドープしたポリシリコン或いは同期ドープのポリシリコ
ンとされ、ドープの方式はイオンレイアウトでリンイオ
ン或いはそれに類する物質を導入するか或いはＰＯＣｌ
3 或いはそれに類する物質をポリシリコン中に拡散させ
る。第３ポリシリコンは或いは先にアモルファスシリコ
ンを形成した後に、新たに結晶させたポリシリコンとさ
れうる。前述したように、一般的には、アモルファスシ
リコンは比較的平坦な表面を有している。
３１の表面に形成され、該絶縁層１０３１が上述のフロ
ーティングゲートとコントロールゲートの間に挟まれ
る。該コントロールゲート１０３３はフローティングゲ
ートの一側１０２９よりもう一側に延伸され、即ち、コ
ントロールゲート１０３３はフローティングゲートの下
端水平領域と、垂直領域と上端水平領域を被覆する。該
コントロールゲート１０３３の材料はポリシリコンとさ
れ、ここではこれを第３ポリシリコン（ｐｏｌｙ３）と
称する。第３ポリシリコンは通常は前述のｎ型不純物を
ドープしたポリシリコン或いは同期ドープのポリシリコ
ンとされ、ドープの方式はイオンレイアウトでリンイオ
ン或いはそれに類する物質を導入するか或いはＰＯＣｌ
3 或いはそれに類する物質をポリシリコン中に拡散させ
る。第３ポリシリコンは或いは先にアモルファスシリコ
ンを形成した後に、新たに結晶させたポリシリコンとさ
れうる。前述したように、一般的には、アモルファスシ
リコンは比較的平坦な表面を有している。
【００５３】最後に、金属コンタクト１０３５が上述の
ドレイン表面に定義され、自然に、セレクトゲート、コ
ントロールゲートとソースの金属コンタクトの形成が必
要となる（図には表示せず）。金属コンタクトの形成方
法については周知の技術の範囲にあるためここでは詳細
な説明を省略する。
ドレイン表面に定義され、自然に、セレクトゲート、コ
ントロールゲートとソースの金属コンタクトの形成が必
要となる（図には表示せず）。金属コンタクトの形成方
法については周知の技術の範囲にあるためここでは詳細
な説明を省略する。
【００５４】以上の構造により、このメモリセルのゲー
ト結合比率（ＧＣＲ）は、フローティングゲート電容効
果が結合するコントロールゲートが、フローティングゲ
ートの電容効果が結合するトンネル酸化膜の面積（Ｃ
1031／Ｃ1017）に対応して増加することにより高まる。
図に示されるように、フローティングゲートとコントロ
ールゲートの結合面は側壁１０２９の縁から上端水平領
域１０２７Ｃを経過して垂直領域１０２７Ｂと一部の下
端水平領域１０２７Ａに延伸され、一方で、フローティ
ングゲートとトンネル酸化膜の結合面は、ただ下端水平
領域１０２７Ａにある。これから本発明のメモリセル構
造のフローティングゲートとコントロールゲートの結合
面は従来の構造に比べ、少なくとも二つの表面の面積が
増加されている。理想的な状況では、本発明のメモリセ
ル構造のゲート結合比率（ＧＣＲ）はほぼ１に近い。し
かし、実際のゲート構造比率（ＧＣＲ）はほぼ０．２か
ら０．８或いは０．２より大きいか０．３より大きい
か、０．５より大きいか、或いは０．８より大きいか、
或いはその他の各種の数値をとる可能性があり、設計の
違いにより異なる値となる。本発明の設計は、フローテ
ィングゲート１０１９とコントロールゲート１０３３の
しきい電圧を別個に制御することでセルの消去能力を改
善する効果を達成しており、セル寸法（即ちゲート構造
比率（ＧＣＲ））をさらに増加する必要はない。
ト結合比率（ＧＣＲ）は、フローティングゲート電容効
果が結合するコントロールゲートが、フローティングゲ
ートの電容効果が結合するトンネル酸化膜の面積（Ｃ
1031／Ｃ1017）に対応して増加することにより高まる。
図に示されるように、フローティングゲートとコントロ
ールゲートの結合面は側壁１０２９の縁から上端水平領
域１０２７Ｃを経過して垂直領域１０２７Ｂと一部の下
端水平領域１０２７Ａに延伸され、一方で、フローティ
ングゲートとトンネル酸化膜の結合面は、ただ下端水平
領域１０２７Ａにある。これから本発明のメモリセル構
造のフローティングゲートとコントロールゲートの結合
面は従来の構造に比べ、少なくとも二つの表面の面積が
増加されている。理想的な状況では、本発明のメモリセ
ル構造のゲート結合比率（ＧＣＲ）はほぼ１に近い。し
かし、実際のゲート構造比率（ＧＣＲ）はほぼ０．２か
ら０．８或いは０．２より大きいか０．３より大きい
か、０．５より大きいか、或いは０．８より大きいか、
或いはその他の各種の数値をとる可能性があり、設計の
違いにより異なる値となる。本発明の設計は、フローテ
ィングゲート１０１９とコントロールゲート１０３３の
しきい電圧を別個に制御することでセルの消去能力を改
善する効果を達成しており、セル寸法（即ちゲート構造
比率（ＧＣＲ））をさらに増加する必要はない。
【００５５】この実施例では、メモリセルが電圧のセレ
クトゲートに加えることでプログラム化と消去の動作を
進行できる。フローティングゲートをプログラム化する
時（即ち電子をフローティングゲートに進入させる時）
には、選定した偏圧をゲート構造とソース及びドレイン
領域に加えると、電子の遷移の経路はソース極から出発
してチャネルを経由してトンネル酸化膜に進入し、さら
にフローティングゲート中に堆積する。反対にフローテ
ィングゲートを消去する（即ち電子をフローティングゲ
ートより追い出す）場合には、選定した偏圧を同様にゲ
ート構造とソース及びドレイン領域に加えると、電子の
遷移の経路はフローティングゲートより出発してトンネ
ル酸化膜を経由した後、チャネルに進入し、最後にドレ
インより流出する。
クトゲートに加えることでプログラム化と消去の動作を
進行できる。フローティングゲートをプログラム化する
時（即ち電子をフローティングゲートに進入させる時）
には、選定した偏圧をゲート構造とソース及びドレイン
領域に加えると、電子の遷移の経路はソース極から出発
してチャネルを経由してトンネル酸化膜に進入し、さら
にフローティングゲート中に堆積する。反対にフローテ
ィングゲートを消去する（即ち電子をフローティングゲ
ートより追い出す）場合には、選定した偏圧を同様にゲ
ート構造とソース及びドレイン領域に加えると、電子の
遷移の経路はフローティングゲートより出発してトンネ
ル酸化膜を経由した後、チャネルに進入し、最後にドレ
インより流出する。
【００５６】本発明のこれらの実施例はただフラッシュ
メモリ素子の実施例にすぎず、具体的な理解のために開
示したのみである。一つのチップには数千から数万のメ
モリ素子が含まれ、現在の製造技術では４Ｍ、１６Ｍ、
６４Ｍ、２５６Ｍそして１Ｇビットのメモリ素子が製造
されており、チャネル領域の長さも０．４ミクロンから
０．２５ミクロン或いはそれ以下となっている。フラッ
シュメモリは直接単一チップを構成しうるほか、マイク
ロプロセッサ、マイクロコンピュータ、ディジタル信号
処理器、特殊用途の集積回路（ＡＳＩＣ）等のマイクロ
電子素子と相互に結合されうる。
メモリ素子の実施例にすぎず、具体的な理解のために開
示したのみである。一つのチップには数千から数万のメ
モリ素子が含まれ、現在の製造技術では４Ｍ、１６Ｍ、
６４Ｍ、２５６Ｍそして１Ｇビットのメモリ素子が製造
されており、チャネル領域の長さも０．４ミクロンから
０．２５ミクロン或いはそれ以下となっている。フラッ
シュメモリは直接単一チップを構成しうるほか、マイク
ロプロセッサ、マイクロコンピュータ、ディジタル信号
処理器、特殊用途の集積回路（ＡＳＩＣ）等のマイクロ
電子素子と相互に結合されうる。
【００５７】本発明は幾つかの実施例を以て説明される
が、本発明の原則と精神は、上述の実施例に掲載された
特殊な工程条件或いは材質に制限されるものではなく、
例えば、ゲートは金属珪化物、金属ポリ珪化物或いはそ
れらの多層構造とされうる。またしきい電圧調整ステッ
プではイオンレイアウトの使用に限られず、その他のド
ープ方式の使用が可能であり、イオンレイアウトはまた
ゲート酸化膜形成の前に進行可能であり、このような可
能な改変は枚挙にいとまなく、このため、本発明の精
神、原則及び範囲に基づく、相関する細かい部分の変化
はいずれも本発明の応用実施例とみて、本発明の範囲を
離脱しないものとする。
が、本発明の原則と精神は、上述の実施例に掲載された
特殊な工程条件或いは材質に制限されるものではなく、
例えば、ゲートは金属珪化物、金属ポリ珪化物或いはそ
れらの多層構造とされうる。またしきい電圧調整ステッ
プではイオンレイアウトの使用に限られず、その他のド
ープ方式の使用が可能であり、イオンレイアウトはまた
ゲート酸化膜形成の前に進行可能であり、このような可
能な改変は枚挙にいとまなく、このため、本発明の精
神、原則及び範囲に基づく、相関する細かい部分の変化
はいずれも本発明の応用実施例とみて、本発明の範囲を
離脱しないものとする。
【００５８】
【発明の効果】本発明によると、第１ゲート電極と分離
ゲートのしきい電圧が個別に調整され、分離ゲートフラ
ッシュＥＥＰＲＯＭ（ｓｐｌｉｔ ｇａｔｅ ｆｌａｓ
ｈ ＥＥＰＲＯＭ）セルの消去能力が改善される。特
に、これらの分離ゲートフラッシュＥＥＰＲＯＭは、セ
レクト又はコントロールゲートトランジスタ下方のチャ
ネル領域のしきい電圧を制御する時に、フローティング
ゲートトランジスタ下方のチャネル領域のしきい電圧を
調整する能力を有する。これにより、本発明はセルの大
きさやゲート電極の幅を増加することなく、或いは酸化
膜の厚さを減少することなく、セル電流を増加させるこ
とができ、消去の時間を減少してセルの消去能力を向上
することができる。
ゲートのしきい電圧が個別に調整され、分離ゲートフラ
ッシュＥＥＰＲＯＭ（ｓｐｌｉｔ ｇａｔｅ ｆｌａｓ
ｈ ＥＥＰＲＯＭ）セルの消去能力が改善される。特
に、これらの分離ゲートフラッシュＥＥＰＲＯＭは、セ
レクト又はコントロールゲートトランジスタ下方のチャ
ネル領域のしきい電圧を制御する時に、フローティング
ゲートトランジスタ下方のチャネル領域のしきい電圧を
調整する能力を有する。これにより、本発明はセルの大
きさやゲート電極の幅を増加することなく、或いは酸化
膜の厚さを減少することなく、セル電流を増加させるこ
とができ、消去の時間を減少してセルの消去能力を向上
することができる。
【図１】従来の一回のイオンレイアウトプロセスと同時
にフローティングゲートとセレクトゲートのしきい電圧
調整を完成する工程を示す断面図である。
にフローティングゲートとセレクトゲートのしきい電圧
調整を完成する工程を示す断面図である。
【図２】従来の一回のイオンレイアウトプロセスと同時
にフローティングゲートとセレクトゲートのしきい電圧
調整を完成する工程の中、図１に続く工程を示す断面図
である。
にフローティングゲートとセレクトゲートのしきい電圧
調整を完成する工程の中、図１に続く工程を示す断面図
である。
【図３】本発明の各実施例中２回のイオンレイアウトプ
ロセスで第１ゲートとセレクトゲートのしきい電圧を別
々に完成する工程を示す断面図である。
ロセスで第１ゲートとセレクトゲートのしきい電圧を別
々に完成する工程を示す断面図である。
【図４】本発明の各実施例中２回のイオンレイアウトプ
ロセスで第１ゲートとセレクトゲートのしきい電圧を別
々に完成する工程の図３に続く工程を示す断面図であ
る。
ロセスで第１ゲートとセレクトゲートのしきい電圧を別
々に完成する工程の図３に続く工程を示す断面図であ
る。
【図５】図３、図４の工程で形成された分離ゲートフラ
ッシュＥＥＰＲＯＭ断面表示図である。
ッシュＥＥＰＲＯＭ断面表示図である。
【図６】図３、図４の工程で形成されたもう一つの分離
ゲートフラッシュＥＥＰＲＯＭ断面表示図である。
ゲートフラッシュＥＥＰＲＯＭ断面表示図である。
１０ 半導体基板 ２０ ゲート酸化膜 ３５ チャネル領域 ４０ 第１ゲート電極 ４５ ポリシリコン層間酸化膜 ５０ 分離ゲート １００ 半導体基板 １２０ ゲート酸化膜 １３０ チャネル領域 １４０ 第１ゲート電極 １５５ チャネル領域 １６５ ポリシリコン間絶縁膜 １７０ 分離ゲート ２１２ 半導体基板 ２１４ ドレイン ２１６ ソース ２１８ チャネル領域 ２２０ 第１絶縁層 ２２２ フローティングゲート ２２４ 第１領域 ２２５ 第２絶縁層 ２２６ 第２領域 ２２９ コントロールゲート １００１ 半導体基板 １００７ ドレイン １００９ ソース １０１１ チャネル領域 １０１５ ゲート酸化膜 １０１７ トンネル酸化膜 １０２１ セレクトゲート １０２５ 絶縁膜 １０２７ 分離フローティングゲート １０３１ ポリシリコン間絶縁膜 １０３３ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (19)
- 【請求項１】 以下のａからｇのステップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上を包括することを特徴とする、集積回路中に２種の
異なるしきい電圧を有するトランジスタを形成する方
法。 - 【請求項２】 前記第１ゲート電極及び分離ゲートはポ
リシリコンを含有し、前記半導体基板はシリコンを含有
することを特徴とする、請求項１に記載の集積回路中に
２種の異なるしきい電圧を有するトランジスタを形成す
る方法。 - 【請求項３】 前記第１ゲート電極の厚さが１００から
２５００オングストロームとされ、幅が２．０ミクロン
より小さいことを特徴とする、請求項２に記載の集積回
路中に２種の異なるしきい電圧を有するトランジスタを
形成する方法。 - 【請求項４】 前記薄い酸化膜の厚さが７０から２５０
オングストロームとされることを特徴とする、請求項１
に記載の集積回路中に２種の異なるしきい電圧を有する
トランジスタを形成する方法。 - 【請求項５】 前述の第１ゲート電極と分離ゲートの間
を隔てる前記絶縁層の厚さが３００から５００オングス
トロームとされる、請求項１に記載の集積回路中に２種
の異なるしきい電圧を有するトランジスタを形成する方
法。 - 【請求項６】 前述の第１ゲート電極がフローティング
ゲートとされる、請求項１に記載の集積回路中に２種の
異なるしきい電圧を有するトランジスタを形成する方
法。 - 【請求項７】 前述の分離ゲートがフローティングゲー
トとされる、請求項１に記載の集積回路中に２種の異な
るしきい電圧を有するトランジスタを形成する方法。 - 【請求項８】 前述の第１ｐ型不純物のドープと第２ｐ
型不純物のドープにイオンレイアウトが利用される、請
求項１に記載の集積回路中に２種の異なるしきい電圧を
有するトランジスタを形成する方法。 - 【請求項９】 前述の第１ｐ型不純物のドープにおい
て、ドーズ量が１Ｅ１２から１Ｅ１４イオン／ｃｍ2 、
電圧２０から５０ｋｅＶで注入されることを特徴とす
る、請求項８に記載の集積回路中に２種の異なるしきい
電圧を有するトランジスタを形成する方法。 - 【請求項１０】 前述の第２ｐ型不純物のドープにおい
て、ドーズ量が１Ｅ１２から１Ｅ１４イオン／ｃｍ2 、
電圧２０から５０ｋｅＶで注入されることを特徴とす
る、請求項８に記載の集積回路中に２種の異なるしきい
電圧を有するトランジスタを形成する方法。 - 【請求項１１】 前述の第１ｐ型不純物及び第２ｐ型不
純物が、Ｂ又はＢＦ 2 とされた、請求項１乃至請求項１
０のいずれかに記載の集積回路中に２種の異なるしきい
電圧を有するトランジスタを形成する方法。 - 【請求項１２】 前述の集積回路が分離ゲートＥＥＰＲ
ＯＭ素子を含むことを特徴とする、請求項１に記載の集
積回路中に２種の異なるしきい電圧を有するトランジス
タを形成する方法。 - 【請求項１３】 前述の分離ゲートＥＥＰＲＯＭがフラ
ッシュＥＥＰＲＯＭとされた、請求項１２に記載の集積
回路中に２種の異なるしきい電圧を有するトランジスタ
を形成する方法。 - 【請求項１４】 前述の第１ゲート電極の厚さが１００
オングストロームより小さく、幅が２．０ミクロンより
小さいことを特徴とする、請求項２に記載の 集積回路中
に２種の異なるしきい電圧を有するトランジスタを形成
する方法。 - 【請求項１５】 前述の薄い酸化膜の厚さが７０から２
５０オングストロームとされた、請求項１に記載の集積
回路中に２種の異なるしきい電圧を有するトランジスタ
を形成する方法。 - 【請求項１６】 前述の絶縁層が第１ゲート電極と分離
ゲートを隔てる厚さが３００オングストロームより小さ
いことを特徴とする、請求項３に記載の集積回路中に２
種の異なるしきい電圧を有するトランジスタを形成する
方法。 - 【請求項１７】 以下のａからｇのステップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープにより第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを経て形成され、前述の第１ゲート電極
がフローティングゲートとされ、 以上の構成からなる集積回路素子。 - 【請求項１８】 以下のａからｇのステップ、即ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を半導体基板内の第１ゲート電極を
形成予定の第１領域と分離ゲートを形成予定の第２領域
とにドープし、この第１ｐ型不純物のドープに より第１
領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを経て形成され、 前述の分離ゲートがフローティングゲートとされ、以上
の構成からなる集積回路素子。 - 【請求項１９】 セルの消去能力を改善するＥＥＰＲＯ
Ｍの製造方法において、以下のａからｇのステップ、即
ち、 ａ．半導体基板を提供するステップ ｂ．薄い酸化膜を半導体基板表面に形成するステップ ｃ．第１ｐ型不純物を、半導体基板内の第１ゲート電極
を形成予定の第１領域と分離ゲートを形成予定の第２領
域とにドープし、この第１ｐ型不純物のドープにより第
１領域の第１しきい電圧調整を行うステップ ｄ．一つの上面と一つの側面を具えた第１ゲート電極を
上述の薄い酸化膜の表面に形成するステップ ｅ．第２ｐ型不純物を半導体基板内の分離ゲートを形成
予定の第２領域のみにドープし、この第２ｐ型不純物の
ドープにより第２領域の第２しきい電圧調整を行うステ
ップ ｆ．絶縁層を第１ゲート電極の上面と側面の上に形成す
るステップ ｇ．分離ゲートを上述の絶縁層の表面に形成し、該分離
ゲートで少なくとも一部の上述の第１ゲート電極と第２
領域を被覆するステップ、 以上のステップを包括し、 第１しきい電圧と第２しきい電圧の調整はセルの大きさ
或いは前記薄い酸化膜 の厚さに係わらずセルの消去能力
を向上するのに用いられることを特徴とする、セルの消
去能力を改善するＥＥＰＲＯＭの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW87102745 | 1998-02-25 | ||
| TW087102745A TW382801B (en) | 1998-02-25 | 1998-02-25 | Method of forming two transistors having different threshold voltage in integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274332A JPH11274332A (ja) | 1999-10-08 |
| JP3124996B2 true JP3124996B2 (ja) | 2001-01-15 |
Family
ID=21629567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10164298A Expired - Fee Related JP3124996B2 (ja) | 1998-02-25 | 1998-05-28 | 集積回路中に２種の異なるしきい電圧を有するトランジスタを形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6194269B1 (ja) |
| JP (1) | JP3124996B2 (ja) |
| TW (1) | TW382801B (ja) |
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