KR100575002B1 - 공통 게이트를 구비하는 상보형 금속 산화물 반도체 박막트랜지스터, 이를 포함하는 논리소자 및 그 트랜지스터의제조 방법 - Google Patents

공통 게이트를 구비하는 상보형 금속 산화물 반도체 박막트랜지스터, 이를 포함하는 논리소자 및 그 트랜지스터의제조 방법 Download PDF

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Abstract

공통 게이트를 구비하는 상보형 금속 산화물 반도체 트랜지스터, 이를 포함하는 논리 소자 및 상기 트랜지스터의 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 베이스 기판 및 상기 베이스 기판 상에 구비된 소정 형태의 실리콘층을 구비하되, 상기 실리콘층에 P-채널 트랜지스터 및 이것과 교차하면서 게이트를 공유하는 N-채널 트랜지스터가 형성되어 있고, 상기 P-채널 및 N-채널 트랜지스터 중 선택된 어느 하나의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층이 형성된 것을 특징으로 하는 CMOS 박막 트랜지스터 및 그 제조 방법을 제공하고, 이를 포함하는 논리소자도 제공한다.

Description

공통 게이트를 구비하는 상보형 금속 산화물 반도체 박막 트랜지스터, 이를 포함하는 논리소자 및 그 트랜지스터의 제조 방법{CMOS thin film transistor comprising common gate, logic device comprising the same and method of manufacturing the same}
도 1은 본 발명의 실시예에 의한 공통 게이트를 구비하는 상보성 금속 산화물 반도체 박막 트랜지스터의 평면도이다.
도 2는 도 1을 2-2'방향으로 절개한 단면도이다.
도 3은 도 1을 3-3'방향으로 절개한 단면도이다.
도 4는 인버터 회로이다.
도 5는 도 1의 CMOS 트랜지스터를 이용하여 도 4의 인버터를 구현한 예를 나타낸 평면도이다.
도 6은 NOR 게이트 회로도이다.
도 7은 도 1의 CMOS 트랜지스터를 이용하여 도 6의 NOR 게이트를 구현한 예를 나타낸 평면도이다.
도 8은 NAND 게이트 회로도이다.
도 9는 1의 CMOS 트랜지스터를 이용하여 도 8의 NAND 게이트를 구현한 예를 나타낸 평면도이다.
도 10 내지 도 18은 도 1의 CMOS 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:반도체 기판 42:산화막
44:실리콘층 46:쇼트키 장벽 유발 물질층
52:게이트 절연막 56:층간 절연층
100, 102:N+ 및 P+ 도전성 불순물 CD:공통 드레인
60, 62, 64, 70, 72, 74, 76:도전성 배선
CT1, CT2:제1 및 제2 CMOS 박막 트랜지스터
G1, G2:제1 및 제2 게이트 G:게이트
NT:NMOS 박막 트랜지스터 PT:PMOS 박막 트랜지스터
NT1, NT2:제1 및 제2 NMOS 박막 트랜지스터
PT1, PT2:제1 및 제2 PMOS 박막 트랜지스터
PS, PS1, PS2, NS, NS1, NS2:소오스
PD, PD1, ND, ND2, PD2:드레인
NC, N1, N11, P1, P2, P11, P22:콘택패드
VGRD:그라운드 전압 h:비어홀
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 공통 게이트를 구비하는 상보성 금속 산화물 반도체 트랜지스터(Complementary Metal Oxide Semiconductor Transistor)(CMOS Tr), 이를 포함하는 논리 소자 및 상기 CMOS Tr의 제조 방법에 관한 것이다.
2. 관련 기술의 설명
CMOS 트랜지스터는 PMOS 트랜지스터와 NMOS 트랜지스터를 한 기판에 구성하여 각각의 단점을 상호 보완하기 위한 것이다. 따라서 CMOS 반도체를 이용하면 구동 전력은 낮으면서 동작 속도는 상대적으로 증가된 반도체 소자를 구현할 수 있다.
CMOS 트랜지스터는 통상 공통 게이트를 사용한다. 곧, PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나를 구동시킬 때, 상기 두 트랜지스터의 게이트 모두에 구동 전압이 인가된다.
그런데 이러한 구동 과정에서 어느 한 트랜지스터, 예컨대 NMOS 트랜지스터가 구동될 때, 오프 상태로 있어야 할 PMOS 트랜지스터가 구동될 수 있는 문제점을 갖고 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, PMOS 트랜지스터와 NMOS 트랜지스터사이의 구동이 연계되는 것 을 방지할 수 있는 CMOS 박막 트랜지스터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 CMOS 박막 트랜지스터를 포함하는 논리소자를 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 CMOS 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 베이스 기판 및 상기 베이스 기판 상에 구비된 소정 형태의 실리콘층을 구비하되, 상기 실리콘층에 P-채널 트랜지스터 및 이것과 교차하면서 게이트를 공유하는 N-채널 트랜지스터가 형성되어 있고, 상기 P-채널 및 N-채널 트랜지스터 중 선택된 어느 하나의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층이 형성된 것을 특징으로 하는 CMOS 박막 트랜지스터를 제공한다.
상기 쇼트키 장벽 유발 물질층은 백금(Pt)층 또는 에르븀(Er)층일 수 있다.
상기 게이트는 백금층 또는 에르븀층일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 P-채널 및 N-채널 트랜지스터로 구성된 CMOS 박막 트랜지스터를 포함하는 인버터에 있어서, 상기 CMOS 박막 트랜지스터는, 베이스 기판 및 상기 베이스 기판 상에 구비된 소정 형태의 실리콘층을 구비하되, 상기 실리콘층에 P-채널 트랜지스터 및 이것과 교차하면서 게이트를 공유하는 N-채널 트랜지스터가 형성되어 있고, 상기 P-채널 및 N-채널 트랜지스터 중 선택된 어느 하나의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층 이 형성된 것을 특징으로 하는 인버터를 제공한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 또한 P-채널 및 N-채널 트랜지스터로 구성된 CMOS 박막 트랜지스터 2개를 포함하는 NOR형 논리소자에 있어서, 상기 CMOS 박막 트랜지스터의 구성이 상기 인버터의 경우와 동일한 것을 특징으로 하는 NOR형 논리소자를 제공한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 또한 P-채널 및 N-채널 트랜지스터로 구성된 CMOS 박막 트랜지스터 2개를 포함하는 NAND형 논리소자에 있어서, 상기 CMOS 박막 트랜지스터가 상기 인버터의 경우와 동일한 것을 특징으로 하는 NAND형 논리소자를 제공한다.
상기 인버터와 NOR 및 NAND형 논리소자에 있어서, 상기 쇼트키 장벽 유발 물질층과 게이트는 백금층 또는 에르븀층일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 베이스 기판 상에 실리콘층을 형성하는 제1 단계, 상기 실리콘층에 P-채널 트랜지스터가 형성될 제1 영역과 상기 제1 영역에 교차하고 N-채널 트랜지스터가 형성될 제2 영역을 한정하는 제2 단계, 상기 실리콘층을 상기 한정된 제1 및 제2 영역으로 패터닝하는 제3 단계, 상기 제1 및 제2 영역에 각각 P-채널 및 N-채널 트랜지스터를 형성하되, 상기 P-채널 트랜지스터와 N-채널 트랜지스터 중 선택된 어느 한 트랜지스터의 소오스 및 드레인 표면에 쇼트키 유발 물질층을 형성하고, 상기 P-채널 및 N-채널 트랜지스터가 교차하는 영역에 공통 게이트를 형성하는 제4 단계를 포함하는 것을 특징으로 하는 CMOS 박막 트랜지스터 형성방법을 제공한다.
이 방법에서 상기 쇼트키 유발 물질층은 백금층 또는 에르븀층으로 형성할 수 있다. 그리고 상기 게이트도 백금층 또는 에르븀층으로 형성할 수 있다.
또한, 상기 쇼트키 유발 물질층을 형성한 후, 그 결과물을 소정의 온도에서 어닐할 수 있다.
이러한 본 발명을 이용하면, CMOS 트랜지스터에서 PMOS 트랜지스터와 NMOS 트랜지스터사이의 구동 연계를 방지할 수 있어, CMOS 소자의 신뢰성을 높일 수 있다. 또한, 하나 혹은 두 개의 소자를 사용하여 논리 소자를 구현할 수 있으므로, 집적도를 높일 수 있다.
이하, 본 발명의 실시예에 의한 공통 게이트를 구비하는 CMOS 박막 트랜지스터(이하, CMOS 트랜지스터)와 이를 포함하는 논리소자와 상기 CMOS 트랜지스터의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 첨부된 각 도면에서 우측도면은 좌측 도면의 우측면도이다.
도 1을 참조하면, 베이스 기판(S1) 상에 P-채널 트랜지스터, 곧 PMOS 트랜지스터(PT)가 구비되어 있고, 이에 직교하는 N-채널 트랜지스터, 곧 NMOS 트랜지스터(NT)가 구비되어 있다. PMOS 트랜지스터(PT)와 NMOS 트랜지스터(NT)가 교차하는 지점에 공통 게이트(G)가 존재한다. PMOS 트랜지스터(PT)와 NMOS 트랜지스터(NT)는 단일체이다. 예컨대, PMOS 트랜지스터(PT)와 NMOS 트랜지스터(NT)는 소정 두께를 갖는 단일 실리콘층에 구비된 것이다.
도 1을 2-2'방향으로 절개한 단면을 보여주는 도 2를 참조하면, 베이스 기판 (S1)은 반도체 기판(40)과 산화막(42)이 순차적으로 적층된 SOI 기판인 것을 알 수 있다. 산화막(42)은 실리콘 산화막일 수 있다. 산화막(42) 상에 실리콘층(44)이 존재한다. 실리콘층(44)은 p형 도전성 불순물이 도핑된 소오스(PS), 드레인(PD)을 구비한다. 소오스(PS)와 드레인(PD)사이에 채널이 형성되어 있다. 소오스(PS), 드레인(PD) 표면에 쇼트키 장벽 유발 물질층(46)이 존재한다. 이 물질층(46)은, 예를 들면 200Å의 두께를 갖는 백금(Pt)층 또는 에르븀(erbium, Er)층일 수 있다. 소오스(PS)와 드레인(PD)사이의 채널 상에 형성된 물질층(46)의 상에 공통 게이트(G)가 존재한다. 공통 게이트(G)는 소정 두께를 갖는, 예컨대 200Å정도의 두께를 갖는 백금층 또는 에르븀층일 수 있다. 소오스(PS)와 드레인(PD)사이의 실리콘층(44) 상에 게이트 절연막(52) 및 게이트(G)가 순차적으로 적층되어 있다. 게이트 절연막(52)은 실리콘 산화막이고, 게이트(G)는 소정 두께의 백금층 또는 에르븀층일 수 있다.
다음, 도 1을 3-3'방향으로 절개한 단면을 보여주는 도 3을 참조하면, 실리콘층(44)의 NMOS 트랜지스터(NT)로 사용되는 부분은 n형 도전성 불순물이 도핑된 소오스(NS) 및 드레인(ND)을 포함하고 있다. 실리콘층(44) 중에서 소오스(NS)와 드레인(DS)사이의 부분은 채널로 사용된다.
이와 같이, PMOS 트랜지스터(PT)의 소오스(PS) 및 드레인(PD)과 채널 상에 쇼트키 장벽 유발 물질층(46)이 구비된 바, 도 1에 도시한 본 발명에 의한 CMOS 트랜지스터에서 양의 전압에 대한 PMOS 트랜지스터(PT)의 문턱 전압은 NMOS 트랜지스터(NT)의 문턱 전압 보다 높아진다. 따라서 본 발명에 의한 CMOS 트랜지스터를 이 용함으로써, NMOS 트랜지스터를 구동시키는 과정에서 PMOS 트랜지스터가 함께 구동되는 종래의 문제점이 해소될 수 있다.
다음에는 도 1에 도시한 본 발명의 CMOS 트랜지스터의 다양한 응용예에 대해 설명한다.
도 4는 한 개의 PMOS 트랜지스터(PT)와 한 개의 NMOM 트랜지스터(NT)로 구성된 인버터 회로를 보여준다. 그리고 도 5는 도 4의 인버터를 도 1에 도시한 본 발명의 CMOS 트랜지스터로 구성한 예를 보여준다.
도 5를 참조하면, PMOS 트랜지스터(PT)의 드레인(PD)에 연결된 콘택 패드(P2)와 NMOS 트랜지스터(NT)의 드레인(ND)에 연결된 콘택 패드(N2)는 도전성 배선(50)으로 연결되어 있다. 도전성 배선(50)은 외부의 센싱 수단에 연결된다. PMOS 트랜지스터(PT)의 소오스(PS)에는 콘택 패드(P1)를 통해 전원 전압(Vdd)이 인가된다. 또한, NMOS 트랜지스터(NT)의 소오스(NS)에 그라운드 전압(VGRD)이 인가된다. 소오스 및 드레인에 쇼트키 장벽 유발 물질이 도핑된 PMOS 트랜지스터(PT)는 쇼트키 장벽을 갖는데, 상기 쇼트키 장벽 유발 물질로 백금(Pt)이 도핑되어 있고, 채널에 p형 도전성 불순물이 도핑되어 있는 경우, PMOS 트랜지스터(PT)의 문턱전압은 0.9V 정도로 높아진다. 따라서 도 5에 도시한 인버터의 공통 게이트(G)에 NMOS 트랜지스터(NT)의 문턱전압(예컨대 0.5V) 보다 높고, PMOS 트랜지스터(PT)의 문턱 전압(0.9V)보다 낮은 소정의 전압(예컨대, 0.7V)이 입력 전압으로 인가되는 경우, NMOS 트랜지스터(NT)는 온(ON) 상태가 되지만, PMOS 트랜지스터(PT)는 오프(OFF) 상태가 된다. 이에 따라 그라운드 전압(VGRD)이 그대로 출력된다.
한편, 공통 게이트(G)에 음의 전압(예컨대, -1V)이 인가되는 경우, NMOS 트랜지스터(NT)는 오프 상태가 되지만, PMOS 트랜지스터(PT)는 온 상태가 된다. 따라서 도 5의 인버터에서 전원전압(Vdd)이 출력된다.
도 6은 NOR 게이트 회로를 보여준다. 도 6을 참조하면, NOR 게이트는 제1 및 제2 PMOS 트랜지스터(PT1, PT2)와 제1 및 제2 NMOS 트랜지스터(NT1, NT2) 구성된다. 도 7은 도 6의 NOR 게이트를 도 1에 도시한 본 발명의 CMOS 두 개로 구성한 예를 보여준다. 도 7에서 참조부호 CT1과 CT2는 본 발명에 의한 제1 및 제2 CMOS 트랜지스터를 나타낸다.
도 7을 참조하면, 제1 CMOS 트랜지스터(CT1)에 포함된 제1 PMOS 트랜지스터(PT1)의 소오스(PS1)에는 콘택 패드(P2)를 통해서 Vdd가 연결된다. 제1 PMOS 트랜지스터(PT1)의 드레인(PD1)에 연결된 콘택패드(P1)와 제2 PMOS 트랜지스터(PT2)의 소오스(PS2)에 연결된 콘택 패드(P11)는 도전성 배선(60)으로 연결되어 있다. 제1 NMOS 트랜지스터(NT1)의 소오스(NS1)에 연결된 콘택 패드(N1)와 제2 NMOS 트랜지스터(NT2)의 소오스(NS2)에 연결된 콘택 패드(N11)에는 그라운드 전압(VGRD)이 인가된다. 제1 NMOS 트랜지스터(NT1)와 제2 NMOS 트랜지스터(NT2)의 공통 드레인(CD)에 연결된 콘택패드(NC)와 제2 PMOS 트랜지스터(PT2)의 드레인(PD2)에 연결된 콘택 패드(P22)는 도전성 배선(64)으로 연결되어 있다. 또한, 제2 PMOS 트랜지스터(PT2)의 드레인(PD2)에 연결된 콘택 패드(P22)는 다른 도전성 배선(62)을 통해 외부 센싱 수단(미도시)에 연결된다.
이와 같은 상태에서 제1 CMOS 트랜지스터(CT1)의 게이트(G1)와 제2 CMOS 트랜지스터(CT2)의 게이트(G2)에 각각 입력 A와 입력 B가 주어지면, 도전성 배선(62)을 통해 출력되는 값은 상기 입력 A, B에 대해 NOR 연산을 만족하는 값이 된다.
도 8은 NAND 게이트 회로를 보여준다. 도 9는 도 1에 도시한 본 발명의 CMOS 트랜지스터 두 개를 이용하여 도 8에 도시한 NAND 게이트 회로를 구성한 예를 보여준다.
도 9를 참조하면, 제1 PMOS 트랜지스터(PT1)의 소오스(PS1)에 연결된 콘택 패드(P2)와 제2 PMOS 트랜지스터(PT2)의 소오스(PS2)에 연결된 콘택 패드(P11)는 도전성 배선(70)으로 연결되어 있다. 도전성 배선(70)을 통해 제1 PMOS 트랜지스터(PT1)의 소오스(PS1) 및 제2 PMOS 트랜지스터(PT2)의 소오스(PS2)에 전원 전압(Vdd)이 인가된다. 제1 NMOS 트랜지스터(NT1)의 소오스(NS1)에 연결된 콘택 패드(N1)에 그라운드 전압(VGRD)이 인가된다. 제1 PMOS 트랜지스터(PT1)의 드레인(PD1)에 연결된 콘택 패드(P1)와 제2 PMOS 트랜지스터(PT2)의 드레인(PD2)에 연결된 콘택패드(P22)는 도전성 배선(72)으로 연결되어 있다. 또한, 제2 PMOS 트랜지스터(PT2)의 드레인(PD2)에 콘택 패드(P22)와 제2 NMOS 트랜지스터(NT2)의 드레인(ND2)에 연결된 콘택 패드(N11)는 도전성 배선(74)으로 연결되어 있다. 제2 NMOS 트랜지스터(NT2)의 드레인(ND2)은 다른 도전성 배선(76)을 통해서 외부 센싱 수단에 연결되어 있다. 이와 같은 상태에서 제1 및 제2 게이트 (G1, G2)에 각각 입력 A, B가 주어지면, 제2 NMOS 트랜지스터(NT2)의 드레인(ND2)에서 출력되는 값은 상기 입력 A, B에 대한 NAND 연산을 만족하는 값이 된다.
다음에는 도 1에 도시한 본 발명의 CMOS 트랜지스터의 제조 방법을 설명한다. 도 10에서 좌측은 도 1을 2-2'방향으로 절개한 단면을, 우측은 3-3'방향으로 절개한 단면을 나타낸다.
도 10을 참조하면, 베이스 기판(S1) 상에 실리콘층(44)을 형성한다. 베이스 기판(S1)은 반도체 기판(40)과 산화막(42)을 순차적으로 적층하여 형성할 수 있다. 이때, 반도체 기판(40)은 500Å정도의 두께를 갖는 N형 또는 P형 실리콘 기판일 수 있다. 산화막(42)은 실리콘 산화막으로 형성할 수 있다. 또한, 실리콘층(44)은, 예를 들면 2,000nm(2㎛)의 두께로 형성할 수 있다. 베이스 기판(S1)은 단일 반도체 기판일 수도 있다.
다음, 전자 빔을 이용하여 실리콘층(44)을 MOS 트랜지스터를 형성하기에 적합하게 소정의 폭(예컨대, 100nm)과 소정의 길이를 갖도록 패터닝한다. 도 11은 상기 패터닝 이후의 실리콘층(44)의 평면을 보여준다.
도 11에서 참조부호 A1과 A2는 각각 PMOS 트랜지스터가 형성될 영역(이하, 제1 영역)과 NMOS 트랜지스터가 형성될 영역(이하, 제2 영역)을 나타낸다. 상기 두 영역은 서로 바뀌어도 무방하다.
도 12 이하, 모든 도면에서 좌측은 도 12를 A-A'방향으로 절개한 단면, 우측은 도 12를 B-B'방향으로 절개한 단면에 대한 것이다.
도 12를 참조하면, 실리콘층(44) 상에 제1 영역(A1)을 덮는 마스크(M1)를 형성한다. 이 상태에서 실리콘층(44)의 전면에 N+ 도전성 불순물(100)을 이온 주입한 다. 이후, 마스크(M1)를 제거한다. 이 결과, 도 13에 도시한 바와 같이, 실리콘층(44)의 제2 영역(A2) 중에서 마스크(M1)로 덮이지 않은 부분에 N+ 도전성 불순물이 주입되어, 실리콘층(44)에 소오스(NS) 및 드레인(ND)이 형성된다.
다음, 도 14를 참조하면, 실리콘층(44) 상에 제2 영역(A2)을 덮는 마스크(M2)를 형성한다. 이후, 실리콘층(44)의 전면에 P+ 도전성 불순물(102)을 이온 주입한다. 그리고 마스크(M2)를 제거한다. 상기 두번째 이온 주입 결과, 도 15에 도시한 바와 같이, 실리콘층(44)의 제1 영역(A1)에 P+ 도전성 불순물이 도핑된 소오스(PS) 및 드레인(PD)이 주어진 간격으로 형성된다. 이후, 소오스(PS) 및 드레인(PD)사이의 실리콘층(44)에 채널 형성을 위한 P+ 도핑을 실시한다.
다음, 도 16에 도시한 바와 같이, 실리콘층(44)의 제2 영역(A2)을 마스크(M3)로 덮는다. 도 11에서 볼 수 있듯이, 제1 및 제2 영역(A1, A2)는 서로 교차하고, 교차하는 부분에서 두 영역은 소정 영역을 공유하게 된다. 이에 따라 마스크(M3)을 형성하는 과정에서 실리콘층(44)의 제1 영역(A1) 중에서 제2 영역(A2)과 공유하는, 후에 게이트가 형성될 영역에도 마스크(M3)로 덮이게 된다. 따라서 마스크(M3)가 형성된 후, 실리콘층(44)의 상부면에서 노출되는 부분은 제1 영역(A1)의 소오스(PS) 및 드레인(PD)뿐이다. 마스크(M3)를 형성한 후, 제1 영역(A1)의 소오스(PS) 및 드레인(PS) 상에 쇼트키 장벽(schottky barrier) 유발 물질층(46)을 형성한다. 쇼트키 장벽 유발 물질층(46)은 소정의 증착 방법, 예를 들면 스퍼터링 방법을 이용하여 쇼트키 장벽을 형성할 수 있는 소정의 물질, 예를 들면 백금(Pt) 또는 에르븀(Er) 등을 소오스(PS) 및 드레인(PD) 표면에 증착시켜 형성되는 백금층 또 는 에르븀층일 수 있다. 이때, 쇼트키 장벽 유발 물질층(46)은 소정 두께, 예컨대 200Å정도의 두께로 형성할 수 있다. 이와 같이, 쇼트키 유발 물질층(46)을 형성한 후, 물질층(46)이 형성된 결과물을 소정의 온도, 예를 들면 500℃에서 소정 시간 동안 어닐한다. 이후, 마스크(M3)를 제거한다. 필요할 경우, 마스크(M3)는 상기 어닐 전에 제거할 수도 있다.
다음, 도 17을 참조하면, 마스크(M3)를 제거한 후, 실리콘층(44)의 제1 및 제2 영역(A1, A2)이 교차하는 영역, 곧 게이트가 형성될 영역 상에 게이트 절연막(52)을 형성한다. 게이트 절연막(52)은 실리콘 산화막으로 형성할 수 있다. 계속해서, 전자 빔을 이용한 사진 식각 공정을 이용하여 베이스 기판(S1) 상에 게이트 절연막(52)이 노출되는 마스크(M4)를 형성한다. 노출된 게이트 절연막(52) 상에 소정의 도전성 물질, 예를 들면 백금 또는 에르븀을 적층하여 게이트(G)를 형성한다. 이때, 게이트(G)는 소정 두께, 예컨대 200Å정도로 형성할 수 있다. 게이트(G)를 형성하는 과정에서 백금이나 에르븀은 스퍼터링 방법으로 적층할 수 있다. 이와 같이 백금 또는 에르븀으로 게이트(G)를 형성한 후에는 베이스 기판(S1)을 소정의 온도, 예를 들면 500℃에서 소정 시간 동안 어닐한다. 어닐 후 혹은 어닐 전에 마스크(M4)를 제거한다. 이렇게 해서, 실리콘층(44)의 제1 영역(A1)에 쇼트키 장벽을 갖는 PMOS 박막 트랜지스터가 형성되고, 제2 영역(A2)에 NMOS 박막 트랜지스터가 형성된다.
상기와 같이 어닐 공정을 실시하고, 마스크(M4)를 제거한 다음, 도 18에 도시한 바와 같이, 베이스 기판(S1) 상에 실리콘층(44)과 그 위에 형성된 적층물을 덮는 층간 절연층(56)을 형성한다. 층간 절연층(56)에 실리콘층(44)의 제1 영역(A1)의 소오스(PS), 드레인(PD), 제2 영역(A2)의 소오스(NS) 및 드레인(ND)이 노출되는 비어홀(h)을 형성한다. 이어서, 층간 절연층(56) 상에 비어홀(h)을 통해서 제1 영역(A1)의 소오스(PS)에 연결되는 콘택패드(P1), 드레인(PD)에 연결되는 콘택 패드(P2), 제2 영역(A2)의 소오스(NS)에 연결되는 콘택 패드(N1), 드레인(ND)에 연결되는 콘택 패드(N2)를 형성한다. 상기 콘택 패드들(P1, P2, N1, N2)은 소정의 금속, 예를 들면 알루미늄을 사용하여 1,000Å의 두께로 형성할 수 있다. 이때, 결과물은 수소 분위기에서 450℃로 어닐할 수 있다.
한편, 게이트(G) 콘택을 위한 콘택패드는 후속 공정에서 이와 별도로 형성할 수 있다.
상기한 설명에서 많은 사항을 구체적으로 기술하였으나, 그러한 기술들은 본발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 베이스 기판(S1)을 SOI 기판 대신 일반 반도체 기판을 사용하고, 상기 일반 반도체 기판에 박막 트랜지스터가 아닌 통상의 트랜지스터를 상술한 본 발명의 기술적 사상에 따라 형성할 수 있을 것이다. 또한, 쇼트키 장벽층 유발 물질층으로써, 백금이나 에르븀 대신 다른 물질을 사용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 PMOS 트랜지스터와 NMOS 트랜지스터를 한 실리콘층에 교차되게 형성하고, 교차되는 영역 상에 공통 게이트를 구비한다. 이에 더해서 PMOS 트랜지스터의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층이 더 구비되어 있다.
이에 따라 PMOS 트랜지스터의 양의 문턱 전압이 NMOS 트랜지스터의 문턱 전압보다 높아져서 NMOS 트랜지스터를 구동시킬 때, PMOS 트랜지스터가 함께 구동되는 것을 방지할 수 있다. 이렇게 해서, 본 발명의 CMOS 트랜지스터 자체의 신뢰성은 물론, 이것이 사용되는 논리소자, 예컨대 NOT 게이트, NOR 게이트 또는 NAND 게이트의 신뢰성 또한 높일 수 있다. 또한, 하나 또는 두 개의 소자를 사용하여 상기한 논리 소자를 구현할 수 있으므로, 집적도를 높일 수 있다.

Claims (16)

  1. 베이스 기판; 및
    상기 베이스 기판 상에 구비된 소정 형태의 실리콘층을 구비하되,
    상기 실리콘층에 P-채널 트랜지스터 및 이것과 교차하면서 게이트를 공유하는 N-채널 트랜지스터가 형성되어 있고,
    상기 P-채널 및 N-채널 트랜지스터 중 선택된 어느 하나의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층이 형성된 것을 특징으로 하는 CMOS 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 쇼트키 장벽 유발 물질층은 백금층 또는 에르븀층인 것을 특징으로 하는 CMOS 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 게이트는 백금층 또는 에르븀층인 것을 특징으로 하는 CMOS 박막 트랜지스터.
  4. P-채널 및 N-채널 트랜지스터로 구성된 CMOS 박막 트랜지스터를 포함하는 인버터에 있어서,
    상기 CMOS 박막 트랜지스터는,
    베이스 기판; 및
    상기 베이스 기판 상에 구비된 소정 형태의 실리콘층을 구비하되,
    상기 실리콘층에 P-채널 트랜지스터 및 이것과 교차하면서 게이트를 공유하는 N-채널 트랜지스터가 형성되어 있고,
    상기 P-채널 및 N-채널 트랜지스터 중 선택된 어느 하나의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층이 형성된 것을 특징으로 하는 인버터.
  5. 제 4 항에 있어서, 상기 쇼트키 장벽 유발 물질층은 백금층 또는 에르븀층인 것을 특징으로 하는 인버터.
  6. 제 4 항에 있어서, 상기 게이트는 백금층 또는 에르븀층인 것을 특징으로 하 는 인버터.
  7. P-채널 및 N-채널 트랜지스터로 구성된 CMOS 박막 트랜지스터 2개를 포함하는 NOR형 논리소자에 있어서,
    상기 CMOS 박막 트랜지스터는,
    베이스 기판; 및
    상기 베이스 기판 상에 구비된 소정 형태의 실리콘층을 구비하되,
    상기 실리콘층에 P-채널 트랜지스터 및 이것과 교차하면서 게이트를 공유하는 N-채널 트랜지스터가 형성되어 있고,
    상기 P-채널 및 N-채널 트랜지스터 중 선택된 어느 하나의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층이 형성된 것을 특징으로 하는 NOR형 논리소자.
  8. 제 7 항에 있어서, 상기 쇼트키 장벽 유발 물질층은 백금층 또는 에르븀층인 것을 특징으로 하는 NOR형 논리소자.
  9. 제 7 항에 있어서, 상기 게이트는 백금층 또는 에르븀층인 것을 특징으로 하는 NOR형 논리소자.
  10. P-채널 및 N-채널 트랜지스터로 구성된 CMOS 박막 트랜지스터 2개를 포함하는 NAND형 논리소자에 있어서,
    상기 CMOS 박막 트랜지스터는,
    베이스 기판; 및
    상기 베이스 기판 상에 구비된 소정 형태의 실리콘층을 구비하되,
    상기 실리콘층에 P-채널 트랜지스터 및 이것과 교차하면서 게이트를 공유하는 N-채널 트랜지스터가 형성되어 있고,
    상기 P-채널 및 N-채널 트랜지스터 중 선택된 어느 하나의 소오스 및 드레인 표면에 쇼트키 장벽 유발 물질층이 형성된 것을 특징으로 하는 NAND형 논리소자.
  11. 제 10 항에 있어서, 상기 쇼트키 장벽 유발 물질층은 백금층 또는 에르븀층인 것을 특징으로 하는 NAND형 논리소자.
  12. 제 10 항에 있어서, 상기 게이트는 백금층 또는 에르븀층인 것을 특징으로 하는 NAND형 논리소자.
  13. 베이스 기판 상에 실리콘층을 형성하는 제1 단계;
    상기 실리콘층에 P-채널 트랜지스터가 형성될 제1 영역과 상기 제1 영역에 교차하고 N-채널 트랜지스터가 형성될 제2 영역을 한정하는 제2 단계;
    상기 실리콘층을 상기 한정된 제1 및 제2 영역으로 패터닝하는 제3 단계;
    상기 제1 및 제2 영역에 각각 P-채널 및 N-채널 트랜지스터를 형성하되,
    상기 P-채널 트랜지스터와 N-채널 트랜지스터 중 선택된 어느 한 트랜지스터 의 소오스 및 드레인 표면에 쇼트키 유발 물질층을 형성하고,
    상기 P-채널 및 N-채널 트랜지스터가 교차하는 영역에 공통 게이트를 형성하는 제4 단계를 포함하는 것을 특징으로 하는 CMOS 박막 트랜지스터 형성방법.
  14. 제 13 항에 있어서, 상기 쇼트키 유발 물질층은 백금층 또는 에르븀층으로 형성하는 것을 특징으로 하는 CMOS 박막 트랜지스터 형성방법.
  15. 제 13 항에 있어서, 상기 게이트는 백금층 또는 에르븀층으로 형성하는 것을 특징으로 하는 CMOS 박막 트랜지스터 형성방법.
  16. 제 13 항에 있어서, 상기 쇼트키 유발 물질층을 형성한 후, 그 결과물을 어닐하는 것을 특징으로 하는 CMOS 박막 트랜지스터 형성방법.
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