JPS6263434A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6263434A JPS6263434A JP21388186A JP21388186A JPS6263434A JP S6263434 A JPS6263434 A JP S6263434A JP 21388186 A JP21388186 A JP 21388186A JP 21388186 A JP21388186 A JP 21388186A JP S6263434 A JPS6263434 A JP S6263434A
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- silicon nitride
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高誘電率絶縁薄膜を使用する半導体装置に関
するものである。
するものである。
シリコン半導体のＭＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｅ
−８ａｉｉｃｏｎｄｕｃｔｏｒ）技術には、従来ゲート
絶縁膜として、界面特性の良好な熱酸化ＳｉＯ□膜が用
いられてきた。しかし、５ｉ０２は誘電率が低いという
欠点を有しているため、高集積ＭＯ８・Ｆ Ｅ Ｔ （
Ｆ １ｅｌｄ −Ｅ ｆｆｅｃｔ、 −Ｔｒａｎｓｉｓ
ｔｏｒ） を構成した場合、小領域で（１）大きな静
電容置がとれない、（２）充分なトランスコンダクタン
スがとれないという欠点を有していた。これに対し、上
記５ｉ０２に代るべき絶縁膜として、近年、誘電率が高
くシリコンとの界面の電気特性が良好であり、かつ不純
物の拡散に対するバリヤー特性のすぐれている窒化シリ
コンを、ゲート絶縁膜として使用する試みが進められて
いる。これは現在まで、シリコンと窒素ガスとの高温窒
化反応で作成する方法が最もすぐれた特性を示すことが
報告されている。
−８ａｉｉｃｏｎｄｕｃｔｏｒ）技術には、従来ゲート
絶縁膜として、界面特性の良好な熱酸化ＳｉＯ□膜が用
いられてきた。しかし、５ｉ０２は誘電率が低いという
欠点を有しているため、高集積ＭＯ８・Ｆ Ｅ Ｔ （
Ｆ １ｅｌｄ −Ｅ ｆｆｅｃｔ、 −Ｔｒａｎｓｉｓ
ｔｏｒ） を構成した場合、小領域で（１）大きな静
電容置がとれない、（２）充分なトランスコンダクタン
スがとれないという欠点を有していた。これに対し、上
記５ｉ０２に代るべき絶縁膜として、近年、誘電率が高
くシリコンとの界面の電気特性が良好であり、かつ不純
物の拡散に対するバリヤー特性のすぐれている窒化シリ
コンを、ゲート絶縁膜として使用する試みが進められて
いる。これは現在まで、シリコンと窒素ガスとの高温窒
化反応で作成する方法が最もすぐれた特性を示すことが
報告されている。
しかし、この方法は（１）１２００℃以上の高温を必要
とする。（２）窒化シリコン膜厚を約１００Å以上にす
ると多結晶化し、均質かつ電気特性の良好な膜が得られ
ない、とい）重大な欠点を有している。
とする。（２）窒化シリコン膜厚を約１００Å以上にす
ると多結晶化し、均質かつ電気特性の良好な膜が得られ
ない、とい）重大な欠点を有している。
本発明の目的は、これらの欠点を除いた半導体装置を提
供することにある。
供することにある。
上記目的は、低温にて窒素、アンモニア、およびこれら
の混合ガスプラズマとシリコンウェハーとを直接反応さ
せることによって、窒化シリコン膜をシリコンウェハー
上に生成させ、該窒化シリコン膜上に、さらに高誘電率
薄膜又は５ｉ０２膜を成長させ、Ｍ Ｉ Ｓ （Ｍｅｔ
ａｌ −Ｉ ｎ５ｕｌａｔｏｒ −８ｅｍｉｃｏｎｄｕ
ｃｔｏｒ）特性の良好な、多層絶縁膜を有する半導体装
置によって達成される。すなわち。
の混合ガスプラズマとシリコンウェハーとを直接反応さ
せることによって、窒化シリコン膜をシリコンウェハー
上に生成させ、該窒化シリコン膜上に、さらに高誘電率
薄膜又は５ｉ０２膜を成長させ、Ｍ Ｉ Ｓ （Ｍｅｔ
ａｌ −Ｉ ｎ５ｕｌａｔｏｒ −８ｅｍｉｃｏｎｄｕ
ｃｔｏｒ）特性の良好な、多層絶縁膜を有する半導体装
置によって達成される。すなわち。
ＭＯＳに代わるＭＩＳトランジスタのゲート絶縁膜やＭ
ＩＳキャパシタ等、単体または集積回路を構成する素子
の絶縁膜を単結晶または多結晶シリコン基板上に構成し
ようとするものである。さらに、高誘電率薄膜を適切に
選択することにより、半導体不揮発性記憶素子を構成す
るものである。
ＩＳキャパシタ等、単体または集積回路を構成する素子
の絶縁膜を単結晶または多結晶シリコン基板上に構成し
ようとするものである。さらに、高誘電率薄膜を適切に
選択することにより、半導体不揮発性記憶素子を構成す
るものである。
以下、本発明を実施例によって詳しく説明する。
実施例１゜
第１図において１石英製反応管１とこれを加熱するサブ
ヒーター２とからなる反応系に、あらかじめ化学的に洗
浄したＳｉウェハー５を試料支持台４とを共に挿入する
。本反応系をソープションポンプ６により排気し、その
後、Ｎ２ガスボンベ８がＮ２ガスを水分と酸素を除去す
るガス純化器１０を通して反応管１に導入する。排気と
窒素ガス導入を数回繰り返し、反応管内を高純度窒素雰
囲気にする。つぎにニードルバルブ７．７′を用い、窒
素流量を１００ｅｅ／ｍｉｒ＋反応管内圧力をａｍｍＨ
ｇに制御する。ガス圧は真空計９によってモニターされ
る。
ヒーター２とからなる反応系に、あらかじめ化学的に洗
浄したＳｉウェハー５を試料支持台４とを共に挿入する
。本反応系をソープションポンプ６により排気し、その
後、Ｎ２ガスボンベ８がＮ２ガスを水分と酸素を除去す
るガス純化器１０を通して反応管１に導入する。排気と
窒素ガス導入を数回繰り返し、反応管内を高純度窒素雰
囲気にする。つぎにニードルバルブ７．７′を用い、窒
素流量を１００ｅｅ／ｍｉｒ＋反応管内圧力をａｍｍＨ
ｇに制御する。ガス圧は真空計９によってモニターされ
る。
プラズマ窒化反応は、反応系をサブヒーター２によって
所定の温度に加熱し、周波数２．４５ＧＨｚのマイクロ
波共振器３によりプラズマを励起し、窒素プラズマＳｉ
を直接反応させるものである。反応温度を１０００℃２
反応時間を１５分。
所定の温度に加熱し、周波数２．４５ＧＨｚのマイクロ
波共振器３によりプラズマを励起し、窒素プラズマＳｉ
を直接反応させるものである。反応温度を１０００℃２
反応時間を１５分。
共振器出力を５０Ｗとした場合、膜厚約２００人の窒化
シリコンを容易に作成できた。膜圧は１反応条件により
、比較的自由に変化させることができる。
シリコンを容易に作成できた。膜圧は１反応条件により
、比較的自由に変化させることができる。
なお、シリコンウェハー５に、窒素プラズマに対し、正
の電圧をバイアスすることによっても。
の電圧をバイアスすることによっても。
窒化反応が促進される。
また、共振器の周波数、出力などは１本実施例に示した
ものに限られるものではない、さらに。
ものに限られるものではない、さらに。
試料の加熱方法も、本方法に限られるものでなく、内熱
法およびプラズマによる直接加熱法なども有効である。
法およびプラズマによる直接加熱法なども有効である。
つぎに反応ガスとして、アンモニアガスを用いた場合、
Ｎ２ガスの場合の１０００℃に対応する反応温度は８０
０℃となり、低温でも窒化シリコン膜が得られる。
Ｎ２ガスの場合の１０００℃に対応する反応温度は８０
０℃となり、低温でも窒化シリコン膜が得られる。
次に本発明の窒化シリコン薄膜を半導体装置に適用した
実施例を第２図に示す。第２図（ａ）は。
実施例を第２図に示す。第２図（ａ）は。
シリコン基板１１上に熱酸化等で厚い５ｉＯｚ膜１２（
厚さ０．５〜１．０μｍ）を形成し、その一部を除去し
てシリコン表面を露出した後、本発明の方法を用いて窒
化シリコン膜１３，１００λを形成する。
厚さ０．５〜１．０μｍ）を形成し、その一部を除去し
てシリコン表面を露出した後、本発明の方法を用いて窒
化シリコン膜１３，１００λを形成する。
次にその上に多結晶シリコン膜の電極１５を形成する。
１４はさらにその上に被着した保護膜である。多結晶シ
リコン電極１５とシリコン基板１１間に窒化シリコン膜
１３を誘電体とするＭＩＳキャパシタが構成できる。
リコン電極１５とシリコン基板１１間に窒化シリコン膜
１３を誘電体とするＭＩＳキャパシタが構成できる。
第２図（ｂ）は（ａ）と同様の方法で窒化シリコン膜１
３をゲート絶縁膜とするＭ Ｉ Ｓ ＦＥＴを構成した
ものである。１６は１１と導電性を異にする不純物を高
濃度に添加したＦＥＴのソースまたはドレーン領域であ
る。
３をゲート絶縁膜とするＭ Ｉ Ｓ ＦＥＴを構成した
ものである。１６は１１と導電性を異にする不純物を高
濃度に添加したＦＥＴのソースまたはドレーン領域であ
る。
第２図（ｃ）は、（ｂ）と同様の方法で作られたＭＩＳ
ＦＥＴにおいて、ゲート電極が２層構造を成し、第１層
（下側）のゲート電極下の絶縁膜はシリコン基板を窒化
した窒化シリコン膜１３からなり第１層ゲート１５と第
２ゲート電極１８間の絶縁膜１７は第１層の多結晶シリ
コン膜１５を窒化した窒化シリコン膜１７からなる。な
お。
ＦＥＴにおいて、ゲート電極が２層構造を成し、第１層
（下側）のゲート電極下の絶縁膜はシリコン基板を窒化
した窒化シリコン膜１３からなり第１層ゲート１５と第
２ゲート電極１８間の絶縁膜１７は第１層の多結晶シリ
コン膜１５を窒化した窒化シリコン膜１７からなる。な
お。
１９はソースおよびドレイン電極である。
上記の素子はいずれも従来のＳｉＯ□膜等を絶縁膜とす
るいわゆるＭＯＳ形の素子に比べて初めに述べた様な利
点を有する。また必要に応じて窒化シリコン膜とＣｖＤ
Ｓ】０２膜等の重ね合わせ膜を用いることができるこ
とは勿論である。
るいわゆるＭＯＳ形の素子に比べて初めに述べた様な利
点を有する。また必要に応じて窒化シリコン膜とＣｖＤ
Ｓ】０２膜等の重ね合わせ膜を用いることができるこ
とは勿論である。
以下の実施例においてこれを示す。
実施例２゜
化学的に充分洗浄したシリコンウェハーを熱窒化し１表
面に約５０人の窒化シリコン膜を成長させる。つづいて
、この窒化シリコン膜上にさらにＣＶＤ法により、窒化
シリコン膜を作成し、該膜厚を約１２００人とする。な
お典型的なＣＶＤ条件の例は、Ｎ２をキャリアーガスと
してＳｊ、Ｈ。
面に約５０人の窒化シリコン膜を成長させる。つづいて
、この窒化シリコン膜上にさらにＣＶＤ法により、窒化
シリコン膜を作成し、該膜厚を約１２００人とする。な
お典型的なＣＶＤ条件の例は、Ｎ２をキャリアーガスと
してＳｊ、Ｈ。
とＮＨ４を１：１００の割合で送り、８００℃の温度で
反応させるものである。
反応させるものである。
この絶縁膜上にＡＮ電極を蒸着し、ＭＩＳダイオードの
静電容量−電圧曲線を測定した結果が第３図である。こ
こに、２１は変調周波数ＩＭＨｚで、２２は１０Ｈｚで
測定したものである。ここに用いたＳｉ基板は、ドーピ
ング濃度５×１Ｏ１５のｎ型である。またこのＭＩＳダ
イオードのＦ １ｘｅｄ −Ｃｈａｒｇｏ −Ｄ ｅｎ
ｓｉｔｙは５Ｘ１０”１．／ｃｄ。
静電容量−電圧曲線を測定した結果が第３図である。こ
こに、２１は変調周波数ＩＭＨｚで、２２は１０Ｈｚで
測定したものである。ここに用いたＳｉ基板は、ドーピ
ング濃度５×１Ｏ１５のｎ型である。またこのＭＩＳダ
イオードのＦ １ｘｅｄ −Ｃｈａｒｇｏ −Ｄ ｅｎ
ｓｉｔｙは５Ｘ１０”１．／ｃｄ。
バンドギャップ中心付近の界面準位密度は３ Ｘ １０
” １ ／ ｄ−ｅ ｖである。このように本発明を
用いれば、窒化シリコンの膜圧を任意に変化させること
ができ、かつ−８ｉとの界面準位密度を５ｉ０２とＳｔ
とのそれと同等程度におさえることができる。全く同様
にして本発明はＰ型のＳｉ基板を用い表面にｎ型反転層
を生成するいわゆるｎチャネルデバイスに適用できるこ
とは勿論である。
” １ ／ ｄ−ｅ ｖである。このように本発明を
用いれば、窒化シリコンの膜圧を任意に変化させること
ができ、かつ−８ｉとの界面準位密度を５ｉ０２とＳｔ
とのそれと同等程度におさえることができる。全く同様
にして本発明はＰ型のＳｉ基板を用い表面にｎ型反転層
を生成するいわゆるｎチャネルデバイスに適用できるこ
とは勿論である。
次に、本発明の窒化シリコン膜を半導体装置に適用した
実施例を第４図（ａ）、（ｂ）に示す。第４図（ａ）は
、シリコン基板３１上に熱酸化等で厚い５ｉ０２膜３２
（厚さ０．５〜１．０μｍ）を形成し、その一部を除去
してシリコン表面を露出した後、本発明の方法を用いて
窒化シリコン膜３３．３４をそれぞれ５０λ、９５０人
形成する。
実施例を第４図（ａ）、（ｂ）に示す。第４図（ａ）は
、シリコン基板３１上に熱酸化等で厚い５ｉ０２膜３２
（厚さ０．５〜１．０μｍ）を形成し、その一部を除去
してシリコン表面を露出した後、本発明の方法を用いて
窒化シリコン膜３３．３４をそれぞれ５０λ、９５０人
形成する。
次にその上に多結晶シリコン膜の電極３６を形成する。
５は、さらにその上に被着した保護膜である。多結晶シ
リコン電極３６とシリコン基板３１間に窒化シリコン膜
３３．３４を誘電体とするＭＩＳシャパシタが構成でき
る。
リコン電極３６とシリコン基板３１間に窒化シリコン膜
３３．３４を誘電体とするＭＩＳシャパシタが構成でき
る。
第４図（ｂ）は、（ａ）と同様の方法で窒化シリコン膜
３３．３４をゲート絶縁膜とするＭＩＳ・ＦＥＴを構成
したものである。３８は３１と導電性を異にする不純物
を高濃度に添加したＦＥＴのソースまたはドレーン領域
である。３７は金属電極である。
３３．３４をゲート絶縁膜とするＭＩＳ・ＦＥＴを構成
したものである。３８は３１と導電性を異にする不純物
を高濃度に添加したＦＥＴのソースまたはドレーン領域
である。３７は金属電極である。
上記の素子はいずれも従来のＳｉＯ２膜等を絶縁膜とす
るいわゆるＭＯＳ形の素子に比べて、はじめに述べた様
な利点を有する。また、第２層のＣＶ Ｄ Ｓ ｌ
３ Ｎ ａ膜は、スパッタリング等によっても作成可能
である。
るいわゆるＭＯＳ形の素子に比べて、はじめに述べた様
な利点を有する。また、第２層のＣＶ Ｄ Ｓ ｌ
３ Ｎ ａ膜は、スパッタリング等によっても作成可能
である。
実施例３゜
本実施例は、 ＭＮＯＳ （Ｍｅｔａｌ−Ｎｉｔｒｉｄ
ｅ −０ｘｉｄｅ−８ｅｉ＋１ｃｏｎｄｕｅｔｏｒ）
、あるいは、強誘電薄膜ゲートＦＥＴと呼ばれる電気的
に書き換え可能な不揮発性メモリーの特性を大幅に改良
することを目的としたものである。すなわち、これら素
子においては、前者では、絶縁体の誘電率が低いため、
後者は強誘電体の抗電場が高いため、書き込みおよび消
去時に例えば２０Ｖ以上の高電圧が必要となるという欠
点を有していた。また後者では。
ｅ −０ｘｉｄｅ−８ｅｉ＋１ｃｏｎｄｕｅｔｏｒ）
、あるいは、強誘電薄膜ゲートＦＥＴと呼ばれる電気的
に書き換え可能な不揮発性メモリーの特性を大幅に改良
することを目的としたものである。すなわち、これら素
子においては、前者では、絶縁体の誘電率が低いため、
後者は強誘電体の抗電場が高いため、書き込みおよび消
去時に例えば２０Ｖ以上の高電圧が必要となるという欠
点を有していた。また後者では。
強誘電体の分極反転速度が遅いため、記憶装置の書き込
み消去時間が長くなるという欠点を有している。
み消去時間が長くなるという欠点を有している。
本実施例は、これらの欠点を除くためになされたもので
、高速、低電圧書き込み、消去を可能とならしめる素子
を提供するものである。
、高速、低電圧書き込み、消去を可能とならしめる素子
を提供するものである。
第５図（ａ）は、本発明の一実施例を示す半導体不揮発
性記憶装置の断面図である。４１はシリコン半導体４２
は拡散もしくはイオン打込み等で作成されたシリコン基
体と導電性を異にする不純物を高濃度に添加したソース
およびドレイン領域、４３はシリコン半導体基体表面に
熱酸化等で形成された５ｉ０２膜（厚さ０．５〜１．０
μｍ）。
性記憶装置の断面図である。４１はシリコン半導体４２
は拡散もしくはイオン打込み等で作成されたシリコン基
体と導電性を異にする不純物を高濃度に添加したソース
およびドレイン領域、４３はシリコン半導体基体表面に
熱酸化等で形成された５ｉ０２膜（厚さ０．５〜１．０
μｍ）。
４４は４３の５ｉ０２の一部を除去してシリコン表面を
露出した後、高温窒化などにより作成した２０〜１００
人厚みのＳｉ３Ｎ、膜である。４５は０．１〜１．０μ
ｍ厚みのチタン酸バリウムをスパッタリングなどで作成
した薄膜、４６はアルミニウムまたはポリシリコンなど
のゲート電極、４７は絶縁保厩膜、４８は引き出し電極
である。
露出した後、高温窒化などにより作成した２０〜１００
人厚みのＳｉ３Ｎ、膜である。４５は０．１〜１．０μ
ｍ厚みのチタン酸バリウムをスパッタリングなどで作成
した薄膜、４６はアルミニウムまたはポリシリコンなど
のゲート電極、４７は絶縁保厩膜、４８は引き出し電極
である。
本発明の主たる特徴は、Ｓｉ３Ｎ４膜とチタン膜バリウ
ムなどの高誘電率誘電体薄膜との二層薄膜を用いること
である。とくにＳ ｉ ３ Ｎ ４膜を用いる理由は以
下の二つである。■Ｓｉとの界面準位密度などの電気特
性を、Ｓｊ、０２とＳｉとの界面特性と同等程度にでき
る。■チタン酸バリウム等の高誘電率誘電体を作成する
際高温での熱処理が必要であるが、Ｓｉ３Ｎ４膜がチタ
ン酸バリウムのＳｉ中への拡散のバリヤーとなる。
ムなどの高誘電率誘電体薄膜との二層薄膜を用いること
である。とくにＳ ｉ ３ Ｎ ４膜を用いる理由は以
下の二つである。■Ｓｉとの界面準位密度などの電気特
性を、Ｓｊ、０２とＳｉとの界面特性と同等程度にでき
る。■チタン酸バリウム等の高誘電率誘電体を作成する
際高温での熱処理が必要であるが、Ｓｉ３Ｎ４膜がチタ
ン酸バリウムのＳｉ中への拡散のバリヤーとなる。
Ｓｉ３Ｎ４の代りに５ｉｎ２Ｌなどを用いれば、相互拡
散によりＳｉとの界面特性が著しく低下する。
散によりＳｉとの界面特性が著しく低下する。
本発明になる素子の動作原理は、１０ｖ以下の低電圧で
書き込み消去ができる点を除き、Ｍ Ｎ ＯＳ型不揮発
性記憶素子と類似である。しかし、低電圧（例えば１０
ｖ程度）で書き込み消去が可能であるということは、半
導体システムから見て大きな利点である。また、本素子
の構成は、従来の強誘電体の分極反転を用いる強誘電体
薄膜ゲート半導体不揮発性記憶素子と著しく異なってい
る。すなわち、分極反転を必要としないため高速書込み
、消去が可能となり、かつ、ゲート絶縁膜の誘電率が高
いため、低電圧書込み消去ができることが著しい特徴で
ある。
書き込み消去ができる点を除き、Ｍ Ｎ ＯＳ型不揮発
性記憶素子と類似である。しかし、低電圧（例えば１０
ｖ程度）で書き込み消去が可能であるということは、半
導体システムから見て大きな利点である。また、本素子
の構成は、従来の強誘電体の分極反転を用いる強誘電体
薄膜ゲート半導体不揮発性記憶素子と著しく異なってい
る。すなわち、分極反転を必要としないため高速書込み
、消去が可能となり、かつ、ゲート絶縁膜の誘電率が高
いため、低電圧書込み消去ができることが著しい特徴で
ある。
第５図（ｂ）は１本発明の他の実施例を示したものであ
る。第５図（ａ）とほとんど同じ構造であるが１本実施
例の場合、チタン酸バリウムとＳｉ３Ｎ４との界面にチ
タンあるいはポリシリコンなどの金属層４９を導入した
。これは、Ｓｉ３Ｎ、とチタン酸バリウムの界面に注入
されるべきキャリヤーのトラップ濃度を高めるためのも
のである。
る。第５図（ａ）とほとんど同じ構造であるが１本実施
例の場合、チタン酸バリウムとＳｉ３Ｎ４との界面にチ
タンあるいはポリシリコンなどの金属層４９を導入した
。これは、Ｓｉ３Ｎ、とチタン酸バリウムの界面に注入
されるべきキャリヤーのトラップ濃度を高めるためのも
のである。
なお、チタン酸バリウムにかわる高誘電率膜としては、
Ｎｂ２０５ ＋ ＴｉＯ２１Ｔａｚ Ｏｓ ＋Ｋ（Ｔａ
Ｎｂ）０３．Ｐｂ（Ｚｒ１Ｔｉ）０３などを挙げること
ができる。
Ｎｂ２０５ ＋ ＴｉＯ２１Ｔａｚ Ｏｓ ＋Ｋ（Ｔａ
Ｎｂ）０３．Ｐｂ（Ｚｒ１Ｔｉ）０３などを挙げること
ができる。
以上説明したごとく本発明によれば、シリコンとの界面
特性の良好な高誘電率絶縁膜を容易に作成することがで
きる。また、これをゲート絶縁膜として使用することに
より、高積集ＭＩＳＦＥＴや、不揮発性記憶装置の諸特
性を著しく改善することができる。
特性の良好な高誘電率絶縁膜を容易に作成することがで
きる。また、これをゲート絶縁膜として使用することに
より、高積集ＭＩＳＦＥＴや、不揮発性記憶装置の諸特
性を著しく改善することができる。
第１図は本発明の実施例において用いた製造装置の概略
図、第２図は本発明の半導体装置の断面図、第３図は本
発明の方法により製造したＭＩＳり゛ ダイオードの静電容量と電圧との関係を示す／ラフ ２、第４図ならびに第５図は本発明の半導体装置の断面
図である。 各図において、５はＳｉウェハー、６はソープションポ
ンプ、８はＮ２ガスボンベ、１１はシリコン基板、１３
は窒化シリコン膜、１５は多結晶シリコン膜、１７は窒
化シリコン膜、３１はシリコン基板５３３および３４は
窒化シリコン膜、４１はシリコン半導体、４４は窒化シ
リコン膜、４５はチタン酸バリウム膜、４６はゲート電
極、４９はチタンもしくは多結晶シリコン等の金属層で
ある。 禎 Ｚ 図 （ｏＬ） （ｂ） （Ｃ） 第 ３ 図 ＄ ４．’７ （”′ （ａ）
図、第２図は本発明の半導体装置の断面図、第３図は本
発明の方法により製造したＭＩＳり゛ ダイオードの静電容量と電圧との関係を示す／ラフ ２、第４図ならびに第５図は本発明の半導体装置の断面
図である。 各図において、５はＳｉウェハー、６はソープションポ
ンプ、８はＮ２ガスボンベ、１１はシリコン基板、１３
は窒化シリコン膜、１５は多結晶シリコン膜、１７は窒
化シリコン膜、３１はシリコン基板５３３および３４は
窒化シリコン膜、４１はシリコン半導体、４４は窒化シ
リコン膜、４５はチタン酸バリウム膜、４６はゲート電
極、４９はチタンもしくは多結晶シリコン等の金属層で
ある。 禎 Ｚ 図 （ｏＬ） （ｂ） （Ｃ） 第 ３ 図 ＄ ４．’７ （”′ （ａ）
Claims (1)
- １、シリコン上に窒化シリコン膜を形成し、その上にさ
らに高誘電率薄膜又はＳｉＯ＿２膜を形成してなる多層
膜を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21388186A JPS6263434A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21388186A JPS6263434A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207179A Division JPS55134937A (en) | 1979-04-09 | 1979-04-09 | Preparation of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6263434A true JPS6263434A (ja) | 1987-03-20 |
Family
ID=16646561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21388186A Pending JPS6263434A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6263434A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199980A (en) * | 1975-02-28 | 1976-09-03 | Fujitsu Ltd | mis gatahandotaisochi |
-
1986
- 1986-09-12 JP JP21388186A patent/JPS6263434A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199980A (en) * | 1975-02-28 | 1976-09-03 | Fujitsu Ltd | mis gatahandotaisochi |
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