KR970006220B1 - 다른 항복전압과 다른 기능을 갖는 블록을 포함하는 모노리식 반도체 ic장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

다른 항복전압과 다른 기능을 갖는 블록을 포함하는 모노리식 반도체 IC장치 및 그 제조방법
제1도는 DRAM 장치의 모식도.
제2도는 DRAM 장치의 구체적 구성예의 일부를 나타낸 단면도.
제3도는 종형 바이폴라 트랜지스터의 단면도.
제4도는 본 발명의 일실시예에 의한 Bi-CMOS DRAM 장치의 모식도.
제5도는 본 발명의 일실시예에 따른 좁혀진 실효베이스쪽의 효과를 설명하기 위한 도면.
제6도는 종형 바이폴라 트랜지스터의 차단주파수와 콜랙터영역의 불순물농도와의 관계를 나타낸 그래프.
제7도는 종형 바이폴라 트랜지스터에 있어서 코렉터영역의 불순물노동의 증대에 따른 실효베이스폭의 감소된 정도를 나타낸 도면.
제 8도 및 제 9도는 본 발명의 일실시예에 의한 Bi-CMOS DRAM 장치의 부분 단면도.
제10a도 및 제10b도는 본 발명의 일실시예에 의한 이온 주입을 설명하기 위한 도면.
재11a도 및 제11b도는 주입된 불순물이온의 농도분포를 나타낸 그래프.
제12도는 제10a도 및 제10b도에 나타낸 이온주입을 사용한 Bi-CMOS 장치의 제조를 설명하기 위한 도면.
제13도는 본 발명의 실시예에 따른 바이폴라 트랜지스터의 불순물농도분포를 나타낸 그래프.
제14도는 P채널 MOS 트랜지스터의 단면도.
제15a도 내지 제15c도는 본 발명의 일실시예에 의한 이온주입을 사용한 반도체기판의 부문 단면도.
재16도는 본 발명의 일실시예에 의한 이온주입과 에피택설성장을 설명하는 반도체기판이 부분 단면도.
제17s도 내지 제17C도는 본 발명의 일실시예에 의한 Bi-CMOS LSI 장치의 제조공정을 설명하는 부분단면도, 제18도는 본 발명이 일실시예에 의한 바이폴라 트랜지스터와 MOS 트랜지스터의 불순물농도 분포를 나타낸 그래프.
제19도는 본 발명의 일실시예에 의한 바이폴라 트랜지스터의 불순물농도분포를 그린 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
15 : DRAM 장치 입력회로블록 11 : 바이폴라 트랜지스터
16 : 디코더블록 12 : P영 MOS FET
17 : 워드라인구동회로블록 13 : N형 MOS FET
18 : 에모리셀어레이블록 14 : 메모리셀
19 : 센서증폭기블록 20 : 출력회로블록
31 : 필드절연막 32 : 층간절연막
33 : 전극 49 : 소스
50 : 게이트절연막 55,63 : 포토레지스터층
67,64 : Si3N4층 84 : SiO2분리영역
95,85,71 : 에이터층 96,86,72 : 베이스층
97,87,73 : 콜렉터층 173 : 소스/드레인영역
4 : 산화마스크 101,1.1',6 : P형 반도체기판
102,2,7,42 : n+매립층 9,42' : P+매립층
95,8-1,8-2 : n형우물 97,8 : 저농도콜렉터증
10 : P형 우물 712 : 에이터 베이스공핍층
720,720' : 실효베이스영역 723,723' : 베이스 콜렉터공핍층
본 발명은 다수의 바이폴라 트랜지스터를 단일개판상에 형성한 모노리식반도체 IC 장치에 관한 것이며, 또한 단일 기판상에 바이폴라 트랜지스터와 MOS 트랜지스터를 형성한 모노리석 반도체 IC에 관한 것이다.
종래 Bi-CMOS LSI 장치(바이폴라 트랜지스터와 상보형 MOS전계효과트랜지스터를 포함하는 대규모 집적 회로장치)를 구성하는 바이폴라트랜스터의 성능(차다누파수 fr및 항복전압)은 LSI칩 전체에 대해 동일하였다. 그래서 그 성능은 가장 높은 항복전압을 필요로 하는 트랜지스터에 의해 규정된다. 트랜지스터의 항복전압과 차단주파수는 상호 관련된 요소이다.
Bi-CMOS LSI 장치이외의 바이폴라 트랜지스터를 포함하는 IC 장치에 있어서 에피택셜층을 부분적으로 다르게 하여 동작속도(차단주파수)와 항복전압이 다른 바이폴라 트랜지스터 회로를 구성하는 기술은 특게소 JP-A-57-157539에 기재되어 있는 바와 같다. 이 경우 메모리부를 이루는 논리회로를 구성하는 바이폴라 트랜지스터와 출력선형회로를 구성하는 바이폴라 트랜지스터와의 사이에 항복전압을 다르게 하여 논리회로를 구성하는 바이폴라 트랜지스터의 항복전압은 전체에 대해 동일하였다.
모노리식 반도체 IC 장치에서 바이폴라 트랜지스터에 대해 필요로 하는 항복전압을 그 바이폴라 트랜지스터가 어던 부분 또는 어떤 기능을 수행하는 블록을 구성하는 가에 따라서 다르다. 예를들면, DRAM 장치를 구성하는 모노리석 반도체 IC 장치는 제1도에 모식적으로 나타낸 바와 같이 배치된 블록을 포함하는 Bi-CMOS LSI 장치이다. 즉, DRAM 장치 입력회로 블록(15), 디코더블록(16), 워드라인 구동회로블록(17), 메모리셀 에레이블록(18), 센서증폭기블록(19), 출력회로블록(20)을 포함한다.
상기와 같이 구성된 DRAM 장치에 있어서 입력회로 블록(15)과 출력회로블록(20)은 동작속도의 향상을 위하여 소신호영역(예를들면 약 1V의 크기 또는 그 이하인 전압신호)에서 동작하는 바이폴라 트랜지스터만으로 형성된다. 디코더블록(16), 워드라인 구동블록(17), 메모리블록(18)은 소비전력의 저감, 접적도의 향상을 위하여 CMOS 트랜지스터를 포함하는 회로구조를 갖는다. 그러나 여기서 디코더블록(16)과 워드라인 구동블록(17)은 다수의 메모리셀을 고속으로 구동할 필요가 있으므로 대신호영역(예를들면 장치의 공급 전압의 약 0.8 내지 1.2배에 상응하는 크기를 갖는 전압신호)에서 동작하는 바이폴라 트랜지스터도 포함한다. 센서증폭기 블록(19) 또한 대신호영역에서 동작하는 바이폴라 트랜지스터를 포함한다.
이하에 상기한 구성을 갖는 DRAM 장치의 구체적구조를 제2도를 참조하여 설명한다.
도면에서 11은 바이폴라 트랜지스터, 12는 P형 MOS FET(이하, PMOS), 13은 N형 MOS FET(이하, NMOS). 14는 메모리셀을 각각 표시한다.
상기 바이폴라 트랜지스터(11)는 특히 메모리의 입출력회로를 구성하는 트랜지스터로서, 소신호영역에서 동작한다(즉, 소진폭신호를 취급한다). PMOS(12)와 NMOS(13)은 각각의 드레인단자 및 소스단자를 접속하여 CMOS를 구성한다.
6은 P형 반도체 기판으로서, 이 반도체기판(6)의 표면에는 n+매립층(7), 그리고 P+매립층(9)을 이온주입 또는 확산 등의 종래 기술로 형성한다.
매립층위에는 바이폴라 트랜지스터의 콜렉터영역인 n형 우물영역(well)(8-1)(n형 에피택셜층), PMOS의 채널층을 구성하는 n형 우물영역(8-2)(n형 에피택셜층), P형 우물(10)(P형 에피택셜층)은 에피택셜층성장 기술에 의해 형성된다.
n형 우물(8-1), (8-2)과 P형 우물(10)상부에는 반도체영역 (71),(72),(73),(74),(75),(76),(77)을 이온주입 또는 확산으로 형성한다.
31은 소자간분리를 위한 필드 절연막으로서 선택적 열산화로 형성한 SiO2등으로 구성된다.
33은 각 소자의 전극으로 전표면위에 층간절연막(32)을 형성하고, 그후 전그글 형성하기 위한 창을 드라이에칭으로 창을 내어 Aι 등의 금속박막을 증착시키고 다음에 소자간의 Aι 박막을 에칭으로 제거함으로써 형성된다.
이때 상기한 종래의 Bi-CMOS LSI에 있어서 상기 바이플라트랜지스터(11)의 콜렉터영역인 n형 우물(8-1)은 트랜지스터가 소신호영역에서 동작해야하는지 또는 대신호영역에서 동작해야 하는지에 관계없이 동이한 조건하에서 형성되고 같은 두께와 불순물농도를 갖는다.
더욱이 PMOS(12)의 채널층인 n형 우물영역(8-2)과 n형 우물영역(8-2)은 동일조건하에서 형성된다.
따라서 LSI에 있어서 n형 우물영역(8-1)의 불순물농도는 n형 우물영역(8-2)와 같다.
제1도를 다시 언급하여 각 블록에서 요구되는 항복전압을 기술한다. 예를들면 메모리셀블록(18)과 직접 접속된 회로블록(17), (19)의 바이폴라 트랜지스터는 항복전압이 8V 이상 필요로 하여, 간접 주변회로블록(16)의 바이폴라 트랜지스터는 5V 이상의 항복전압을 필요로 한다. IC 장치내에 포함된 ECL회로블록의 바이폴라 트랜지스터는 3-4볼트정도의 항복전압을 갖어야 한다. 상기 표명한대로 바이폴라 트랜지스터에 있어서 고속동작의 척도인 차단주파수 fT와 항복전압은 상호 관련되 있는 요소들로서, 바이폴라 트랜지스터의 항복전압을 높게 하기 위해서는 바이폴라 트랜지스터 동작속도의 방해가 된다(즉 차단주파수를 높게 할 수 없다). 그러므로 단일 LSI칩내에 모든 바이폴라 트랜지스터의 항복전압을 일률적으로 하는 것은 모노리식 IC 장치의 동작속도를 증가시키는데에 방해가 된다.
또한, 바이폴라 트랜지스터의 콜렉터영역의 불순물농도를 높게하면 할수록 이로 인한 동작속도가 증가할 가능성이 점점 더 커진다. 그러나 후술하는 바와 같이 바이폴라 트랜지스터를 포함하는 모노리석 IC 장치의 동작속도를 반드시 향상될 필요는 없다.
본 발명의 목적은 단일 반도체 기판내에 형성된 상이한 기능을 갖는 다수의 블록을 갖는 모노리식 반도체 IC 장치에 있어서, 각 블록의 기능에 응하여 요구되는 동작속도 및 항복 전압을 제공하고 그러므로써 IC 장치의 동작속도를 향상시키는 것이다.
본 발명의 또다른 목적은 단일칩내에 위치에 따라서 바이폴라트랜지스터의 항복전압을 변화시키는 기술을 제공함으로써 바이폴라 트랜지스터의 고속동작을 충분히 이끌어낼 수 있도록 하는 것이다.
본 발명의 주요한 측면에 따라서 단일 반도체 기판내에 형성한 상이한 기능을 갖는 다수의 블록을 갖는 모노리식 반도체 IC 장치에 있어서, 상기 언급한 블록의 적어도 하나에 포함된 적어도 하나이 바이폴라 트랜지스터의 콜렉터영역의 저항치는 또 다른 블록내에 포함된 바이폴라트랜지스터의 콜렉터영역의 저항치와는 다르고 바이폴라트랜지스터의 콜렉터는 캐리어가 흐르는 동등한 단면을 갖는다. 이와 같이 설계함으로써, 단일 반도체 기판내에 다수의 블록은 그 기능에 응하여 요구되는 동작속도 및 항복전압을 갖는다.
모니리식 반도체 IC 장치에 포함된 다른 블록내에 다른 동작속도 및 항복전압을 제공하기 위한 목적으로 블록내의 바이폴라 트랜지스터의 콜렉터영역의 저항치를 변화시키는 것은 콜렉터영역내의 불순물 농도 또는 바이폴라트랜지스터의 도통에 기여하는 캐리어의 이동방향의 콜렉터영역의 길이(두께)를 제어가능하게 조정(결정)함으로써 달성될 수 있다.
상기한 기술적특징을 얻기 위한 기초가 되는 본 발명자들의 연구, 검토를 이하에 기술한다.
제3도에 실리콘산화(SiO2)막(31)에 의해 분리된 npn바이폴라 트랜지스터의 단면구조를 나타내었다.
바이폴라 트랜지스터의 저농도콜렉터층(8)(콜렉터영역)의 두께는 에미터층(에미터영역)(71)과 베이스층(베이스영역)(72)을 형성하기 위한 조건을 일정하게 유지한다면 n+매립층(고농도영역)(7)상에 형성된 저농도콜렉터층(8)을 포함하는 저농도실리콘(Si)층(10)의 두께에 의해 결정된다. 바이폴라 트랜지스터의 항복전압은 저농도콜렉터층(8)의 농도와 폭(두께)에 의해 주로 결정된다.
큰 항복전압을 요구하는 바이폴라 트랜지스터에 있어서, 저농도 콜렉터층(8)의 폭은 클수도 있다. 그러나 이때 차단주파수는 작게 된다. 단지 작은 항복전압만을 요구하는 바이폴라 트랜지스터는 저농도콜렉터층(8)의 감축된 폭을 갖게됨으로써 차단주파수(ft)가 증가한다(동작속도가 빨라짐).
상기 분석을 고려해볼 때, 본 발명의 실시예는 단일칩내에 바이폴라 트랜지스터의 도통에 기여하는 캐리어의 이동방향의 콜렉터농도층(8)의 두께 및 폭을 변화시키는 일을 이용한다. Bi-CMOS DRAM의 일예를 제4도를 언급하여 기술한다. P형 Si기판(6)에 있어서 n+매립층(42)의 깊이는 변화된다. 환인하면 바이폴라 트랜지스터의 콜렉터저농도층에 기여하는 저농도층(43)의 두께는 항복전압을 변화시켜(그리고 차단주파수)변화된다. 저농도층(43)의 폭은 가장높은 항복전압을 요구하는 워드라인 구동회로블록(17)내에서 가장 크게 만들어지며 입력회로블록(15)에서 디코디블록(16)을 통하여 워드라인 구동블록(17)으로 부터 점차로 감소된다. 그러므로 제4도와 같이 블록 (A),(B),(C),(D),(E)내에 항복전압과 차단주파수(fT)는 다음의 부등식으로 표현된다.
항복전압 : 블록 C블록 B,D블록 A,E
fT: 블록 A,E블록 B,D블록 C
상기 기술한 바와 같이 바이폴라 트랜지스터의 특징을 완전히 나타내는 Bi-CMOS LSI장치는 단일반도체 칩내의 바이폴라 트랜지스터의 차단주파수와 항복전압을 변화시켜 실현된다.
따라서, 다수의 블록을 포함하는 단일 반도체칩에 있어서, 트랜지스터의 도통에 기여하는 캐리어의 이동방향을 따라 각 블록내의 바이폴라 트랜지스터의 콜렉터영역의 폭은 다른 회롤록내에 다른 항복전압(다른 고속성)을 갖는 바이폴라 트랜지스터를 형성하기 위하여 트랜지스터가 직접 접속된 주번회로 블록내에 혹은 간접 접속된 주변회로블록내에 혹은 입력/출력 회로블록내에 있는지 여부에 따라서 변화된다.
즉 바이폴라 트랜지스터의 항복전압을 회로블록단위로 변화된다. 이때 LSI 장치의 동작속도는 제5도에 나타낸 것처럼 높게 만들어질 수 있는 반면 LSI 장치의 항복전압은 요구된 것처럼 유지한다. 종래 기술에 있어서, 바이폴라트랜지스터의 항복전압과 차단주파수(fT)는 가장 높은 항복전압을 필요로 하는 직접 접속된 주변회로블록에 대한 조건에 의해 결정된다(예를 들면 워드라인 구동블록). 상기와 같은 종래기술과는 대조적으로 차단주파수(fT)는 간접 접속된 주변회로블록(디코더 또는 센서 증폭기블록)내에 더욱이 입력/출력 히로블록 내에 트랜지스터를 위치시켰을 때 요구된 항복전압은 더욱 작게됨에 따라 더더욱 높게 된다. 따라서 제5도에 보인 바와 같이 직접 접속된 주변회로블록의 지연신간과 입력/출력회로블록은 종래기술에 비교해서 단축될 수 있다.
더욱이 Bi-CMOS LSI 장치의 동작속도의 향상을 생각해 볼 때 바이폴라 트랜지스터에 있어서, 차단 주파수(fT)를 향상시키기 위해서는 베이스폭을 축소시킬 수 있다. 그러나 큰 범위로 베이스폭을 축소시키기는 어렵다. 왜냐하면 축소는 여닐링시간과 여닐링온도 등의 제조공정상태에 따라서 제안되기 때문이다. 차단주파수(fT)는 콜렉터저농도 영역의 불순물 농도(이하 콜렉도 불순물 농도)를 증대시킴으로써 향상된다.
제6도는 소신호영역에서 동작하는 바이폴라 트랜지스터의 콜렉터 불순물농도와 차단주파수(fT)와의 관계를 보인 그래프이다. 여기서, 에피택셜층으로 형성된 n형 우물(그리고 P형 우물)의 두께는 약 1.0μm, 에미터폭은 0.1μm 이하, 베이스폭은 0.1μm 이하로 하였다.
제6도에서 콜렉터불순물농도를 1016cm-3에서 1017cm-3로 높을 때 차단주파수(fT)는 약 8GHz에서 약/2GHz로 증가함을 알 수 있다. 결국 소신호영역에서 동작하는 바이폴라 트랜지스터 동작속도의 향상만을 생각할 때 콜렉터 농도를 결정하는 n형 우물 불순물농도는 높을수록 좋다.
그러므로 Bi-CMOS LSI 장치의 동작속도를 향상시키기 위해서는 우물내에 도입되는 불순물농도를 증대시키는 생각을 할 수 있다. 단순히 n형 우물의 불순물농도를 증가시킬 때, 이를테면 제2도의 구조에 있어서 PMOS 트랜지스터(12)의 소스/드레인 영역(173)과 n형 우물(8-2)과의 사이의 접합용량은 증대하게 되어 PMOS 트랜지스터의 동작속도는 저하할 가능성이 있다.
즉, 바이폴라 트랜지스터만으로 구성된 Bi-CMOS LSI 장치의 입력회로, 블록, 출력회로블록 등의 게이트회로동작 속도는 n형 우물의 불순물 농도를 증대시킴으로 인하여 빠르게 되나 PMOS 트랜지스터를 포함한 CMOS 트랜지스터로 구성된 Bi-CMOS LSI 장치의 동작속도는 n형 우물의 불순물농도 증대보다 역으로 저하할 염려가 있다.
더욱이 바이폴라 트랜지스터에 있어서도 대신호영역에서 사용하는 경우는 콜렉터 농도를 높게하여도 소신호영역에서처럼 차단주파수(fT)의 향상을 볼 수 없음을 본 발명의 실험에서 확인되었다.
콜렉터불순물농도를 증가했을 때 공핍영역은 베이스영역으로 더욱 성장하여 실효베이스폭(Wb)이 감소한다. 이것은 콜렉터와 에이터간 항복전압이 저하될 수 있는 문제가 있다.
본 발명의 또다른 실시예에 따라서 단일 반도체 기판상에 다수의 바이폴라 트랜지스터를 갖는 모노리식 반도체 IC 장치에 있어서, 소신호영역에서 작용하는 바이폴라 트랜지스터의 콜렉터영역내의 불순물농도를 대신호영역에서 동작하는 바이폴라 트랜지스터의 콜렉터영역의 불순물농도가 높게 만든다.
바이폴라 트랜지스터의 차단주파수(fT)는 에미터, 베이스 접합용량 차단주파수(fT), 실효베이스주행시간(T2), 콜렉터 공핍증주행시간(T1), 실효베이스주행시간(T2), 콜렉터 공핍증주행시간(T4), 베이스콜렉터접합용량충전시간(T3)을 사용하여 다음과 같이 표현된다.
fT=1/2π(T1+T2+T3+T4)
상기 4요소중에 제일 큰 비중을 차지하는 것은 실효베이스 주행시간(T2)으로서 상기 T2는 실효 베이스폭(Wb)이 작으면 따라서 작게된다. 바이폴라 트랜지스터의 콜렉터농도를 증대시키면 실효베이스의 범위는 억제되어 공핍영역은 베이스 영역으로 더욱 확장하고 따라서 실효베이스폭(Wb)은 감소한다.
제7도는 실효베이스폭(Wb)이 콜렉터불순물농도의 증가에 따라서 협소해진 상태를 나타낸 모식도이다. 도면에서 71은 에미터영역, 72는 베이스영역, 73은 콜렉터영역, 712는 에미터, 베이스 공핍층, 720과 720'은 실효베이스영역, 723과 723'은 베이스, 콜렉터 공핍층을 나타낸다.
제7도(a)에 있어서, 콜렉터불순물농도를 베이스불순물 농도에 비교하여 충분히 낮은 저농도콜렉터의 경우에는 베이스-콜렉터 공핍영역(723)은 주로 콜렉터영역(73)으로 확장한다. 베이스 영역(72)으로 공핍영역(723)의 확장은 작기 때문에 실효베이스폭(Wb)은 넓게 된다.
제7도(b)에 있어서, 콜렉터불순물농도를 증가시킨다. 콜렉터불순물농도의 증가에 따라서 베이스영역(72)으로의 베이스-콜렉터 공핍영역(723')의 확장은 크게되어 실효베이스폭(Wb)은 720'로 나타낸 바와 같이 좁게 된다.
상기 기술한 바와 같이 콜렉터불순물농도의 증가로 실효 베이스폭(Wb)은 감소되고 차단주파수(fT)는 향상된다.
즉 상기 기술한 구조의 바이폴라 트랜지스터를 포함하는 반도체 모노리식 IC 장치에 있어서, 바이폴라 트랜지스터만을 구성하는 부분의 동작속도는 향상될 수 있다. Bi-CMOS 장치전체를 고찰해 볼 때, Bi-CMOS LSI의 동작속도는 바이폴라 트랜지스터의 동작속도 증분에 의해 향상될 수 있다.
소신호영역에서 동작하는 바이폴라 트랜지스터와 대신호 영역에서 동작하는 바이폴라트랜지스터를 동일 반도체 기판내에 형성한 LSI 장치에 있어서, 소신호영역에서 동작하는 바이폴라 트랜지스터의 동작속도를 향상시켜, LSI전체로 볼 때, LSI 장치의 동작속도는 소신호 바이폴라 트랜지스터의 향상으로 개선될 수 있다.
제4도와 같이 n+매립층을 갖는 Si기판에 제3도에 나타낸 종형 바이폴라 트랜지스터를 복수개 포함하고 있는 Bi-CMOS DRAM 장치의 구조에 대한 부분단면도의 일예를 제8도에 나타내었다.
제8도에 있어서 블록(A), (E)와 블록(B), (D) 및 블록(C)은 각각 에미터영역(35), 베이스영역(86), 콜렉터영역(콜렉터저농도 영역)(87)을 갖는 바이폴라 트랜지스터를 포함하고 있다. n+매립영역 또는 n+매립층(42)이 깊이, 따라서 항복전압은 블록(A), (E)과 블록 (B), (b) 및 블록(C)의 순서대로 커진다. 반면에 동작속도는 상기 순서대로 감소한다. 매립층(42)의 깊이에 의해 규정되는 콜렉터영역(87)의 두께는 트랜지스터의 도통에 기여하는 캐리어의 이동방향에 따르는 영역(87)의 길이이다. 참조부호 42'는 P+매립영역 또는 P+매립층을 나타낸다. 참조번호 84는 SiO2분리영역을 나타낸다.
상기 서술한 바이폴라 트랜지스터는 n+매립층을 갖는 npn바이폴라 트랜지스터에 대해 고찰된 것이나 본 실시예의 개념은 횡형 바이폴라 트랜지스터에 있어서도 완전히 동일한 방법으로 적용된다.
제8도에 나타낸 Bi-CMOS DRAM 장치내의 종형 바이폴라 트랜지스터를 에미터영역(95), 베이스영역(96), 콜렉터영역(97)을 갖는 횡형 바이폴라 트랜지스터로 제작하는 경우를 제9도에 도시하였다. 콜렉터영역(96)은 P형 기판(1')내에 형성된 n형 우물(Well)(95)의 표면부분에 있다. 그 경우에 저농도콜렉터층(97)의 폭은 Wcl, Wc2, Wc3으로 나타냈으며 트랜지스터의 도통에 기여하는 캐리어의 이동방향을 따라는 영역(97)의 길이이다. 트랜지스터 항복전압에 대한 대소관계를 A, EB, DC로 하기 위하여 콜렉터저농도영역의 폭 Wc1, Wc2, Wc3Wc2Wc1이 되도록 한다.
제4도에 도시한 구조의 반도체기판은 고에너지 이온주입을 통하여 n+매립층(42)을 형성함으로써 달성할 수 있다. 실리콘 기판(6)내에 n+매립층(42)을 형성하는 예를 제10a도와 제10b도를 참조하여 기술한다. 먼저, 제10a도에 나타낸 바와 같이 SiO2(또는 Si4N4)층(4)은 실리콘기판(1)에 부분적으로 형성시켜 두께를 계단형상으로 변화시킨다.
산화막(4)의 필름두께는 블록 Ⅱ에서 보다 블록Ⅰ에서 더 두껍도록 선택된다. As+(또는 P+)을 3∼5MeV의 가속에너지로 산화마스크(4)를 통해 기판(1)으로 이온주입시킨다. 그 결과 n+매립층은 실리콘 기판내에 깊게 형성된다.
매립층의 깊이는 두꺼운 산화막을 갖는 블록 Ⅰ-얇은 산화막을 갖는 블록Ⅱ-산화막이 없는 블록 Ⅲ인 순서로 깊어진다. 그러므로 저농도층(3)의 폭은 제10b도와 같이 블록 Ⅰ-블록 Ⅱ-블록 Ⅲ의 순서로 두꺼워진다. 이러한 방법으로 항복전압과 차단주파수(fT)를 동일 칩내에서 변화시켜 LSI의 고속성을 완전히 끝어낼 수 있는 기판을 제작할 수 있다.
제10a도와 제10b도에 나타낸 제조방법에 있어서 산화마스크총(4)을 통한 As+이온주입기능에 대해 이하에 기술한다.
산화층이 없는 실리콘 기판에 고에너지로 가속된 n형 불순물을 주입하여 n+매립층을 형성할 경우 제11a도에 나타낸 바와 같이 저가속에너지(300∼500KeV)의 경우와 유사하게 평균주입깊이(Rp)와 표준편차(σ) 의 가우시안분포(D)로 n형 불순물이 분포한다. 예를들면 As+이온을 3MeV의 가속에너지로 실리콘기판내에 주입할 때 평균 주입깊이(Rp)는 약 2μm되고 표준편차(σ)는 약 0.4μm가 된다.
산화막으로 덮힌 실리콘 기판내에 이온을 주입시킬 때는 산화막은 실리콘과 유사한 이온을 차단시킨다. 실리콘기판내에 이온분포(D')는 제11b도에 나타낸 바와 같이 산화막이 전혀없는 경우와 비교해서 실리콘 표면을 향하여 이동된다. 제11b도에서 평균 주입깊이(Rp')는 제11a도의 Rp보다 얕을 수가 있다.
상기 서술한 바와 같이 SiO2층의 두께를 변화시켜 n+매립층의 깊이를 조절할 수 있다. 즉 콜렉터층의 폭은 기판내의 위치에 따라서 조절될 수 있다.
본 실시예에 따라서 n+매립층을 형성하기 위하여 기판상에 에피댁셜층을 형성시키는 단계가 필요없다. 따라서 기판 제조단가가 저렴해진다.
제4도에 나타낸 구조를 갖는 n+형 실리콘 기판(1)을 제10a도와 제10b도에 나타낸 고에너지이온 주입으로 형성하여 바이폴라 트랜지스터를 제작하는 경우의 일실시예를 이하에 기술한다. 제4도에 나타낸 n+매립층(42)을 형성하기 위해서는 제12도에 도시한 각 블록상의 두께 분포를 갖는 SiO2층(4)이 형성된다. 입력회로블록(A)와 출력회로블록(E)의 SiO2두께를 0.4μm, 디코서블록(B)와 센서증폭기블록(D)의 두께를 0.2μm로 하여 As+이온을 가속에너지-3MeV, 1.7×1015/cm2의 도즈(dose)로 마스크(4)를 통해 실리콘 기판(1)로 주입시켜 n+매립층(2)을 형성한다.
이때 제8도의 바이폴라 트랜지스터은 다음과 같이 제작된다. 먼저, 콜렉터저농도층(87)을 형성하기 위하여 125KeV의 가속에너지와 1.7×1013/cm2의 도즈로 P+이온주입을 행한다. 이온주입후, SiO2로 만들어진 두께 5000Å의 필드산화필림은 90분동안 1000℃에서 수증기산화에 의해 형성하여 소자분리를 행한다. 베이스층(86)은 30KeV의 가속에너지와 1.3×1014/cm2의 도즈로 B+이온 주입에 의해 형성된다.
에미터개구부를 형성한 후 에미터층(85)은 30KeV의 가속에너지와 6×1015/cm2의 도즈로 이온주입에 의해 형성된다. 베이스영역(86)을 형성하기 위한 베이스이온 주입후 불순물분포를 결정하는 열처리를 5분동안 950℃로 행한다.
상기와 같이 하여 제작한 바이폴라 트랜지스터의 불순물 분포를 n+매립층(2)의 분포도 포함하여 제13도에 나타내었다. 제4도와 제12도에 나타낸 바와 같이 배치된 블록 A 내지 E의 트랜지스터에 대한 콜렉터-에미터 항복 전압과 차단주파수(fT)의 값들이 다음과 같이 얻어진다.
이러한 항복전압으로 트랜지스터의 항복전압을 결정한다.
Figure kpo00001
종래기술에는 항복전압이 칩전체에 대하여 도이하여야 했다. 예를들면 모든 블록은 BVceo=10V, f=6GHz이도록 규정하여 DRAM 장치의 가능한 고속동작을 충분히 이끌어내지 못했다.
상기 실시예에서 나타낸 바와 같이 각 블록의 항복전압(BCceo)과 차단주파수(f)는 변화시킬 수 있어서, DRAM 장치의 억세스시간을 35ns에서 25ns로 단축하여 동작속도의 비약적향상을 얻었다.
상기 설명에서 npn트랜지스터에 대해서 설명하였지만 pnp트랜지스터에 대해서 작용가능하다. 다음설명에서 같음을 알 것이다.
고에너지 이온주입에 의하여 고농도 매립층을 형성하는 기술은 MOS 트랜지스터에도 적용할 수 있다. 제14도는 P 매립층을 갖는 P채널 MOS 트랜지스터의 구조를 나타낸 것으로 한쌍의 n 형 영역(49, 51)은 각각 소스와 드레인에 해당한다.
SiO으로 형성된 게이트절연막(50)은 소스(49)와 드레인(51)간 표면상에 배치된다. 게이트전극(53)은 게이트절연막(50)위에 형성된다. 본 기술에 의하여 P 매립층(52)의 깊이가 조절될 수 있다. P 매립층(52)의 깊이를 조절함으로써 α선에 의한 소프트에러저항을 변화시킬 수 있는 잇점을 얻을 수 있다.
제11a도 및 제11b조네 도시한 작품을 이용한 상기 실시예에서 실리콘 기판상에 형성한 마스크층은 단지 SiO로만 만들어졌다. 물질은 SiO로 제한되지는 않는다. 제15a도에 나타낸 바와 같이 포토레지스터층(63)과 SiO층(4)와의 조합, 제15b도와 같은 계단형상으로 변하는 막두께를 갖는 SiN층(64), 포토레지스터층(63)과 SiN층(67)과의 조합등 다양한 구조를 생각할 수 있다.
제4도에 나타낸 구조를 갖는 기판제조방법의 또 다른 실시예를 제6도에 도시하였다. 제6도(a)데 나타낸 바와 같이 As 이온을 360KeV, Sb 이온을 20KeV로 하여 P형 실리콘 기판(101)내에 각각 1×10 /cm 의 도즈로 연속적으로 그리고 따로따로 이온주입을 행한다. 그때 제16도의 (b)와 같이 n 매립층(102)은 Sb보다도 As의 경우가 깊은 위치로 형성된다. 특히, Sb 도핑된 층은 기판 표면근처에서 형성되고 반면 As로 도핑된 층은 0.2μm 근방의 깊이로 형성된다.
그후, 제16도의 (C)와 같이 에피택셜층(116)은 에피택셜 성장에 의해 기판(101)상에 형성된다. 상기 공정을 통해서 위치에 따라 0.2μm 다른 n 매립층(102)이 형성된다. 상기 실시예에 나타낸 바와 같이 종래기술에서는 필요한 항복전압의 가장 큰 값에 의해 일률적으로 규정되어온 바이폴라 트랜지스터이 콜렉터영역의 두께를 필요한 항복전압에 따라 변화시킬 수 있어 차단주파수 또한 변화시킬 수 있다.
상기와 같은 구조의 제조방법에 있어서는 고에너지 이온주입의 응용이 따른다. 단일 체내에 다른 블록상에 다른 필름두께를 갖는 산화증이 형성된다. 불순물이온을 고에너지로 주입된다. 이온을 저지시키는 산화막의 능력은 기판상의 위치에 따라서 다르므로 실리콘기판내에 주입된 불순물분포의 깊이에 차가 발생한다. 그러므로 고농도 매립층의 두께를 쉽게 조절할 수 있다.
본 실시예에 따라서 바이폴라 트랜지스터의 콜렉터층폭은 동일 체내의 고농도 매립층의 깊이를 변화시켜 조절될 수 있다. 그러므로 고속동작의 척도인 바이폴라 트랜지스터의 항복전압과 차단주파수(f)는 동일체내에서 변화될 수 있어 LSI 장치의 고속동작을 이끌어낼 수 있다.
제17a도 내지 제17C도는 본 발명의 또 다른 실시예에 따라 Bi-CMOS LSI 장치 제조방법을 설명하기 위한 단면도로서, 참조번호(51)는 소신호영역에서 동작하는(소진폭 신호를 추급하는) 바이폴라 트랜지스터를 형성하는 블록을 표시하며 52는 대신호영역에서 동작하는(대진폭신호를 취급하는) 바이폴라 트랜지스터를 형성하는 블록을 표시하며, 53은 PMOS 트랜지스터를 형성하는 블록을 나타낸다.
상기도면에서 P형 반도체기판(6)의 표면하는 n 매립층(7)이 형성되고, 그 위에는 실리콘단결정을 에피택셜성장 시켜 두께 1.7μm의 에피택셜층(54)이 형성된다.
다음에 바이폴라 트랜지스터이 콜렉터영역 및 PMOS 트랜지스터의 채널층으로 형성된 n 영우물을 형성하기 위해서는 에피택셜층(54)에 125KeV가 가속에너지 2×10 /cm 의 도즈로 P이온을 주입하여 바이폴라 트랜지스터의 콜렉터영역이 되는 n형우물(8-3), 그리고 PMOS채널층으로 된 N형 우물(8-4)을 형성한다(제17a도 참조).
그후 소신호영역에서 동작하는 바이폴라 트랜지스터(51)의 콜렉터농도만을 증가시키기 위해서는 대신호영역에서 동작하는 바이폴라 트랜지스터(52) 및 PMOS 트랜지스터(53)를 포토-레지스트층(55)으로 덮은 후 125KeV의 가속에너지, 1.8×10 /cm 의 P이온을 주입하여 고불순물농도의 n형우물(8-5)을 형성한다(제17b도 참조).
이상은 콜렉터불순물농도를 결정하는 n형 우물에 대한 이온주입상태에 관한 것이다. 그후에 1000℃, 90분의 수증기산화로 필드산화막(31)을 5000Å의 두께로 형성하여 소자분리를 행하고 베이스영역(63)은 30KeV 1.5×10 /cm 의 보론 이온 주입하여 형성한다.
에미터영역(62)은 에미터개구부 형성후, 80KeV, 5× /cm 의 비소이온을 주입하여 형성된다. 베이스영역(63)을 형성하는 이온주입후에 불순물분포를 조절하기 위한 열처리는 950℃, 40분간의 조건에서 수행된다.
다음에 데이타는 n형 우물의 여러 불순물농도에 대하여 제1도 또는 제4도에 나타낸 것처럼 배치된 블록(A) 내지(E)(블록 15 내지 17, 19, 20)의 트랜지스터에 대한 콜렉타에미터 항복전압(BVceo)과 차단주파수(f)에 대해 얻어진 것이다.
Figure kpo00002
이상과 같이 바이폴라 트랜지스터(51)의 콜렉터영역과 이 바이폴라 트랜지스터(51)의 콜렉터영역과 같은 도전형인 트랜지스터(53)의 채널층은 다른 상태에서 형성되었으나 이들은 종래기술에 의해 같은 상태하에서 형성되었다.
바이폴라 트랜지스터(51)의 콜렉터영역의 불순물농도는 채널층의 불순물농도보다 더 높게 만들어진다. 따라서, Bi-CMOS LSI 장치의 동작속도는 향상될 수 있다.
더욱이 바이폴라 트랜지스터중에는 소신호영역에서 동작하는 바이폴라 트랜지스터(51)의 콜렉터불순물농도와 대신오영역에서 동작하는 바이폴라 트랜지스터(52)내의 콜렉터불순물농도를 별도로 설정하고 상기 소신호영역에서 동작하는 바이폴라 트랜지스터(51)의 콜렉터농도를 대신호영역에서 동작하는 바이폴라 트랜지스터(52)의 콜렉터농도보다 높게하면, 콜렉터-에미터간 항복전압을 저하시키지 않고 Bi-CMOS LSI 장치의 동작속도를 향상시킬 수 있다.
제18도는 상기 기술한 제조조건하에서 제조한 바이폴라 트랜지스터의 불순물분포를 나타낸 도면이다.
본 도면에서 정선은 콜렉터농도를 높게한 바이폴라 트랜지스터의 불순물분포, 실선은 통상의 콜렉터 농도를 갖는 바이폴라 트랜지스터의 불순물분포를 각각 표한 것으로 특히 41은 에미터영역, 42는 베이스영역, 43은 콜렉터농도를 높게한 바이폴라-트랜지스터의 콜렉터영역, 44는 콜렉터농도를 높게한 바이폴라-트랜지스터의 콜렉터영역, 44는 MOS 트랜지스터의 채널층 및 통상의 콜렉터농도를 갖는 바이폴라 트랜지스터의 콜렉터영역의 불순물분포를 표시한 것이다.
도면에 나타낸 바와 같이 소신호영역에서 동작하는 바이폴라 트랜지스터의 콜렉토불순물분포는 약 1×10 /cm 이고 대신호영역 및 MOS 트랜지스터의 채널영역에서 동작하는 바이폴라 트랜지스터의 콜렉터영역의 불순물농도는 약 1×10 /cm이었다.
더욱이 상기 기술한 제조상태하에서 만들어진 바이폴라 트랜지스터의 차단주파수(f)를 측정하였다.
대신오영역에서 동작하는 바이폴라 트랜지스터의 차단주파수는 5GHz인 반면에 소신호영역에서 동작하는 바이폴라 트랜지스터의 차단 주파수는 약 60%의 증분으로 8GHz로 향상되었다.
더욱이 그러한 트랜지스터가 DRAM LSI 장치내에 적용될 때, DRAM의 억세스타임은 35ns에서 28ns로 단출될 수 있었다.
상기 기술한 바와 같이 Bi-CMOS장치의 동작속도는 바이폴라 트랜지스터의 콜렉터영역의 불순물농도를 MOS 트랜지스터의 채널층의 불순물농도보다 높게하여 빠르게 될 수 있다.
더욱이 소신호영역에서 동작하는 바이폴라 트랜지스터와 대신호영역에서 동작하는 바이폴라 트랜지스터를 동일기판상에 형성시킨 IC에 있어서 소신호영역에서 동작하는 바이폴라 트랜지스터의 콜렉터불순물농도를 높게하면 콜렉터-에미터간 항복전압을 저하시킴없이 그 동작속도를 향상시킬 수 있다.
상기 기술한 실시예에서는 고에너지 이온 주입기술로 이루어졌다. 다음 실시예에서는 제4도에 나타낸 바와 같이 다른 블록내의 바이폴라 트랜지스터의 콜렉터영역에 대한 다른 실효적인 폭을 제공하기 위하여 예를 들면 기판표면내에 이온주입, 기판상에 일률적인 두께의 에피택셜층형성, 베이스와 에미터 영역의 형성을 위한 열처리로써 이루어진다.
종래 n 매립층을 형성하기 위해서는 Sb이온들을 Si기만표면에 주입되어 그곳에서 n 매립층이 형성되고 또는 Sb를 기판표면내에 증착, 확산시켜 에피택셜을 기판위에 형성시킨다.
본 실시예에서 비교적 더 높은 항복전압을 갖도록 예기된 블록(C)에 대하여(제4도) 단지 Sb(안티몬)이온을 1×10 /cm 의 도즈로 주입하고 그 다음으로 더 높은 항복전압을 갖도록 예기된 블록(B),(D)에 대해서는 Sb 이온을 1×10 /cm 로 주입하고 첨가적으로 Sb이온 확산계수보다 더 큰 크기의 확산계수를 갖는 P이온을 2×10 /cm 로 주입하며, 비교적 낮은 항복전압을 갖도록 예기된 블록(A), (E)에 대해선 Sb이온을 1×10 /cm 로 주입하고 첨가적으로 P이온을 4×10 /cm 로 주입한다.
그후 기판을 어닐링한 후 두께 1.1μm로 에피택셜층을 상기 기판에 형성시킨다. 이와 같이 구조를 사용하여 Bi-CMOS 메모리는 상기 기술된 실시예에서 사용된 것과 유사한 공정에 따라서 제조된다. 이 제조공정에 있어서 여러 블록에 대한 바이포라트랜지스터를 형성하기 위해 열처리는 베이스와 에미터 형성에 유효하여 이때 기판표면으로 주입된 Sb이온과 P이온은 기판표면으로 더욱 확산된다. 즉, 다른 깊이로서 불순물도즈와 불순물이온의 확산계수에 의존하면서 열처리의 에너지로 더 얇아진다.
제19도에 나타낸 것처럼 트랜지스터부분의 불순물농도분포로 부터 에피택셜층(콜렉터영역)의 실효두께는 동일한 효과를 제공하기 위해서 상기 기술한 실시예에서 처럼 고에너지 이온주입기술을 사용하여 상기한 블록중에서 서로 다르게 만들어질 수 있음을 알 수 있다.

Claims (13)

  1. 단일 반도체 기판에 바이폴라 트랜지스터 보상 MOS 트랜지스터 게이트(Bi-CMOS 게이트)블록과 에미터 결합논리 게이트(ECL 게이트)블록이 형성되어 있으며, 상기 Bi-CMOS 게이트 블록은 상기 단일 반도체 기판에 바이폴라 트랜지스터와 MOS 트랜지스터가 형성되어 있고, 상기 ECL게이트 블록은 상기 단일 반도체 기판에 다른 바이폴라 트랜지스터가 형성되어 있는 모노리식 반도체 IC 장치에 있어서, 상기 Bi-CMOS 게이트 블록의 바이폴라 트랜지스터는 미리 설정된 항복 전압차가 상기 Bi-CMOS 게이트 블록의 MOS 트랜지스터의 것과 동일하게 형성되고, 상기 ECL게이트 블록의 바이폴라 트랜지스터는 미리 설정된 항복 전압차가 상기 Bi-CMOS 게이트 블록의 바이폴라 트랜지스터의 것보다 낮게 형성되는 것을 특징으로 하는 모노리식 반도체 IC 장치.
  2. 단일 반도체 기판에 기능이 상이한 복수의 블록이 형성되어 있으며, 상기 블록중 최소한 두개는 각각 상이 단일 반도체 기판에 에미터 영역, 베이스 영역 및 톨렉터 영역이 형성되어 있고, 상기 최소한 두개의 블록중 최소한 하나는 각각 상기 단일 기관에 소오스 영역, 드레인 영역 및 채널영역을 갖는 절연게이트 전계효과 트랜지스터를 포함하는 모노리식 반도체 IC 장치에 있어서, 상기 최소한 하나의 블록에서 최소한 하나의 바이폴라 트랜지스터의 콜렉터 영역은 미리 설정된 저항치가 다른 블록의 바이폴라 트랜지스터의 콜렉터 영역의 미리 설정된 저항치와는 다르게 형성되는 것을 특징으로 하는 모노리식 반도체 IC 장치.
  3. 단일 반도체 기판에 형성된 서로 기능이 상이한 제1 및 제2 회로블럭; 상기 제1회보블록에 형성된 것으로, 에미터 영역, 베이스 영역 및 콜렉터 영역을 갖고, 상기 콜렉터 영역은 미리 설정된 제1 전기저항치를 갖게 형성되는 제1 바이폴라 트랜지스터; 상기 제2 회로블록에 형성된 것으로 에미터 영역, 베이스 영역 및 콜렉터 영역을 갖고, 상기 콜렉터 영역은 미리 설정된 제2 전기저항치를 갖도록 형성되는 제2 바이폴라 트랜지스터를 이루어진 모노리식 반도체 IC 장치에 있어서, 상기 제1 및 제2회로블록중 최소한 하나는 소오스 영역, 드레인 영역 및 채널영역이 상기 단일 반도체 기판에 형성되어 있는 절연게이트 전계 효과 트랜지스터를 포함하고, 상기 미리 설정된 제1 및 제2 전기 저항치가 서로 다르게 설정되어 상기 제1 및 제2 회로블록의 상기 제1 및 제2 바이폴라 트랜지스터의 동작속도 및 항복전압이 서로 상이한 것을 특징으로 하는 모노리식 반도체 IC 장치.
  4. 제3항에 있어서, 상기 제1 바이폴라 트랜지스터의 콜렉터 영역은 상기 제1 바이폴라 트랜지스터의 도전성에 기여하는 상기 제1 바이폴라 트랜지스터의 캐리어의 이동의 방향으로 측정된 폭이 상기 제2 회로블록의 상기 제2 바이폴라 트랜지스터의 캐리어 이동방향으로 측정된 폭과 다르게 되어 있어 상기 제1 및 제2 회로블록에서 상기 제1 및 제2 바이폴라 트랜지스터의 콜렉터 영역의 제1 및 제2 전기저항치를 다르게 제공하는 것을 특징으로 하는 모노리식 반도체 IC 장치.
  5. 제3항에 있어서, 상기 제1 바이폴라 트랜지스터의 콜렉터 영역은 불순물 농도가 상기 제2 바이폴라 트랜지스터의 콜렉터 영역의 불순물 농도와 다르게 되어 있어 상기 제1 및 제2 회로블록에서 상기 제1 및 제2 바이폴라 트랜지스터의 콜렉터 영역의 상기 제1 및 제2 전기저항치를 제공하는 것을 특징으로 하는 모노리식 반도체 IC 장치.
  6. 제3항에 있어서, 상기 미리 설정된 제1 전기저항치는 상기 미리 설정된 제2 전기저항치 보다 작아 상기 제1 회로블록이 상기 단일 반도체 기판의 상기 제2 블록보다 더 큰 동작속도와 더 작은 항복전압을 갖도록 하는 것을 특징으로 하는 모노리식 반도체 IC 장치.
  7. 제6항에 있어서, 상기 제1 회로블록의 상기 제1 바이폴라 트랜지스터는 제1 진폭레벨의 신호로 동작되게, 그리고 상기 제2 블록의 상기 제2 바이폴라 트랜지스터는 제2 진폭레벨의 신호로 동작되게 구성되고, 상기 제2 진폭레벨은 상기 제1 진폭레벨 보다 큰 것을 특징으로 하는 모노리식 반도체 IC 장치.
  8. 제3항에 있어서, 상기 제2 회로블록에서 상기 바이폴라 트랜지스터의 콜렉터 영역은 상기 절연게이트 전계효과 트랜지스터의 채널영역과 동일한 전도형을 갖고 상기 절연게이트 전계효과 트랜지스터의 채널영역 보다 불순물 농도가 더 큰 것을 특징으로 하는 모노리식 반도체 IC 장치.
  9. 제3항에 있어서, 상기 제2 회로블록은 메모리셀 어레이 블록을 포함하고, 상기 제1 회로블록은 상기 메모리셀 어레이 블록에 직접 결합된 제1 주변회로 블록과 상기 제1 주변회로 블록에 결합된 제2 주변회로 블록을 포함하는 것을 특징으로 하는 모노리식 반도체 IC 장치.
  10. 단일 반도체 기판에 형성된 복수의 바이폴라 트랜지스터와 복수의 MOS 트랜지스터로 이루어진 것으로 상기 복수의 바이폴라 트랜지스터는 항복전압이 각기 상이하게 되어 있는 반도체 장치에 있어서, 메모리셀 어레이 블로에 직접 접속된 직접 주변회로 블록으로 이루어진 상기 바이폴라 트랜지스터중 소정의 것은 상기 메모리셀 어레이 블록에 직접 접속되지 않은 간접 주변 회로 블록으로 이루어진 상기 바이폴라 트랜지스터중 소정의 것의 미리 설정된 항복전압과 다른 항복전압을 갖도록 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 반도체 장치는 Bi-CMOS DRAM인 것을 특징으로 하는 반도체장치.
  12. 단일 반도체 기판에 형성된 복수의 바이폴라 트랜지스터와 복수의 MOS 트랜지스터로 이루어진 것으로, 상기 복수의 바이폴라 트랜지스터는 각기 상이한 항복전압을 갖고 각기 상이한 기능을 갖는 여러 블록을 구성하는 반도체 장치에 있어서, 상기 단일 반도체 기판은 상기 바이폴라 트랜지스터용 기판 표면으로부터 측정된 다양한 레벨의 도핑영역을 매립하고, 상기 바이폴라 트랜지스터의 콜렉터 영역은 다른 폭을 갖도록 상기 매립영역에 형성되어 상기 바이폴라 트랜지스터의 미리 설정된 항복전압을 서로 상이하게 하고, 상기 매립영역은 불순물 농도가 상기 콜렉터 영역의 것보다 큰 것을 특징으로 하는 반도체 장치.
  13. 메모리셀 어레이 블록, 상기 메모리셀 어레이 블록에 직접 결합된 워드라이 드라이버 회로 블록과 감지 증폭기 블록을 함하는 제1 주변회로 블록, 상기 워드라인 드라이어 회로블록에 결합된 데코더블록을 포함하는 제2 주변의 회로 블록, 상기 데코더 블록에 결합된 일력회로 블록 그리고 상기 감지증폭기 블록에 결합된 출력회로 블록으로 이루어진 것으로, 상기 메모리셀 어레이 블록과 상기 제1 및 제2 주변회로 블록이 단일 반도체 기판에 형성되는 Bi-CMOS 모노리식 반도체 IC 장치에 있어서, 상기 블록중 최소한 상기 워드라인 드라이버 회로블록과 상기 데코더 블록은 상기 단일 반도체 기판에 형성된 에미터 영역, 베이스 영역 및 콜렉션 영역을 각각 갖는 바이폴라 트랜지스터를 포함하고, 상기 워드라인 드라이버 회로블록과 상기 데코더 블록 중 최소한 하나는 상기 단일기판에 형성된 소오스 영역, 드레인 영역 및 채널영역을 각각 갖는 절연게이트 전계효과 트랜지스터를 포함하고; 상기 데코더 블록에서 상기 바이폴라 트랜지스터중 최소한 하나의 콜렉터 영역은 미리 설정된 저항치가 상기 메모리 셀 어레이 블록에 직접 결합된 상기 워드라인 드라이버 회로블록의 바이폴라 트랜지스터의 콜렉터 영역의 미리 설정된 저항치 보다 작게 형성되어 상기 워드라인 드라이버 회로블록에 제1 항복전압을 공급하고 상기 데코더 블록에 상기 제1 항복전압 보다 낮은 제2 항복전압을 공급하는 것을 특징으로 하는 Bi-CMOS 모노리식 반도체 IC 장치.
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