KR100273858B1 - 반도체장치 및 그 제조방법 - Google Patents

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다니구찌 이찌로오
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Abstract

본 발명은 고내압 반도체 장치에 관한 것으로, 저내압 소자 영역과의 사이에 고내압 분리 영역을 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
특히, 저내압 소자의 특성을 해치지 않는 고내압 분리 영역의 고내압화를 가능하게 하는 반도체 장치로서 유용한 것이다. 또한, 본 발명의 목적은, 고내압 분리 영역과 저내압 소자 영역을 포함하는 반도체 장치에 있어, 고내압 분리의 기능이 충분한 고내압 분리 영역을 갖춤과 동시에 저내압 소자 영역의 저내압 소자의 특성을 해치지 않는 반도체 장치 및 그 제조 방법을 제공하는데 있다. 또한 본 발명에 따른 반도체 장치는, 제1도전형 (바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형 (바람직하게는 n+형) 매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성된 제2도전형 (바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접한 상기 에피택셜층에 형성된 고내압 분리 영역 및, 상기 매립 확산 영역에 접한 상기 에피택셜층 주면에 형성된 저내압 소자를 구비하고, 상기 반도체 기판에 접하여 형성된 상기 에피택셜층의 주면을 상기 매립 확산 영역에 접하여 형성된 상기 에피택셜층의 주면보다 낮게 한 것을 특징으로 하는 것이다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시형태의 반도체 장치의 단면 구조를 도시하는 도면.
제2도는 본 발명의 제2실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
제3도는 본 발명의 제3실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
제4도는 본 발명의 제4실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
제5도는 본 발명의 제5실시형태의 반도체 장치의 단면 구조를 도시하는 도면.
제6도는 본 발명의 제6 및 제7실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도면.
제7도는 본 발명의 제8실시형태의 제조 방법을 설명하기 위한 도면.
제8도는 본 발명의 제9실시형태의 제조 방법을 설명하기 위한 도면.
제9도는 본 발명의 제10실시형태의 반도체 장치의 단면 구조를 도시하는 도면.
제10도는 본 발명의 제11실시형태의 반도체 장치의 단면 구조를 도시하는 도면.
제11도는 본 발명의 제12실시형태의 반도체 장치의 단면 구조를 도시하는 도면.
제12도는 종래의 반도체 장치의 단면 구조를 도시하는 도면.
제13도는 반도체 장치의 에피택셜층의 두께와 내압 특성의 관계를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1도전형 반도체 기판(p-반도체 기판)
2 : 제2도전형 매립 확산 영역(n+매립 확산 영역)
3 : 제2도전형 에피택셜층(n-에피택셜층)
12 : 논도프(nondoped) · 에피택셜층
13 : 제1도전형 에피택셜층(p-에피택셜층)
14 : 제2도전형 불순물 확산 영역(n-불순물 확산 영역)
15 : 제2도전형 다른쪽 매립 영역(다른쪽의 n-매립 확산 영역
16 : 고내압 분리 영역 17 : 저내압 소자 영역
18 : 저내압 소자 19 : 실리콘 산화막
21 : 레지스트 22 : 보론 주입층
[발명의 목적]
[발명이 속하는 기술 분야 및 그 분야의 종래 기술]
본 발명은 고내압 반도체 장치에 관한 것으로, 저내압 소자 영역과의 사이에 고내압 분리 영역을 갖는 반도체 장치와 그 제조 방법에 관한 것이다. 특히, 저내압 소자의 특성을 해치지 않는 고내압 분리 영역의 고내압화를 가능하게 하는 반도체 장치로서 유용한 것이다.
제12도는, 고내압 분리 영역과 저내압 분리 영역을 포함하는 종래의 반도체 장치의 단면도이다. 이 종래의 반도체 장치는, p-반도체 기판(1), n+매립 확산 영역(2), n-에피택셜층(3), p-확산 영역(4), p+확산 영역(5), n+확산 영역(6), p+확산 영역(7), n+확산 영역(8), 폴리실리콘 전극(9), 전극(10) 및 실리콘 산화막(11)을 구비하고 있다. 그리고, n-에피택셜층(3)의 불순물 농도는 p-기판(1)보다 진하고, p-확산 영역(4)의 불순물 농도는 n-에피택셜층(3)보다 진하게 형성되어 있다. 또한, p+확산영역(5)은, 기판(1)에 이르도록 형성되어 있다. 이 반도체 장치는 고내압 분리 영역(16)과 저내압 소자 영역(17)을 갖는다. 고내압 분리 영역은 그 외측에 이어지는 고압부와의 내압 분리 영역으로서 기능하는 것외에, 이 영역(16)에 고내압 소자가 내장되어 있는 경우도 있다. 저내압 소자 영역(17)에는 저내압 소자(18)가 내장되어 있다. 또한 여기서, 저내압 소자란 CMOS 및 BIP 소자를 포함하고, 고내압 소자란 리서프 기술을 사용한 소자를 말한다. 제12도에서는 저내압 소자로서 CMOS의 예를 도시하고 있다.
이와 같은 종래의 구조에서의 문제점은, 고내압을 얻기 위한 리서프 기술(resurf 기술, USP4292642 참조)을 사용했을 때, 에피택셜층(3)의 두께(단위 : cm)와 그 불순물 농도(단위 : /㎤)와의 곱이 9.0 × 1011(단위 : /㎠) 이하로 되도록 할 필요가 있는 것이다. 그 제약을 받은 에피택셜층(3)의 두께의 범위내에서 고내압 분리 영역(16)을 형성하고, 또 저내압 소자 영역(17)을 동시에 형성할 경우, 저내압소자(18)의 특성에 영향을 미칠 경우가 있는 것이다.
제13도는, 종래 구조의 고내압 분리 영역과 저내압 소자의 내압 특성과 에피택셜층의 두께와의 상관도이고, 횡축에 에피택셜층의 두께(tepi)를 갖고, 종축에 내압의 정도를 나타내고 있다. 이 도면에서 보는 바와 같이, 고내압 분리 영역 또는 고내압 소자의 특성을 충분히 만족하기 위해서는, 에피택셜층의 두께는 어느 정도 알게 할 필요가 있지만, 역으로 저내압 소자의 특성을 확보하기 위해서는 에피택셜층의 두께를 어느 정도 두껍게 할 필요가 있다. 이러한 것은, 예를 들어 제12도의 반도체 장치에 있어서, 고내압 분리 영역 또는 고내압 소자의 특성을 충분히 만족하기 위해, 에피택셜층(3)의 두께를 어느 정도 얇게 하면, 저내압 소자인 n채널 · MOS 트랜지스터(nchMOS)의 p-백 게이트층으로 되는 p-확산 영역(4)을 펀치스루하여 nchMOS의 내압이 저하하는 등의 문제로 된다. 이 때문에, 저내압 소자의 특성을 만족하기 위해서는, 에피택셜층(3)의 두께를 어느 정도 두껍게 할 필요가 있는 것이다.
따라서, 쌍방의 특성을 만족시키기 위해서는, 저내압 소자 영역(17)에서는 n+매립 확산 영역(2)의 부상량 만큼을 뺀 실행 에피택셜층(3)의 두께 확보가 필요하게 되고, 고내압 분리 영역(16)에서는 리서프 효과가 있는 에피택셜층의 두께로 억제할 필요가 있기 때문에, 에피택셜층의 두께는 대단히 좁은 범위로 제어되어야 된다.
[발명이 이루고자 하는 기술적 과제]
상기에 서술한 바와 같이, 고내압 분리 영역과 저내압 분리 영역을 포함하는 반도체 장치에서는, 내압 분리가 충분한 고내압 분리 영역을 얻는 것과 저내압 소자의 특성을 해치지 않는 것을 양립시키는 것은 곤란했다. 본 발명은, 상술한 바와 같은 문제를 해결하기 위해 이루어진 것으로, 고내압 분리 영역과 저내압 소자 영역을 포함하는 반도체 장치에 있어, 고내압 분리의 기능이 충분한 고내압 분리 영역을 갖춤과 동시에 저내압 소자 영역의 저내압 소자의 특성을 해치는 일 없는 반도체 장치 및 그 제조 방법을 제공하도록 하는 것이다.
[발명의 구성 및 작용]
본 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형) 매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접한 상기 에피택셜층에 형성된 고내압 분리 영역 및, 상기 매립 확산 영역에 접한 상기 에피택셜층 주면에 형성된 저내압 소자를 구비하고, 상기 반도체 기판에 접하여 형성된 상기 에피택셜층의 주면을 상기 매립 확산 영역에 접하여 형성된 상기 에피택셜층의 주면보다 낮게 한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성되고, 상기 반도체 기판에 접하여 그 주면에 산화막이 형성된 후 제거된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접해 상기 산화막이 제거된 상기 에피택셜층에 형성된 고내압 분리 영역, 상기 매립 화산 영역에 접한 상기 에피택셜층의 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성되고, 상기 반도체 기판에 접한 영역의 주면이 선택적으로 에칭된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접해 선택적으로 에칭된 상기 에피택셜층에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 에피택셜층의 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성되고, 상기 반도체 기판에 접하여 그 주면이 선택적으로 에칭되며, 또 산화막이 형성된 후 제거된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접해 상기 산화막이 제거된 상기 에피택셜층(3)에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 에픽택셜층의 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)매립 확산 영역, 상기 반도체 기판 및 상기 매립 화산 영역에 접하여 형성된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접한 상기 에피택셜층에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 에피택셜층의 주면에 형성된 저내압 소자를 구비하고, 상기 매립 확산 영역의 상기 에피택셜층으로의 부상을 억제한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성된 논도프·에피택셜층, 논도프·에피택셜층에 접하여 형성된 제2도전형(바람직하게는 n-형)에피택셜층, 상기 반도체 기판에 접한 상기 논도프·에피택셜층에 이어서 상기 제2도전형의 에피택셜층에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 논도프·에피택셜층에 이어서 상기 제2도전형 에피택셜층 주면에 형성된 저내압소자를 구비한 것을 특징으로 하는 것이다.
또, 바람직하게는, 논도프·에피택셜층의 불순물 농도는, 제2도전형(바람직하게는 n-형) 에피택셜층 농도의 5분의 1 이하로 한다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성된 제1도전형(바람직하게는 p-형) 에피택셜층, 상기 제1도전형(바람직하게는 p-형) 에피택셜층에 접하여 형성된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접한 상기 제1도전형(바람직하게는 p-형) 에피택셜층에 이어서 상기 제2도전형(바람직하게는 n-형) 에피택셜층에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 논도프·에피택셜층에 이어서 상기 제2도전형 에픽텍셜층의 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 주면에 제1도전형(바람직하게는 p형)불순물이 주입된 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 형성되어 그 주면에 제1도전형(바람직하게는 p형) 불순물이 주입된 제2도전형(바람직하게는 n+형) 매립 화산 영역, 상기 제1도전형(바람직하게는 p형) 불순물이 주입된 상기 반도체 기판 및 상기 매립 확산 영역의 주면에 형성된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접한 상기 에피택셜층 주면에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 에피택셜층 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
또, 바람직하게는, 제2도전형(바람직하게는 n-형) 에피택셜층의 불순물 농도는, 제1도전형(바람직하게는 p-형) 반도체 기판의 농도의 10배 이하로 한다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n형) 불순물을 주입하여 형성된 제2도전형(바람직하게는 n+형) 매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역의 주면에 형성된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접한 상기 에피택셜층에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 에피택셜층 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형) 매립 확산 영역, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 형성되는 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판에 접한 상기 에피택셜층에 형성된 고내압 분리 영역, 상기 매립 확산 영역에 접한 상기 에피택셜층 주면에 형성된 제2도전형(바람직하게는 n-형) 불순물 확산 영역, 상기 불순물 확산 영역 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)한쪽의 매립 확산 영역, 이 반도체 기판 주면의 일부에 형성되어 상기 한쪽의 매립 확산 영역보다 불순물 농도가 낮은 제2도전형(바람직하게는 n-형) 다른쪽의 매립 확산 영역, 상기 반도체 기판, 상기 한쪽의 매립 확산 영역 및 상기 다른쪽의 매립확산 영역에 접하여 형성된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판 및 상기 한쪽의 매립 확산 영역에 접한 상기 에피택셜층에 형성된 고내압분리 영역, 상기 다른쪽의 매립 확산 영역에 접한 상기 에피택셜층의 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체 기판과, 이 반도체 기판 주면의 일부에 형성된 제2도전형(바람직하게는 n+형)한쪽의 매립 확산 영역, 이 반도체 기판 주면의 일부에 형성되어 상기 한쪽의 매립확산 영역보다 불순물 농도가 낮은 제2도전형(바람직하게는 n-형) 다른쪽의 매립확산 영역, 상기 반도체 기판, 상기 한쪽의 매립 화산 영역 및 상기 다른쪽의 매립확산 영역에 접하여 형성된 제2도전형(바람직하게는 n-형) 에피택셜층, 상기 반도체 기판 및 상기 한쪽의 매립 확산 영역에 접한 상기 에피택셜층에 형성된 고내압분리 영역, 상기 다른 쪽의 매립 확산 영역에 접한 상기 에피택셜층의 주면에 형성된 제2도전형(바람직하게는 n-형) 불순물 확산 영역, 상기 불순물 확산 영역의 주면에 형성된 저내압 소자를 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 다른 발명의 반도체 장치는, 상기 각각의 반도체 장치에 있어서, 상기 고내압 분리 영역을 형성하는 상기 에피택셜층의 두께(단위 : cm)와 그 불순물 농도(단위 /㎤)와의 곱이, 9.0 × 1011(단위 : /㎠) 이하로 되도록 한 것을 특징으로 하는 것이다.
다음에, 본 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판의 주면의 일부에 제2도전형(바잠직하게는 n+형) 매립 확산 영역을 형성하는 공정과, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 에피택셜층의 주면에 선택적으로 산화막을 형성한 후 이 산화막을 제거하는 공정, 상기 반도체 기판에 접해 상기 산화막이 제거된 상기 에끽택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 접하여 형성된 상기 에피택셜층의 주면에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 한다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n+형) 매립 확산 영역(2)을 형성하는 공정, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 에피택셜층 주면을 선택적으로 에칭하는 공정, 상기 반도체 기판에 접하여 선택적으로 에칭된 상기 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산영역에 접하여 형성된 상기 에피택셜층 주면에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n+형) 매립 확산 영역을 형성하는 공정, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 에피택셜층 주면을 선택적으로 에칭하는 공정, 상기 반도체 기판에 접해 선택적으로 에칭된 상기 에피택셜층 주면에 선택적으로 산화막을 형성한 후 이 산화막을 제거하는 공정, 상기 반도체 기판에 접해 산화막을 제거시킨 상기 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 접하여 형성된 상기 에피택셜층 주면에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n+형) 매립 확산 영역을 형성하는 공정과, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 논도프·에피택셜층을 형성하는 공정, 상기 논도프· 에피택셜층에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 논도프·에피택셜층에 이어서 상기 제2도전형 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 접한 상기 논도프·에피택셜층에 이어서 상기 제2도전형 에피택셜층의 주면에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
또, 바람직하게는, 논도프·에피택셜층의 불순물 농도는, 제2도전형(바람직하게는 n-형) 에피택셜층 농도의 5분의 1 이하로 한다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n+형) 매립 확산 영역을 형성하는 공정과, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 제1도전형(바람직하게는 p-형) 에피택셜층을 형성하는 공정, 상기 제1도전형(바람직하게는 p-형) 에피택셜층에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 제1도전형(바람직하게는 p-형) 에피택셜층에 이어서 상기 제2도전형(바람직하게는 n-형의) 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 접한 상기 제1도전형(바람직하게는 p-형) 에피택셜층에 이어서 상기 제2도전형(바람직하게는 n-형) 에피택셜층 주면에 저내압소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n+형) 매립 확산 영역을 형성하는 공정과, 상기 반도체 기판 및 상기 매립 확산 영역 주면에 제1도전형(바람직하게는 p형) 불순물을 주입하는 공정, 상기 제1도전형(바람직하게는 p형) 불순물이 주입된 상기 반도체 기판 및 상기 매립 확산 영역 주면에 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 접한 상기 에피택셜층 주면에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
또, 바람직하게는, 제2도전형(바람직하게는 n-형의) 에피택셜층의 불순물 농도는, 제1도전형(바람직하게는 p-형) 반도체 기판의 농도의 10배 이하로 한다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판의 주면의 일부에 제2도전형(바람직하게는 n형) 불순물을 주입하여 제2도전형(바람직하게는 n+형) 매립 확산 영역을 형성하는 공정, 상기 반도체 기판 및 상기 매립 확산 영역의 주면에 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 접한 상기 에피택셜층의 주면에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n+형) 매립 확산 영역을 형성하는 공정과, 상기 반도체 기판 및 상기 매립 확산 영역에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판에 접한 상기 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 이어서 상기 에피택셜층 주면에 제2도전형(바람직하게는 n-형) 불순물 확산 영역을 형성하는 공정, 상기 불순물 확산 영역에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n-형) 한쪽의 매립 확산영역을 형성하는 공정과, 이 반도체 기판 주면의 일부에 상기 한쪽의 매립 확산 영역보다 불순물 농도가 낮은 제2도전형(바람직하게는 n-형) 다른쪽의 매립 확산 영역을 형성하는 공정, 상기 반도체 기판, 상기 한쪽의 매립 확산 영역 및 상기 다른쪽의 매립 확산 영역에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판 및 상기 한쪽의 매립 확산 영역에 접한 상기 에피택셜층에 고내압 분리 영역을 형성하는 공정, 상기 매립 확산 영역에 접한 상기 에피택셜층 주면에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
본 발명의 다른 발명의 반도체 장치의 제조 방법은, 제1도전형(바람직하게는 p-형) 반도체 기판 주면의 일부에 제2도전형(바람직하게는 n-형) 한쪽의 매립 확산영역을 형성하는 공정, 이 반도체 기판 주면의 일부에 상기 한쪽의 매립 확산 영역보다 불순물 농도가 낮은 제2도전형(바람직하게는 n-형) 다른쪽의 매립 확산 영역을 형성하는 공정, 상기 반도체 기판, 상기 한쪽의 매립 확산 영역 및 상기 다른쪽의 매립 확산 영역에 접하여 제2도전형(바람직하게는 n-형) 에피택셜층을 형성하는 공정, 상기 반도체 기판 및 상기 한쪽의 매립 확산 영역에 접한 상기 에피텍셜층에 고내압 분리 영역을 형성하는 공정, 상기 다른쪽의 매립 확산 영역에 접한 상기 에피택셜층 주면에 제2도전형(바람직하게는 n-형) 불순물 확산 영역을 형성하는 공정, 상기 불순물 확산 영역에 저내압 소자를 형성하는 공정을 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 다른 발명의 반도체 장치의 제조 방법은, 상기 각각의 반도체 장치의 제조 방법에 있어서, 상기 고내압 분리 영역을 형성하는 상기 에피택셜층(3)의 두께(단위 : cm)와 그 불순물 농도(단위 : /㎤)와의 곱이 9.0 × 1011(단위 : /㎠) 이하로 되도록 한 것을 특징으로 하는 것이다.
[제1실시형태]
제1도는, 본 발명의 제1실시형태의 반도체 장치를 도시하는 도면이다. 도면에서와 같이, 본 실시 형태의 반도체 장치는, 제1도전형(바람직하게는 p-형) 반도체기판(1 : 이하, p-기판(1)으로 부른다), 제2도전형(바람직하게는 n+형) 매립 확산 영역(2 : 이하, n+매립 확산 영역(2)으로 부른다), 제2도전형(바람직하게는 n-형) 에피택셜층(3 : 이하, n-에피택셜층(3)으로 부른다), 제1도전형(바람직하게는 p-형) 확산영역(4 : 이하, p-확산 영역(4)으로 부른다), 제1도전형(바람직하게는 p+형) 확산 영역(5 : 이하, p+확산 영역(5)으로 부른다), 제2도전형(바람직하게는 n+형) 확산 영역(6 : 이하, n+확산 영역(6)으로 부른다), 제1도전형(바람직하게는 p+형) 확산 영역(7 : 이하. p+확산 영역(7)으로 부른다), 제2도전형(바람직하게는 n+형) 확산 영역(8 : 이하, n+확산 영역(8)으로 부른다), 폴리실리콘 전극(9), 전극(10 : 게이트 전극 등) 및 필드 산화막(11 : 실리콘 산화막)을 구비하고 있다. 그리고, n-에피택셜층(3)의 불순물 농도는 p-기판(1)보다 짙게, p-확산 영역(4)의 불순물 농도는 n-에피택셜층(3)보다 짙게 형성되어 있다. 또한, p+확산 영역(5)은, 기판(1)에 이르도록 형성되어 있다.
또한, 본 반도체 장치는, 고내압 분리 영역(16)과, 저내압 소자 영역(17)을 구비하고 있다. 고내압 분리 영역(16)은, 그 외측에(제1도에서는 우측에) 이어서 고압부와의 내압 분리를 위한 영역으로서 기능하는 외에, 이 영역(16)에 고내압 분리용 소자가 내장되어 있는 경우도 있다. 예를 들어, p+확산 영역(5) 주면 아래에 소오스 영역을 형성하고, 폴리실리콘 전극(7)을 게이트 전극으로 하는 경우가 있다. 한편, 저내압 소자 영역(17)에는 저내압 소자(18)가 내장되어 있다.
본 실시 형태의 반도체 장치는, 고내압 분리 영역(16)의 n-에피택셜층(3)의 두께를 리서프 효과가 있는 두께로 줄여서 얇게 하고, 한편 저내압 소자 영역(17)의 n-에피택셜층(3)의 두께를 저내압 소자의 특성을 높이기 위해 필요한 두께로 한 것이다.
이와 같은 구조에서는, 그 주면에 저내압 소자(18)가 형성되는 저내압 소자영역(17)의 n-에피택셜층(3)은, n+매립 확산 영역(2)의 부상이 있어도 충분한 에피택셜층의 두께를 확보할 수 있고, 고내압 분리 영역(16)에서는 다음의 식 1의 리서프조건을 만족하는 것과 같은, 리서프 효과가 있는 n-에피택셜층(3)의 두께로 제어하는 것이 가능하게 된다. 즉, 고내압 분리 영역(16)을 형성하는 n-에피택셜층(3)의 두께(단위 : cm)와 그 불순물 농도(단위 : /㎤)와의 곱이 9.0 × 1011(단위 : /㎠)이하 (9 × 10의 11승/ 평방 cm 이하)로 되도록 한다.
N × t1 = 9.0 × 1011/㎠ … 식1
N : 제2도전형(바람직하게는 n-형) 에피택셜층(3)의 불순물 농도 (단위 : /㎤)
t1 : 제2도전형(바람직하게는 n-형) 에피택셜층(3)의 두께 (단위 : cm)
본 반도체 장치의 구체적인 예로서, n- 에피택셜층(3)은, 불순물 농도를 1 × 10의 13승 ∼ 1 × 10의 17승으로 하고, 두께는 3 ∼ 20㎛으로 성장시킨다. 고내압 분리 영역(16)에서는, 두께를 이보다 0.5 ∼ 5㎛ 정도 얇게 하여, 두께를 0.5 ∼ 19.5㎛로 하고, 식 1을 만족하는 두께로 한다.
이와 같은 구성에 의하면, 저내압 소자 영역(17)과 고내압 분리 영역(16)에서 에피택셜층(3)의 두께로 차이를 두고, 각각의 최적 조건으로 하는 것이 가능하다. 또한, 에피택셜층(3) 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 조건을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역(16)을 만들 수 있다.
또 여기서, 저내압 소자란 CMOS 및 BIP 소자를 포함하고, 고내압 소자란, 리서프 기술을 사용한 소자를 말한다. 또한, 상세하게 서술하면, 저내압 소자란, 3∼ 40V계의 CMOS(NMOS Tr. 및 PMOS Tr.) 소자 및 3 ∼ 40V계의 Bip(npn Tr. Lpnp Tr.) 소자를 포함한다. 또한, 고내압 소자란, 50 ∼ 1200V계의 DMOS 소자 및 50 ∼ 1200V계의 IGBP 소자를 포함한다.
저내압 소자는 신호 처리용으로 이용되고, 아날로그 신호 또는 디지탈 신호의 처리에 이용된다. 고내압 소자는 출력단으로 이용되고, 고내압이 필요로 된다.
저내압 소자에서 입출력 정보를 처리하고, 그 결과를 고내압 소자에서 출력해 부하의 동작을 제어한다. 통상의 제어용 IC에서는 부하를 동작하기 위해 필요 충분한 출력을 할 수 없기 때문에, 고내압 소자(DMOS, IGBT) 등을 이용한다. 이것은, 자동차용 IC, 산업용 IC, 표시관용 IC 등에 이용된다.
[제2실시형태]
제2도는, 제1실시형태의 제1도의 구조를 갖는 반도체 장치를 제조하기 위한 제조 방법의 일례를 도시하는 도면이다. 제조 흐름을 서술하면, 먼저 제2(a)도에 도시하는 바와 같이, p-기판(1)상에 n+매립 확산 영역(2)을 형성하고, 그 위에 n-에피택셜층(3)을 성장시킨다. n-에피택셜층(3)은, 그 불순물 농도가 p-기판(1)보다 짙게 되도록 형성한다. 다음, 제2(b)도에 도시하는 바와 같이, 선택 산화로서, 고내압 분리 영역(16)을 두껍게 산화해 실리콘 산화막(19)을 형성한다. 그 후에, 제2(c)도에 도시하는 바와 같이, 비산 등의 용액으로 산화막(19)을 제거하여 凹부(20)를 형성하고, n-에픽텍셜층(3)의 주면을 낮게 하여, 저내압 소자 영역(17)과 에피택셜층(3)의 두께로 차이를 만든다. 이로써 저내압 소자 영역(17)에서는 n+ 매립 확산 영역(2)의 부상을 고려하여 에피택셜층(3)의 두께를 두껍게 할 수 있고, 고내압 분리 영역(16)에서는 리서프 효과가 있는 에피택셜층(3)의 두께로 제어하는 것이 가능하게 된다.
제조 방법의 구체적인 예로서, n-에피택셜층(3)은, 불순물 농도를 1 × 1013∼ 1 × 1017/㎤(1 × 10의 13승 ∼ 1 × 10의 17승/입방 cm)로 하고, 두께를 3 ∼ 20㎛으로 성장시킨다. 실리콘 산화막(19)은, 1 ∼ 10㎛의 두께로 한다. 산화막(19)을 제거하면, 에피택셜층(3)은 0.5 ∼ 5㎛ 정도 파진다. 산화막(19)이 제거된 에피택셜층(3)의 두께를, 0.5 ∼ 19.5㎛로 하고, 리서프 효과가 있는 식 ㅇ1을 만족하는 두께로 한다.
이와 같은 제조 방법에 의하면, 저내압 소자 영역(17)과 고내압 분리 영역(16)에서 n-에피택셜층(3)의 두께로 차를 두고, 각각의 최적 조건으로 할 수 있다.
또한, n-에피택셜층(3)의 두께 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역(16)을 만들수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자(18)와 고내압 분리 영역(16)을 바이폴라·트랜지스터(Bip. Tr.)나 바이폴라 CMOS(Bip. CMOS)의 표준 제조 흐름으로 내장되어 있다.
[제3실시형태]
제3도는, 제1실시형태의 제1도의 구조를 갖는 반도체 장치를 제조하기 위한 다른 제조 방법을 도시하는 도면이다. 제조 흐름을 서술하면, 먼저 제3(a)도에 도시하는 바와 같이, p-기판(1)상에 n+매립 확산 영역(2)을 형성하고, 그 위에 n-에피택셜층(3)을 성장시킨다. n-에피택셜층(3)은, 그 불순물 농도가 p-기판(1)보다 짙게 되도록 형성된다.
다음에, 제3(b)도에 도시하는 바와 같이, 레지스트(21)에 사진 제판 흐름으로 고내압 분리 영역(16)의 가운데 구멍을 내고, 이어서 선택 에칭에 의해, 고내압 분리영역(16)의 에피택셜층(3)을 에칭하여 凹부(20)를 형성하며, n-에피택셜층(3)의 주면을 낮게 하여 저내압 소자 영역(17)과의 사이에서 에피택셜층(3)의 두께에 차이를 둔다. 이로써, 저내압 소자 영역(17)에서는, n+매립 확산 영역(2)의 부상이 있어도, 실효적인 에피택셜층(3)의 두께를 두껍게 할 수 있고, 고내압 분리 영역(16)에서는 리서프 효과가 있는 에피택셜층(3)의 두께로 제어하는 것이 가능하게 된다.
이와 같은 제조 방법에 의하면, 저내압 소자 영역(16)을 고내압 분리 영역(17)에서 에피택셜층(3)의 두께에 차이를 두고, 각각의 최적 조건으로 할 수 있다. 또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자(18)의 특성을 잃지 않고, 내압 능력이 큰 고내압 분리 영역(16)을 만들 수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 내압 소자(18)와 고내압 분리 영역(16)을 바이폴라· 트랜지스터(Bip. Tr.)나 바이폴라 CMOS(Bip. CMOS)의 표준의 제조 흐름으로 내장되어 있다.
[제4실시형태]
제4도는, 제1실시형태의 제1도의 구조를 갖는 반도체 장치를 제조하기 위한 다른 제조 방법을 도시하는 도면이다. 이 제4실시 형태는, 제2실시형태와 제3실시 형태의 제조 방법을 조합시킨 것이다. 제조의 흐름을 서술하면, 먼저 제4(a)도 ∼ 제4(b)도에 도시하는 바와 같이, n-에피택셜층(3)의 성장 후에, 사진 제판 흐름으로 레지스트(21)의 고내압 분리 영역(16)에 가운데 구멍을 뚫고, 다음에 선택 에칭에 의해, 고내압 분리 영역(16)의 에피택셜층(3)을 에칭하여 凹부(20)를 형성하며, 그 주면을 낮게 한다.
이어서, 제4(c)도 ∼ 제4(d)도에 도시하는 바와 같이, 다음의 레지스트를 통해서 선택산화로서, 고내압 분리 영역(16)의 凹부(20)를 두껍게 산화하여 산화막(19)을 형성하고, 그 후에 비산, HF 등의 용액으로 산화막(19)을 제거하며, 凹부(20)를 더 깊게 하고, 그 주면을 더 낮게 하여 저내압 소자 영역(17)의 사이에서 에피택셜층(3)의 두께에 차이를 둔다. 이로써, 저내압 소자 영역(17)은, n+매립 확산 영역(2)의 부상을 고려하여 에피택셜층(3)의 두께를 두껍게 할 수 있고, 고내압 분리 영역(16)에서는 리서프 효과가 있는 에피택셜층(3)의 두께로 제어하는 것이 가능하게 된다.
이와 같은 제조 방법에 의하면, 저내압 소자 영역과 고내압 분리 영역에서 에피택셜층(3)의 두께에 차이를 두고, 각각의 최적 조건으로 할 수 있다. 또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들 수 있다.
또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자와 고내압 분리 영역을 바이폴라 트랜지스터(Bip. Tr)나 바이폴라 CMOS(Bip. CMOS)의 표준 제조 흐름으로 내장한다.
[제5실시형태]
제5도는, 본 발명의 제5실시형태의 반도체 장치를 도시하는 도면이다. 도면에서와 같이, 본 실시 형태의 반도체 장치는, p-반도체 기판(1), n+매립 확산 영역(2), n-에피택셜층(3), p-확산 영역(4), p+확산 영역(5), n+확산 영역(6), p+확산 영역(7), n+확산 영역(8), 폴리실리콘 전극(9), 전극(10) 및 실리콘 산화막(11)을 구비하고 있다. 그리고, n-에피택셜층(3)의 불순물 농도는 P-기판(1)보다 짙게, p-확산 영역(4)의 불순물 농도는 n-에피택셜층(3)보다 짙게 형성되어 있다. 또한, p확산 영역(5)은, 기판(1)에 이르도록 형성되어 있다.
또한, 본 반도체 장치는, 고내압 분리 영역(16)과, 저내압 소자 영역(17)을 구비하고 있다. 고내압 분리 영역(16)은, 그 외측에(제5도에서는 우측에) 이어서 고압부의 내압 분리를 위한 영역으로서 기능하는 외에, 이 영역(16)에 고내압 분리용의 소자가 내장되어 있는 경우가 있다. 저내압 소자 영역이(17)에는 저내압 소자(18)가 내장되어 있다. 또 여기서, 저내압 소자란 CMOS 및 BIP 소자를 포함하고, 고내압 소자란, 리서프 기술을 사용한 소자를 말한다.
본 제5실시형태에서는, 도면에서 보이는 바와 같이, n+매립 확산 영역(2)이 에피택셜층(3)으로 부상하는 것을 억제하고 있다. 바꿔말하면, n-에피택셜층(3)의 침입이 작게 되도록 구성하고 있다. 이것을 제12도의 종래의 반도체 장치와 비교하면, 종래의 것에서는, n+매립 화산 영역(2)의 n-에피택셜층(3)으로의 부상량만큼이 억제되지 않는다. 바꿔말하면, n-에피택셜층(3)의 침입이 크다. 따라서, 종래의 것과 비교하여, 고내압 분리 영역에서의 n-에피택셜층(3)의 두께를 같게 하면, 본 실시 형태의 것에서는, 저내압 소자 영역(17)의 두께를 실효적으로 두껍게 할 수 있다. 역으로, 저내압 소자 영역(17)에서의 실효적인 n-에픽셜층의 두께를 같게 하면, 본 실시 형태에서는, 고내압 분리 영역(16)에서의 n-에피택셜층(13)의 두께를 작게 할 수 있다.
이와 같은 구성의 반도체 장치에 의하면, n+매립 확산 영역(2)의 n-에피택셜층(3)으로의 부상량만큼을 작게 하고, 또한 n-에피택셜층(3)의 침입을 작게 하며, 저내압 소자 영역(17)과 고내압 분리 영역(16)의 쌍방을 최적 조건으로 할 수 있다.
또한, n-에피택셜층(3)의 두께의 최저 범위를 넘게 할 수 있다. 따라서, 저내압 소자(18)의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역(16)을 만들 수 있다.
[제6실시형태]
제6도는, 제5실시형태의 제5도의 구조를 갖는 반도체 장치를 제조하기 위한 제조 방법의 일례를 나타내는 도면이다. 제조 흐름을 서술하면, 먼저 제6(a)도에 도시하는 바와 같이, p-기판(1)상에 n+매립 확산 영역(2)을 형성하고, 그 위에 우선 논도프·에퍼택셜층(12)을, 예를 들어 두께 수 ㎛, 초기에 성장시킨다. 다음에, 제6(b)도에 도시하는 바와 같이, 원하는 조건의 n-에피택셜 성장을 행하여 n-에피택셜층(3)을 형성한다. 다음에, 열처리를 거치면, 각 영역의 모양은 제5(c)도에 도시하는 바와 같이 된다. 즉, 저내압 영역(17)에서는, 에피택셜층(12)이 논도프로서 저농도이기 때문에, n+매립 확산 영역(2)이 에피택셜층(3)으로 부상이 억제된다. 이 때, n+매립 확산 영역(2)이 논도프·에피택셜층(12)을 거의 관통하여 에피택셜층(3)에 연결하는 것과 같이 됨으로써, 저내압 소자인 바이폴라(Bip) 소자로의 영향은 없게 된다. 또한, CMOS에서는 에피택셜층(3)의 표면 영역 이외의 농도는 특성에 영향이 없다.
한편, 에피택셜층(12)이 논도프로서 저농도이기 때문에, 논도프· 에피택셜층(12)의 두께만큼, 얇게 성장시킨 n-에피택셜층(3)의 두께는 통상보다 얇게 된다.
즉, 제6도에도 도시하고 있고, 고내압 영역(16)에서의 n-에피택셜층(3)의 침식이 작게 된다. 또한, 리서프 조건에서의 실효적인 에피택셜층의 두께는, n-에피택셜층(3)만의 두께로 있기 때문에 실효적인 에피택셜층의 두께가 충분히 얇게 나온다.
또한, 논도프·에피택셜층(12)은 실제로는 저농도로 도프되어 있는 것은 피하고 있지만, n-에피택셜층(3)의 불순물 농도의 5분의 1(1/5) 이하가 바람직하다.
이와 같이, 저내압 소자 영역(17)의 에피택셜층의 두께를, 실질적으로 에피택셜층(3)과 에피택셜층(12)을 포개어 쌓는 것으로 하고, 고내압 분리 영역(16)의 에피택셜층의 두께를 에피택셜층(3)의 두께만으로 하는 것이 나오기 때문에, 저내압 소자 및 고내압 소자 쌍방의 특성을 만족하는 에피택셜층의 두께를 용이하게 얻는 것이 가능하게 된다.
이와 같은 제조 방법에 의하면, n+매립 확산 영역(2)의 n-에피택셜층(3)으로의 부상을 작게 하고, n-에피택셜층(3)의 침입을 작게 하며, 저내압 소자 영역과 고내압 분리 영역의 쌍방을 최적 조건으로 할 수 있다. 또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들 수 있다. 또한, 이와 같은 제조 방법에서는, 특성의 양호한 저내압 소자와 고내압 분리 영역을 바이폴라·트랜지스터(Bip.Tr)이나 바이폴라 CMOS(Bip. CMOS)의 표준 제조 흐름에서 내장되어 있다.
[제7실시형태]
제7실시형태는, 제5실시 형태의 제5도의 구조를 갖는 반도체 장치를 제조하기 위한 제조 방법이다. 본 제7실시 형태는, 제6실시 형태의 제6도에 도시하는 제조 방법에 있어서, 논도프·에피택셜층(16)을, p-에피택셜층(13)으로 변경한 것이다.
따라서, 그 제조 방법을 설명하기 위한 도면은, 제6실시 형태의 제6도와 마찬가지 것으로 된다. 제조 흐름을 서술하면, 제6(a)도에 도시하는 바와 같이, p-기판(1) 위에 n+매립 확산 영역(2)을 형성하고, 그 위에 먼저 p-에피택셜층(13)을, 예를 들어 두께 수 ㎛, 초기에 성장시킨다. 다음에 제6(b)도에 도시하는 바와 같이, 원하는 조건의 n-에피택셜 성장을 행하여 n-에피택셜층(3)을 형성한다. 다음에 열처리를 거치면, 각 영역의 모양은 제6(c)도에 도시하는 바와 같이 된다. 즉, 에피택셜층(13)은 p-이기 때문에, 고내압 분리 영역(16)에 있어서, 에피택셜층(3)의 p-기판(1)으로의 침입이 작지않다. 리서프 조건에서의 실효 에피택셜 두께는, 에피택셜층(3)만의 두께로 되는 실효적인 에피택셜층(3)의 두께가 충분히 얇게 나온다. 한편, 저내압 소자 영역(17)에서는, n+매립 확산 영역(2)이 p-에피택셜층(12)으로 부상하는 것이 억제된다. 다만, n+매립 확산 영역(2)은, n-에피택셜층(3)에 연결되도록 되기 때문에, 저내압소자인 Bip 소자로의 영향은 없게 된다. 또한, CMOS에 있어서도 특성에 영향하지 않는다.
이와 같이, 저내압 소자 영역(17)의 에피택셜층 두에를, 실질적으로 에피택셜층(3)과 에피택셜층(12)을 겹쳐 쌓고, 고내압 분리 영역(16)의 에피택셜층의 두께를 n-에피택셜층(3)만으로 하는 것이 나옴으로써, 저내압 소자 및 고내압 소자 쌍방의 특성을 만족하는 에피택셜층(3)의 두께를 용이하게 얻는 것이 가능하게 된다.
이와 같은 제조 방법에 의하면, n+매립 확산 영역(2)의 n-에피택셜층(3)으로의 부상량만큼을 적게 하고, n-에피택셜층(3)의 침식을 작게 하며, 저내압 소자 영역과 고내압 분리 영역의 쌍방을 최적 조건으로 할 수 있다. 또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들 수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자와 고내압 분리 영역을 바이폴라 트랜지스터(Bip. Tr)나 바이폴라 CMOS(Bip. CMOS)의 표준의 제조 흐름으로 내장되어 있다
[제8실시형태]
제7도는, 제5실시 형태의 제5도의 구조를 갖는 반도체 장치를 제조하기 위한 다른 제조 방법을 도시하는 도면이다. 제조 흐름을 서술하면, 먼저 제7(a)도에 도시하는 바와 같이, p-기판(1) 위에 n+매립 확산 영역(2)을 형성한다. 다음에, 에피택셜 성장 전에, 이 전면에 p형 불순물, 예를 들어 보론(B)을 주입하고, 보론 주입층(22)을 형성한다. 그 후, 제7(b)도에 도시하는 바와 같이, n-에피택셜층(3)을 성장시킨다. 열처리를 거친 후의 각 영역의 모양은, 제7(b)도에 도시하는 바와 같이 된다.
즉, 저내압 소자 영역(17)에서는, 보론 주입층(22)이 있기 때문에, n+매립 확산 영역(2)이 에피택셜층(3)으로 부상하는 것이 억제된다. 저내압 소자 영역(17)에서는, n+매립 확산 영역(2)의 농도가 충분히 높기 때문에, 보론 주입의 영향은 없다.
한편, 고내압 분리 영역(16)에서는, 보론 주입층(22)의 영향에 의해, n-에피택셜층(3)의 침식이 작게 되고, n-에피택셜층(3)의 두께가 실효적으로 얇게 된다. 이와 같이, 저내압 소자 영역(17)에 영향을 미치지 않고, 고내압 분리 영역(16)에서의 웨이퍼 흐름 완료 후의 n-에피택셜층(3)의 두께를 종래보다 얇게 하는 것이 가능하게 된다.
이 보론의 주입량은, 최종적으로 원하는 조건의 n-에피택셜층(3)을 성장시키는 웨이퍼 흐름이 완료했을 때, n-에피택셜층(3)과 보론 주입층(22)과 기판(1)의 불순물 프로필이 1차원으로 보였을 때 비등함 없는 것과 같은 주입 조건으로 한다. 이 경우, n-에피택셜층(3)과 P-기판(1)의 농도에 차가 있을 수 있으면 효과가 없기 때문에, n-에피택셜층(3)의 농도는, p-기판(1) 농도의 10배 이하가 바람직하다.
이와 같은 제조 방법에 의하면, n+매립 확산 영역(2)의 n-에피택셜층(3)으로의 부상을 적게 하고, n-에피택셜층(3)의 침식을 작게 하며, 저내압 소자 영역과 고내압 분리 영역의 쌍방을 최적 조건으로 할 수 있다. 또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 읽지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들 수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자와 고내압 분리 영역을 바이폴라·트랜지스터(Bip. Tr.)나 바이폴라 CMOS(Bip. CMOS)의 표준 제조 흐름으로 내장되어 있다.
[제9실시형태]
제8도는, 제5실시형태의 제5도의 구조를 갖는 반도체 장치를 제조하기 위한 다른 제조 방법을 도시하는 도면이다. 제조 흐름을 서술하면, 먼저 제8(a)도에 도시하는 바와 같이, p-기판(1)상에 n+매립 확산 영역(2)을 형성하기 위한 영역이 개구한 레지스트(21)를 시행한다. 그리고, 이 개구로부터, n형 불순물, 예를 들어 안티몬(Sb)을 고에너지로 주입하고, p-기판(1)의 주면으로부터 깊게 n+매립 확산 영역(2)을 형성한다. 그 후, 제8(b)도에 도시하는 바와 같이, 레지스트(21)를 제거하고, n-에피택셜층(3)을 성장시킨다. 이 경우, n+매립 확산 영역(2)은 고에너지 주입에 의하기 때문에, 그 불순물 농도는 표면보다 깊음으로 크게, 표면에서는 낮게 된다. n형 불순물, 예를 들어 안티몬(Sb)의 주입 조건은, 최종적으로는, 원하는 조건의 n-에피택셜층(3)을 성장시켰을 때, n+매립 확산 영역(2)이 n-에피택셜층(3)으로 부상하지 않도록, 또는 n-에피택셜층(3)의 P-기판(1)의 침식이 억제되도록, 고에너지 주입에 의한 주입으로 한다.
이와 같이 하면, 저내압 소자 영역(17)에서는, 안티몬(Sb) 주입을 위해, n+매립 확산 영역(2)이 에피택셜층(3)으로 부상하는 것이 억제된다. 또한, 저내압 소자영역(17)에서는, n+매립 화산 영역(2)의 농도가 충분히 높기 때문에, 안티몬 주입의 영향은 없다. 한편, 고내압 분리 영역(16)에서는, 안티몬 주입의 영향에 의해, n-에피택셜층(3)의 침식이 억제되고, n-에피택셜층(3)의 두께가 실효적으로 얇게 된다.
이와 같이, 저내압 소자 영역(17)에 영향을 미치지 않게, 고내압 분리 영역(16)에서의 웨이퍼 흐름 완료 후의 n-에피택셜층(3)의 두께를 종래보다 얇게 하는 것이 가능하게 된다.
이와 같이 하는 것으로, 에피택셜층(3)의 두께는, n+매립 확산 영역(2)의 n-에피택셜층(3)으로의 부상을 고려하지 않고 결정할 수 있고, 고내압 분리 영역(16)은 리서프 효과가 있는 에피택셜층(3)의 두께로 하는 것이 가능하다. 따라서, 저내압소자 및 고내압 소자 쌍방의 특성을 만족하는 에피택셜 두께를 용이하게 얻는 것이 가능하게 된다.
이와 같은 제조 방법에 의하면, n+매립 확산 영역(2)의 n-에피택셜층(3)으로의 부상을 적게 하고, n-에피택셜층(3)의 침식을 작게 하며, 저내압 소자 영역과 고내압 분리 영역의 쌍방을 최적 조건으로 할 수 있다. 또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들 수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자와 고내압 분리 영역을 바이폴라· 트랜지스터(Bip. Tr.)나 바이폴라 CMOS(Bip. CMOS)의 표준의 제조 흐름으로 내장되어 있다.
[제10실시형태]
제9도는, 본 발명의 제10실시형태의 반도체 장치를 도시하는 도면이다.
면에서와 같이, 본 실시 형태의 반도체 장치는, p-기판(1), n+매립 확산 영역(2), n-에피택셜층(3), p-확산 영역(4), p+확산 영역(5), n+확산 영역(6), p+확산 영역(7), n+확산 영역(8), 폴리실리콘 전극(9), 전극(10) 및 실리콘 산화막(11)을 구비하고 있다.
그리고, p-확산 영역(4)의 불순물 농도는 n-에피택셜층(3)보다 짙게, n-에피택셜층(3)의 불순물 농도는 p-기판(1)보다 짙게 형성되어 있다. 또한, p+확산 영역(5)은, 기판(1)에 이르도록 형성되어 있다. 이것에 더하여, 제9도의 반도체 장치는, n-확산영역(14)을 구비하고 있다.
또한, 본 반도체 장치는, 고내압 분리 영역(16), 저내압 소자 영역(17)을 구비하고 있다. 고내압 분리 영역(16)은, 그 외측에(제9도에서는 우측에) 이어서 고압부와의 내압 분리를 위한 영역으로서 기능하는 외에, 이 영역(16)에 고내압 분리용의 소자가 내장되어 있는 경우도 있다. 저내압 소자 영역(17)의 n-에피택셜층(3)의 주면에는, n-확산 영역(14)이 형성되고, 저내압 소자(18)가 내장되어 있다. 또 여기서, 저내압 소자란 CMOS 및 BIP 소자를 포함하고, 고내압 소자란, 리서프 기술을 사용한 소자를 말한다.
이와 같이, 저내압 소자 영역(17)의 n-에피택셜층(3) 가운데에, n-에피택셜층(3)보다 불순물 농도가 짙은 n-확산 영역(14)을 만드는 것으로, 저내압 소자 영역(17)의 n-확산 영역(14)의 농도를 짙게 하여, 예를 들어 저내압 소자인 p채널 MOS의 임계치 전압이 하강하지 않도록 하고, 고내압 분리 영역(16)의 n-에피택셜층(3)의 농도를 옅게 하여 리서프 조건을 만족하도록 하며, 각각의 농도를 조정할 수 있다.
이와 같이 하는 것으로, 저내압 소자 영역(17)의 n-에피택셜층(3)을 두껍게 할 수 있다. 또한, 고내압 분리 영역(16)의 n-에피택셜층(3)은 리서프 효과가 있는 에피택셜층 불순물 농도로 하여, 낮게 설정할 수 있기 때문에, 저내압 소자 및 고내압 소자쌍방의 특성을 만족하는 에피택셜층의 조건으로 하는 것이 가능하게 된다.
이와 같은 제조 방법에 의하면, 저내압 소자 영역과 고내압 분리 영역으로 에피택셜층(3)의 불순물 농도에 차이를 두고, 각각의 최적 조건으로 할 수 있다.
또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자와 고내압 분리 영역을 바이폴라 트랜지스터(Bip.Tr)나 바이폴라 CMOS(Bip. CMOS)의 표준제조 흐름으로 내장되어 있다
[제11실시형태]
제10도는, 본 발명의 제11실시형태의 반도체 장치를 도시하는 도면이다. 도면에 도시하는 바와 같이, 본 실시 형태의 반도체 장치는, p-기판(1), n+매립 확산영역(2), n-에피택셜층(3), p-확산 영역(4), p+확산 영역(5), n+확산 영역(6), p+확산영역(7), n+확산 영역(8), 폴리실리콘 전극(9), 전극(10) 및 실리콘 산화막(11)을 구비하고 있다. 그리고, p-확산 영역(40)의 불순물 농도는 n-에피택셜층(3)보다 짙게, n-에피택셜층(3)의 불순물 농도는 P-기판(1)보다 짙게 형성되어 있다. 또한, p+확산 영역(5)은, 기판(1)에 이르도록 형성되어 있다. 이상은, 제9도와 동일 또는 상당하는 부분을 도시하고, 마찬가지로 형성되어 있다. 이들에 더하여, 제10도의 반도체장치는, 저내압 소자 영역(17)의 p-기판(1)중에 n-매립 확산 영역(15)을 구비하고 있다. 이 n-매립 확산 영역(15)은, n+매립 확산 영역(2)보다 불순물 농도가 옅고, n-에피택셜층(3)으로의 부상량이 작게 되도록 형성되어 있다.
또한, 이 반도체 장치는, 고내압 분리 영역(16), 저내압 소자 영역(17)을 구비하고 있다. 고내압 분리 영역(16)은, 그 외측에(제10도에서는 우측에) 이어서 고압부와의 내압 분리를 위한 영역으로서 기능하는 외에, 이 영역(16)에 고내압 분리용의 소자가 내장되어 있는 경우도 있다. 저내압 소자 영역(17)에는 저내압 소자(18)가 내장되어 있다. 또한 여기서, 저내압 소자란 CMOS 및 BIP 소자를 포함하고, 고내압 소자란 리서프 기술을 사용한 소자를 말한다.
이와 같이, 저내압 소자 영역(17)의 매립 확산층(15)을 상술하는 바와 같은 n-매립 확산 영역(15)으로 하는 것으로, 종래의 반도체 장치에서 일으킨 바와 같은 저내압 소자인 nchMOS의 펀치스루를 막을 수 있다. 또한, 에피택셜층(3)의 두께는 n-매립 확산 영역(15)의 n-에피택셜층(3)으로의 부상을 고려하지 않고 결정 할 수 있다. 또한, 고내압 분리 영역(16)에서는, n-에피택셜층(3)의 침입이 작게, 리서프 효과가 있는 에피택셜층(3)의 두께로 하는 것이 가능하다.
이와 같은 제조 방법에 의하면, n+매립 확산 영역(2)의 n-에피택셜층(3)으로의 부상을 적게 하고, n-에피택셜층(3)의 침식을 작게 하며, 저내압 소자 영역과 고내압 분리 영역의 쌍방을 최적 조건으로 할 수 있다. 또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들 수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자와 고내압 분리 영역을 바이폴라·트랜지스터(Bip. Tr.)나 바이폴라 CMOS(Bip. CMOS)의 표준의 제조 흐름으로 만들어져 들어가 있다.
또, 제10도에 도시되어 있는 저내압 소자 영역(17)에 이어 더 외측에(도면에서는 좌측에), 다른 저내압 소자 영역을 설치하고, nan 트랜지스터 등을 내장되어 있을 경우, npn 트랜지스터 등은 매립 확산 영역의 저항이 특성에 영향하는 것의, 일반적으로 에피택셜층(3)의 두께로의 여유는 nch MOS보다 크기 때문에, Bip소자 영역은 통상의 n+매립 확산을 설치하고, MOS 소자 영역만을 n-확산 영역(15)으로 할 수 있다.
또, 제10도에 있어서, 고내압 분리 영역(16)의 매립 확산 영역을, 저내압 소자영역(17)의 n-매립 확산 영역(15)과 동시에 같은 농도로 형성할 수 있다. 또한, 이렇게 하여 형성한 고내압 분리 영역(16)의 n-매립 확산 영역중에 n+매립 확산 영역(2)을 형성하여 이중 구조로 할 수 있다. 이와 같이 한다면, 고내압 분리 영역(16)을 더욱 고내압화 할 수 있다.
[제12실시형태]
제11도는, 본 발명의 제12실시형태의 반도체 장치를 도시하는 도면이다. 본 실시 형태의 반도체 장치는, 제10실시형태와 제11실시형태를 조합시켜 적용한 것이다. 도면에서와 같이, 본 실시 형태의 반도체 장치는, p-기판(1), n+매립 확산영역(2), n-에피택셜층(3), p-확산 영역(4), p+확산 영역(5), n+확산 영역(6), p+확산영역(7), n+확산 영역(8), 폴리실리콘 전극(9), 전극(10) 및 실리콘 산화막(11)을 구비하고 있다. 그리고, p-확산 영역(4)의 불순물 농도는 n-에피택셜층(3)보다 짙게, n-에피택셜층(3)의 불순물 농도는 p-기판(1)보다 짙게 형성되어 있다. 또한, P+확산 영역(5)은, 기판(1)에 이르도록 형성되어 있다. 이상은, 제9 와 동일 또는 상당하는 부분을 도시하고, 마찬가지로 형성되어 있다. 이들에 더하여, 제11도의 반도체 장치는, 저내압 소자 영역(17)의 n-에피택셜층(3)의 주면에 n-확산 영역(14)을 구비하고 있고, 또한 저내압 소자 영역(17)의 p-기판(1)중에 n-매립 확산 영역(17)을 구비하고 있다. 이 n-확산 영역(15)은, n+매립 확산 영역(2)보다 불순물 농도가 옅고, n-에피택셜층(3)으로의 부상이 적도록 형성되어 있다.
또한, 본 반도체 장치는, 고내압 분리 영역(16), 저내압 소자 영역(17)을 구비하고 있다. 고내압 분리 영역(16)은, 그 외측에(제11도에서는 우측에) 이어서 고압부와의 내압 분리를 위한 영역으로서 기능하는 외에, 이 영역(16)에 고내압 분리용 소자가 내장되어 있는 경우도 있다. 저내압 소자 영역(17)에는 저내압 소자(18)가 내장되어 있다. 또 여기서, 저내압 소자란 CMOS 및 BIP소자를 포함하고, 고내압 소자란, 리서프 기술을 사용한 소자를 말한다.
이와 같이, 저내압 소자 영역(17)의 n-에피택셜층(3) 가운데에, n-에피택셜층(3)보다 불순물 농도가 짙은 n-확산 영역(14)을 만드는 것으로, 저내압 소자 영역(17)의 농도를 짙게 하고, 고내압 분리 영역(16)의 n-에피택셜층(3)의 농도를 옅게하며, 각각의 농도를 조정할 수 있다. 이와 같이 하는 것으로, 저내압 소자 영역(17)의 n-에피택셜층(3)을 얇게 할 수 있다. 또한, 고내압 분리 영역(16)은 리서프 효과가 있는 에피택셜층의 불순물 농도로서, 낮게 설정할 수 있기 때문에, 저내압 소자 및 고내압 소자 쌍방의 특성을 만족하는 에피택셜층의 조건으로 하는 것이 가능하다.
또한, n-확산 영역(15)은, n+매립 확산 영역(2)보다 불순물 농도가 옅고, n-에피택셜층(3)으로의 부상이 작도록 형성되어 있다. 이와 같이, 저내압 소자 영역(17)의 매립 확산층(15)을 농도가 옅은 n-확산 영역으로 하는 것으로, 종래의 반도체장치에서 일어나는 것과 같은, 예를 들어 저내압 소자인 nchMOS의 펀치스루를 막을 수 있다. 또한, 고내압 분리 영역(16)에서는, n-에피택셜층(3)의 침식이 작고, 리서프 효과가 있는 에피택셜층(3)의 두께로 하는 것이 가능하다. 이와 같이, 본 제12실시형태에서는, 제10실시형태와 제11실시형태의 특징을 동시에 갖고 있기 때문에, 저내압 소자 및 고내압 소자 쌍방의 특성을 만족하는 에피택셜 성장의 조건 범위를 넓게 할 수 있다.
이와 같은 제조 방법에 의하면, 저내압 소자 영역과 고내압 분리 영역에서 에피택셜층(3)의 불순물 농도에 차이를 두어 각각의 성장 조건으로 할 수 있다.
또한, n-에피택셜층(3)의 두께의 제어 범위를 넓게 할 수 있다. 따라서, 저내압 소자의 특성을 잃지 않고, 충분한 내압 분리를 할 수 있는 고내압 분리 영역을 만들수 있다. 또한, 이와 같은 제조 방법에서는, 특성이 양호한 저내압 소자와 고내압 분리 영역을 바이폴라·트랜지스터(Bip. Tr.)나 바이폴라 CMOS(Bip.CMOS)의 표준의 제조 흐름으로 내장되어 있다.

Claims (4)

  1. 제1도전형의 p-반도체 기판(1), 상기 반도체 기판 주면(主面)의 일부에 형성된 제2도전형의 n+매립 확산 영역(2), 상기 반도체 기판(1) 및 상기 매립 확산 영역(2)에 접하여 형성된 제2도전형의 n- 에피택셜층(3), 상기 반도체 기판(1)에 접한 상기 에피택셜층(3) 부분의 깊이와 불순물 농도가 표면화(resurface) 조건을 만족하도록 형성된 고내압 분리 영역(16), 및 상기 매립 확산 영역(2)에 접하여 형성된 상기 에피택셜층(3) 부분의 주면에 형성된 저내압 소자를 구비하며, 상기 반도체 기판(1)에 접하여 형성된 상기 에피택셜층(3) 부분의 주면을 상기 매립 확산 영역(2)에 접하여 형성된 상기 에피택셜층(3)의 주면보다 낮게 하고, 상기 고내압 분리 영역(16)은 상기 저내압 소자의 영역을 고전압 영역으로부터 분리한 것을 특징으로 하는 반도체 장치.
  2. 제1도전형의 p- 반도체 기판(1), 상기 반도체 기판(1) 주면의 일부에 형성된 제2도전형의 n+매립 확산 영역(2) 상기 반도체 기판(1) 및 상기 매립 확산 영역(2)에 접하여 형성되고, 상기 반도체 기판(1)에 접한 영역의 주면이 선택적으로 에칭된 제2도전형의 n- 에피택셜층(3), 상기 반도체 기판(1)에 접하여 선택적으로 에칭된 상기 에피택셜층(3) 부분의 깊이와 불순물 농도가 표면화 조건을 만족하도록 형성된 고내압 분리 영역(16), 및 상기 매립 확산 영역(2)에 접한 상기 에피택셜층(3) 부분의 주면에 형성된 저내압 소자를 구비하며, 상기 고내압 분리 영역(16)은 상기 저내압 소자의 영역을 고전압 영역으로부터 분리하는 것을 특징으로 하는 반도체 장치.
  3. 제1도전형의 p- 반도체 기판(1), 상기 반도체 기판 주면의 일부에 형성된 제2도전형의 n+ 매립 확산 영역(2), 상기 반도체 기판(1) 및 상기 매립 확산 영역(2)에 접하여 형성된 제2도전형의 n- 에피택셜층(3), 상기 반도체 기판(1)에 접한 상기 에피택셜층(3) 부분의 깊이와 불순물 농도가 표면화 조건을 만족하도록 형성된 고내압 분리 영역(16), 및 상기 매립 확산 영역(2)에 접하여 형성된 상기 에피택셜층(3)의 주면에 형성된 저내압 소자를 구비 하며, 상기 매립 확산 영역(2)의 상기 에피택셜층(3)으로의 부상을 억제하며, 상기 고내압 분리 영역(15)은 상기 저내압 소자의 영역을 고전압 영역으로부터 분리하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 고내압 분리 영역을 형성하는 상기 에피택셜층의 두께(단위 : cm)와 그 불순물 농도(단위 : /㎤)와의 곱이, 9.0 × 1011(단위 : /㎠) 이하로 되도록 한 것을 특징으로 하는 반도체 장치.
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