JPS59186359A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59186359A JPS59186359A JP6074683A JP6074683A JPS59186359A JP S59186359 A JPS59186359 A JP S59186359A JP 6074683 A JP6074683 A JP 6074683A JP 6074683 A JP6074683 A JP 6074683A JP S59186359 A JPS59186359 A JP S59186359A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は一つの基体中にバイポーラトランジスタと絶縁
ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）とを有す
る半嗜体集積回路、例えばビテオ出力回路のワンチップ
化技術に関する。
ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）とを有す
る半嗜体集積回路、例えばビテオ出力回路のワンチップ
化技術に関する。
ビデオ出力回路として第１図に示すように、バイポーラ
形トランジスタＱ、＋ とＭＯ８ＦＥＴＱ２とをカス
ケード接続し穴回路がある。ところで、トランジスタと
パワーＭＯ８ＦＥＴとでは全く異なるプロセスを紅で製
造をわるｋめ、これ捷では別個のチップに形成し、ハイ
ブリ４．トエＣとして構ｂＶするのが普う…であり、両
者を外部リードケ介［て接続するため面倒なボンディン
グ工程を必要とし、又、放熱性がわるくなる等の問題が
あった。
形トランジスタＱ、＋ とＭＯ８ＦＥＴＱ２とをカス
ケード接続し穴回路がある。ところで、トランジスタと
パワーＭＯ８ＦＥＴとでは全く異なるプロセスを紅で製
造をわるｋめ、これ捷では別個のチップに形成し、ハイ
ブリ４．トエＣとして構ｂＶするのが普う…であり、両
者を外部リードケ介［て接続するため面倒なボンディン
グ工程を必要とし、又、放熱性がわるくなる等の問題が
あった。
そこでこハらを一つのチップに組込んでモノリシリク化
することが考えら力るがバイポーラ形トランジスタとＭ
ＯＳ Ｆ Ｅ Ｔ ％にパワー用の縦形ＭＯ８ＦＥＴ
とを一つのシリコン基板に組込む場合にアイソレーショ
ン（電気的隔離）やゲート接地が禍造的に困難であると
−う問題があった。
することが考えら力るがバイポーラ形トランジスタとＭ
ＯＳ Ｆ Ｅ Ｔ ％にパワー用の縦形ＭＯ８ＦＥＴ
とを一つのシリコン基板に組込む場合にアイソレーショ
ン（電気的隔離）やゲート接地が禍造的に困難であると
−う問題があった。
本発明の目的は一つの半導体基板にバイポーラ形トラン
ジスタとパワー用ｂｉ ＯＳ Ｆ Ｅ Ｔ ’（］−組
込むことにより集積化することにあり、他の目的はビデ
オ出力回路のモノリン２り化による高性能化にある、 ［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を節卯に餅明アれば、一つの半導体基体内にバイポーラ
ｎｐｎ）ランジスタと横形のｎチャネルＭＯ８ＦＫＴと
を形成し、かっこわらをカスコード接続することにより
、モノリン、り化し７に廊性能のビデオ出力回路金利る
ものである。
ジスタとパワー用ｂｉ ＯＳ Ｆ Ｅ Ｔ ’（］−組
込むことにより集積化することにあり、他の目的はビデ
オ出力回路のモノリン２り化による高性能化にある、 ［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を節卯に餅明アれば、一つの半導体基体内にバイポーラ
ｎｐｎ）ランジスタと横形のｎチャネルＭＯ８ＦＫＴと
を形成し、かっこわらをカスコード接続することにより
、モノリン、り化し７に廊性能のビデオ出力回路金利る
ものである。
〔実施例〕Ｉ
第２図は一つの半導体基体内にビデオ出力回路ｒ（おけ
るバイポーラトランジスタとオフセント・ゲートＭＯ８
ＦＥＴとを共存させた場合の一実飽例の原理的構造を示
す。
るバイポーラトランジスタとオフセント・ゲートＭＯ８
ＦＥＴとを共存させた場合の一実飽例の原理的構造を示
す。
１けｐ４−型Ｓｉ（シリコン）基板、２はｐ型８１層で
ｐ 型基板１上に一部で０４−ｆＭ埋込層３を介し７て
エピタキシャル成長させものである。４はエピタキシャ
ル層の一部に形成しｆ（［１型慟城である。
ｐ 型基板１上に一部で０４−ｆＭ埋込層３を介し７て
エピタキシャル成長させものである。４はエピタキシャ
ル層の一部に形成しｆ（［１型慟城である。
このｎ型領域４表面にバイポーラｎｐｎ）ランジスタＱ
Ｉが形成され、ｎ型領域の形ｆｆはわないエピタキシャ
ルｐ型層２表面にｎチャネルＭ ＯＳ ＦＥＴＱ２が形
成さねＺ・。Ｑｌはベースとなるｐ型領域５．エミ、、
夕となるｎ 型領域６．コレクタ取出し５部となるｎ
型領域７から構広さノ９る。一方、Ｑ２けソースとなる
ｎ 型領域８．ドレインとなるｎＱυ６白域９．オフ上
１．トゲートとなるｎ−ハリ層１０．絶縁ゲート１１か
ら構成される。１２け表面絶縁膜 １３け各領域にオー
ミックコンタクトｊるＡ４電極である。ｎｐｎ ）ラン
ジスタＱ１のコレクタ電極０（ｄｎチャネルＭＯ８ＦＥ
ＴＱ２のソース電極Ｓと共通のｈｔＱ極によってカスコ
ード接続さ）］る。
Ｉが形成され、ｎ型領域の形ｆｆはわないエピタキシャ
ルｐ型層２表面にｎチャネルＭ ＯＳ ＦＥＴＱ２が形
成さねＺ・。Ｑｌはベースとなるｐ型領域５．エミ、、
夕となるｎ 型領域６．コレクタ取出し５部となるｎ
型領域７から構広さノ９る。一方、Ｑ２けソースとなる
ｎ 型領域８．ドレインとなるｎＱυ６白域９．オフ上
１．トゲートとなるｎ−ハリ層１０．絶縁ゲート１１か
ら構成される。１２け表面絶縁膜 １３け各領域にオー
ミックコンタクトｊるＡ４電極である。ｎｐｎ ）ラン
ジスタＱ１のコレクタ電極０（ｄｎチャネルＭＯ８ＦＥ
ＴＱ２のソース電極Ｓと共通のｈｔＱ極によってカスコ
ード接続さ）］る。
上記半導体装置の製造プロセスが第３図〜第７図に工程
断「４１図によって示されるＤ以下各工程に従−りて四
明する。
断「４１図によって示されるＤ以下各工程に従−りて四
明する。
（１）第３図に７」クアように低比抵扮のｐ＋型型上１
基４５Ｉｌ、 ｉ用意しその表面の一部に８１）（アン
チモン）ｌ拡散してｎ＋ルｊ埋込層３を形成した士に甚
比抵打１のｐ型Ｓ１層２をエピタキシャル成長きせ、こ
の体表面の際化膜（ＳｉＯｚ）１２をマスクにＰ（リン
）全イオン打込み、拡散してｎ型ウェル４をｎ＋＋埋込
層に接続するように形成する。
基４５Ｉｌ、 ｉ用意しその表面の一部に８１）（アン
チモン）ｌ拡散してｎ＋ルｊ埋込層３を形成した士に甚
比抵打１のｐ型Ｓ１層２をエピタキシャル成長きせ、こ
の体表面の際化膜（ＳｉＯｚ）１２をマスクにＰ（リン
）全イオン打込み、拡散してｎ型ウェル４をｎ＋＋埋込
層に接続するように形成する。
（２） バイポーラ側でコレクタ取出し部拡散のｋめ
一部に高濃度のＰ （Ｉｌン）全イオン打込みし、ペー
ス拡散のための他部にＢ（ボロン）をイオン打込みし、
アニールすることにより第４図に示すようにペースｐ型
領域５及びコレクタｎ１−型領域７を形成する。
一部に高濃度のＰ （Ｉｌン）全イオン打込みし、ペー
ス拡散のための他部にＢ（ボロン）をイオン打込みし、
アニールすることにより第４図に示すようにペースｐ型
領域５及びコレクタｎ１−型領域７を形成する。
（３）第５図に示すようにｐ型Ｓ１層２の表面の酸化膜
１２の一部を除去し、熱酸化によってう丁いゲート酸化
膜１３全形広し左後、ボＩＪ Ｓ ｉ （又はＭｏ ）
ｋデポジットし、パターニングでることによりＭＯＳ
Ｆ ＥＴの絶縁ゲート１１全形原する。
１２の一部を除去し、熱酸化によってう丁いゲート酸化
膜１３全形広し左後、ボＩＪ Ｓ ｉ （又はＭｏ ）
ｋデポジットし、パターニングでることによりＭＯＳ
Ｆ ＥＴの絶縁ゲート１１全形原する。
（４）第６図に示すようにバイポーラ側のエミ、り拡散
及びＭＯＳＦＥＴ側のソース・トレイン拡散の女めＡｓ
（ヒ素）等全選択的にイオン打込み（又はテポジ、、）
）してｎ＋型領領域６８．９を形成する。
及びＭＯＳＦＥＴ側のソース・トレイン拡散の女めＡｓ
（ヒ素）等全選択的にイオン打込み（又はテポジ、、）
）してｎ＋型領領域６８．９を形成する。
（５）第７図に示すように絶縁ゲート１１ケマスクとし
てＡ８等全イオン打込みすることにより耐圧強化のｋめ
のオフセラトゲ−）ｎ−型層１０會形成する。この後、
表面を０ＶＤ−８ｉＯ□等で覆い、コンタクトホトエツ
チング後Ａ／ ｉｔ パＩ−＝ングを行なうことによっ
て第２図に示されるゲート接地形半導体装置が得られる
。
てＡ８等全イオン打込みすることにより耐圧強化のｋめ
のオフセラトゲ−）ｎ−型層１０會形成する。この後、
表面を０ＶＤ−８ｉＯ□等で覆い、コンタクトホトエツ
チング後Ａ／ ｉｔ パＩ−＝ングを行なうことによっ
て第２図に示されるゲート接地形半導体装置が得られる
。
〔実施例〕■
第８図は一つの半導体基体内にビデオ出力回路における
バイポーラトランジスタとＤＳＡ構造のＭ ＯＳ Ｆ
Ｅ Ｔと全共存させた他の一実施例の原理的構造を示す
。
バイポーラトランジスタとＤＳＡ構造のＭ ＯＳ Ｆ
Ｅ Ｔと全共存させた他の一実施例の原理的構造を示す
。
同図において２１は高片抵抗ｐ−型Ｓ１基敬、２２け低
止抵抗ｐ＋型層、２３はｎ型ｓｉｔでｐ−型基板２】上
に一部でｎ型埋込層２４ケ介してエピタキシャル成長さ
せＬものである。このｒｌｌ 型埋込層２４」−のｎ
型層表面にバイポーラｎｐｎ）ランジスタＱ１が形成さ
れ、ｎ型層表面の細部にｐ塑つェル２５が形／ＪＹさね
、この部分にＤＳＡ型ｎチャネルＭ ＯＳ Ｆ Ｋ Ｔ
Ｑ ２が形成される。
止抵抗ｐ＋型層、２３はｎ型ｓｉｔでｐ−型基板２】上
に一部でｎ型埋込層２４ケ介してエピタキシャル成長さ
せＬものである。このｒｌｌ 型埋込層２４」−のｎ
型層表面にバイポーラｎｐｎ）ランジスタＱ１が形成さ
れ、ｎ型層表面の細部にｐ塑つェル２５が形／ＪＹさね
、この部分にＤＳＡ型ｎチャネルＭ ＯＳ Ｆ Ｋ Ｔ
Ｑ ２が形成される。
Ｑ、 ＋けベースとなるｐ型領域２６．エミ、夕となる
ｎ″−視領域２７、コレクタ取出し部となるｎ＋型領領
域２８ら構成される。一方、Ｑ２けｐ型ウェル２５の表
面をチャネル部、ソースとなるｒｌ＋型頒域２９．ドレ
インとなるＤ＋型仰琥３０及びチャネル部上の絶縁ゲー
ト３１から構成でわる。
ｎ″−視領域２７、コレクタ取出し部となるｎ＋型領領
域２８ら構成される。一方、Ｑ２けｐ型ウェル２５の表
面をチャネル部、ソースとなるｒｌ＋型頒域２９．ドレ
インとなるＤ＋型仰琥３０及びチャネル部上の絶縁ゲー
ト３１から構成でわる。
なお、３２は表面絶縁膜、３３け各領域にオーミ、ツク
コンタクトするＡｔ電極である。この例においてもｎｐ
ｎ）ランジスタＱ１のコレクタ電極（Ｃ）はｎチャネル
ＭＯＥＩＦＥＴのソース電極３と共通のＡｌ電極によっ
てカスコード接続される。
コンタクトするＡｔ電極である。この例においてもｎｐ
ｎ）ランジスタＱ１のコレクタ電極（Ｃ）はｎチャネル
ＭＯＥＩＦＥＴのソース電極３と共通のＡｌ電極によっ
てカスコード接続される。
上記手導体装簡の製造プロセスが第９図〜第１２図に工
程断面図によって示される。以下各工程に従って詣明す
る。
程断面図によって示される。以下各工程に従って詣明す
る。
（１）第９図に示すようにｐ−型Ｓ１基＋Ｊｊ２１會用
意し、その一方の面（下面）にＢ（ボロン）を拡散して
ｐ４−型層２２を形成し、他方の面（上面）に一部でｎ
＋＋埋込層２４を選択拡散により形成した上に高比抵拐
のｎ型Ｓｉ層２３をエピタキシャル成長させ、ｎ型Ｓ１
層衣面の酸化膜３４をマスクにＢ（ボロン）？］ｌ″イ
オン打込み、拡散することによりｐ型ウェル２５ｉｐ−
型基板２１に接続１″るように形成する。
意し、その一方の面（下面）にＢ（ボロン）を拡散して
ｐ４−型層２２を形成し、他方の面（上面）に一部でｎ
＋＋埋込層２４を選択拡散により形成した上に高比抵拐
のｎ型Ｓｉ層２３をエピタキシャル成長させ、ｎ型Ｓ１
層衣面の酸化膜３４をマスクにＢ（ボロン）？］ｌ″イ
オン打込み、拡散することによりｐ型ウェル２５ｉｐ−
型基板２１に接続１″るように形成する。
（２） バイポーラ側でコレクタ取出し拡散のため一
部にｐ （ｌｌン）全イオン打込みし、次いでベース拡
散のためＢ（ボロン）全イオン打込みし、アニールする
ことにより第１０図に示すようにペース′ｐ型領域２６
とコレクタｎ 型頓域２８を形成する。
部にｐ （ｌｌン）全イオン打込みし、次いでベース拡
散のためＢ（ボロン）全イオン打込みし、アニールする
ことにより第１０図に示すようにペース′ｐ型領域２６
とコレクタｎ 型頓域２８を形成する。
（３）第１１図に示すようしてバイポーラ側でエミ、。
夕、 Ｍ ＯＳ Ｉ＋″Ｅ Ｔ １′ｉ！ｌｌでソース
・ドレイン拡散のためＡ日（ヒ素）等全イオン打込みし
、アニールすることによりエミ、、 ｉ ｎ 型領域
２７．ソース計櫂ノ領域２９．ドレインΩ 型領域３０
全形叡する。
・ドレイン拡散のためＡ日（ヒ素）等全イオン打込みし
、アニールすることによりエミ、、 ｉ ｎ 型領域
２７．ソース計櫂ノ領域２９．ドレインΩ 型領域３０
全形叡する。
（４）第１２図に示すように、Ｍ ＯＳ １” Ｋ Ｔ
側のｐ型つェル嚢面の酸化膜？いっ女んＪ−［ｙ、り除
き、熱酸化Ｖ（よっ１う１−いゲート酸化膜３５を形成
する。
側のｐ型つェル嚢面の酸化膜？いっ女んＪ−［ｙ、り除
き、熱酸化Ｖ（よっ１う１−いゲート酸化膜３５を形成
する。
このあとコンタクトホトエッチを行ない、表面にＡｆｋ
蒸ガ・し、バターニングすることにより、第８［ス：に
／Ｊ＜さｉ７るゲート接地型生漕体装置を完成する。な
お、上記絶縁グー）ｉＡ４で形成する代りにポリＳ１又
はＭＯ等の耐熱制料を使用し、このＰ縁ゲートヲマスク
として自己整合的にソース・ドレイン電極又はオフセッ
ト部ケ形５！２１１−るようにしてもよい。
蒸ガ・し、バターニングすることにより、第８［ス：に
／Ｊ＜さｉ７るゲート接地型生漕体装置を完成する。な
お、上記絶縁グー）ｉＡ４で形成する代りにポリＳ１又
はＭＯ等の耐熱制料を使用し、このＰ縁ゲートヲマスク
として自己整合的にソース・ドレイン電極又はオフセッ
ト部ケ形５！２１１−るようにしてもよい。
本発明の一つの実施例によりば、同−半導体基体内にバ
イポーラトランジスタとオフセ、、）＃；造ノハワー？
、４０ Ｓ Ｆ Ｅ Ｔが形５＋ｉキれ横形であること
によりカスコード接続に適合しゲート接地構造が可能で
ありビデオ出力回路として充分な耐圧性？有するモノリ
シックなモノリシックＩＣが実現でき、前記発明の目的
が連取できる。
イポーラトランジスタとオフセ、、）＃；造ノハワー？
、４０ Ｓ Ｆ Ｅ Ｔが形５＋ｉキれ横形であること
によりカスコード接続に適合しゲート接地構造が可能で
ありビデオ出力回路として充分な耐圧性？有するモノリ
シックなモノリシックＩＣが実現でき、前記発明の目的
が連取できる。
本発明の仙の一つの実施例（によれ−゛同−半漕体基板
上にバイポーラトランジスタとＤＳＡ構造のＭＯＳＦＥ
Ｔが形成され、ＤＳＡ構造であることによりカスコード
接続に適合し、かつゲート接地が可能であり、又、ビデ
オ出力回路として充分な耐圧性を具備するコンパクトな
モノリ／、７クエＣが実現でき、前記発明の目的が達１
Ｎできる。
上にバイポーラトランジスタとＤＳＡ構造のＭＯＳＦＥ
Ｔが形成され、ＤＳＡ構造であることによりカスコード
接続に適合し、かつゲート接地が可能であり、又、ビデ
オ出力回路として充分な耐圧性を具備するコンパクトな
モノリ／、７クエＣが実現でき、前記発明の目的が達１
Ｎできる。
辺上本発明によってなさｉまた発明を実施例にもとづき
具体的に説明したが本発明は上記実於声、）に限定さ′
ＦｌＺものではなく、その要旨を逸鋭しない節回で種々
変更可能であることはいう寸でもない。
具体的に説明したが本発明は上記実於声、）に限定さ′
ＦｌＺものではなく、その要旨を逸鋭しない節回で種々
変更可能であることはいう寸でもない。
女とえば、基板やトランジスタの導電型を逆にしＲもの
も同様（て適用できる。
も同様（て適用できる。
本発明は一つの基板上にバイポーラ素子とＭＯＳ １’
Ｅ Ｔ素子とをカスコード接続させて併存させ、かつ
接地ゲート形とする回路の全てに適用できる。
Ｅ Ｔ素子とをカスコード接続させて併存させ、かつ
接地ゲート形とする回路の全てに適用できる。
本発明ｔｒＪ’ ％にビデオ出力回路、広＠琥オペアン
プ等に利用して有効である。
プ等に利用して有効である。
第１図はパワーＭＯ８ＦＥＴｉ使用し、たビデオ出力回
路の一例な示す回路図である。 第２図回本発明においてバイポーラトランジスタとオフ
セットグ−）Ｍ Ｏ８Ｆ ＫＴｉ有する半濤体装価の一
実施例全示１−断面図である。 第３図１〜第７図は第２図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 第８図は本発明においてバイポーラトランジスタとＤＳ
Ａ構造ＭＯ８１３’ＢＴを有する半導体装置の一実旋例
を示す断面図である。 第９図〜第１２図は第８図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 １・・ｐ 型Ｓ１基板、２・エピタキシャルｎ型Ｓ１層
、３・・・ｎ″−型埋込層、４・・ｎ″−型ウェル、５
・に−スル型領域、６・エミッタｎ 型領域、７・・・
コレクタ取出しＤ 型領域、８−・・ソースＤ＋型頒域
、９・・・ドレイン１′１ 型領域、１０・・・オフ
セットグー）ｎ−型層、１１・・・絶縁ゲート、２１・
・・ｐ−型Ｓ１基板、２２・・ｐ 型層、２３・・・エ
ピタキシャルｎ型Ｓ１層、２４・・・ｎ 型埋込層、２
５・ｐ型ウェル、２６・・・ベースｐＬＶｌｉ域、２７
・・エミ１．りｎ＋型頭域、２８・・・コレクタ取出し
ｎ 型頼域、２９・・・ソースｎ＋型領塘、３０・ドレ
インｎ＋型値域、３１・・・絶縁ゲート。 代理人 弁理士 高 橋 明 夫す、。 第 １ 図 第 ３ 図 第 ４ 図 第 ｂ 図 Ｊ 第 ７ 図 第 ８ 図 第 ９ 図
路の一例な示す回路図である。 第２図回本発明においてバイポーラトランジスタとオフ
セットグ−）Ｍ Ｏ８Ｆ ＫＴｉ有する半濤体装価の一
実施例全示１−断面図である。 第３図１〜第７図は第２図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 第８図は本発明においてバイポーラトランジスタとＤＳ
Ａ構造ＭＯ８１３’ＢＴを有する半導体装置の一実旋例
を示す断面図である。 第９図〜第１２図は第８図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 １・・ｐ 型Ｓ１基板、２・エピタキシャルｎ型Ｓ１層
、３・・・ｎ″−型埋込層、４・・ｎ″−型ウェル、５
・に−スル型領域、６・エミッタｎ 型領域、７・・・
コレクタ取出しＤ 型領域、８−・・ソースＤ＋型頒域
、９・・・ドレイン１′１ 型領域、１０・・・オフ
セットグー）ｎ−型層、１１・・・絶縁ゲート、２１・
・・ｐ−型Ｓ１基板、２２・・ｐ 型層、２３・・・エ
ピタキシャルｎ型Ｓ１層、２４・・・ｎ 型埋込層、２
５・ｐ型ウェル、２６・・・ベースｐＬＶｌｉ域、２７
・・エミ１．りｎ＋型頭域、２８・・・コレクタ取出し
ｎ 型頼域、２９・・・ソースｎ＋型領塘、３０・ドレ
インｎ＋型値域、３１・・・絶縁ゲート。 代理人 弁理士 高 橋 明 夫す、。 第 １ 図 第 ３ 図 第 ４ 図 第 ｂ 図 Ｊ 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １ 同−半導体基体内にバイポーラＩｉ ｐ ｎ （ｐ
ｎｐ）トランジスタとｎ（ｐ’）チャネル絶縁ゲート
電界効果トランジスタとが形成され、両者がカスコード
接続されていることを特徴とする半濁＃、装簡。 ２ 上記、バイポーラｎｐｎ）ランジスタｌｄ’ｐ２Ｆ
学麹体基板の上に形成さね女エピタキシャル半導体層の
一部をコレクタのためのｎ型層とし、このΩ型層の表面
にベースのｋめのｐ型層が形成源わ、このｐ型層の表面
の一部にエミ、りのためのｎ型層が形成さね、上記ｎチ
ャネル絶縁ゲート電界効果トランジスタは上記エピタキ
シャル生酒体層をｐ型層としてその表面の一部にソース
ドレインのｌｒ−めのｎ型拡散層が形成され、ソース
、ドレイン間のｐ型層の表面にオフセ、ト部を肩する絶
縁フートが形成され穴ものである特許請求の範囲第１項
に記載の半導体装置。 ３ 上Ｌｅバイポーラｎｐｎ トランジスタはｐＷ半導
体基板の上に形成されたエピタキシャルｎ型半導体層の
一部をコレクタとしてこのｎ型層の表面の一部にベース
のためのｐ型層が形成され、このｐ型層の表面の一部に
エミ、、夕のためのｎ型層が形成され、上記ｎチャネル
絶縁ゲート電界効果トランジスタは上記エピタキシャル
ｎｉ半濤体層の一部に表面からｐ型基板に達するｐ型ウ
ェルがチャネル部として形成さ消え ｐ型ウェル表面の
一部に絶縁ゲートが形成され、この絶縁ゲート金はさん
でｐ型ウェルの表面の一部及びエピタキシャルｎ型半導
体層の表面の一部にソース・ドレインのためのΩ型層が
形成されｋものである特許請求の範囲第１項に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6074683A JPS59186359A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6074683A JPS59186359A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186359A true JPS59186359A (ja) | 1984-10-23 |
Family
ID=13151138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6074683A Pending JPS59186359A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927776A (en) * | 1985-10-17 | 1990-05-22 | Nec Corporation | Method of producing semiconductor integrated circuit device including bipolar transistor and insulated gate field effect transistor |
| US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
-
1983
- 1983-04-08 JP JP6074683A patent/JPS59186359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4927776A (en) * | 1985-10-17 | 1990-05-22 | Nec Corporation | Method of producing semiconductor integrated circuit device including bipolar transistor and insulated gate field effect transistor |
| US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
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