JPS59186359A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59186359A JPS59186359A JP6074683A JP6074683A JPS59186359A JP S59186359 A JPS59186359 A JP S59186359A JP 6074683 A JP6074683 A JP 6074683A JP 6074683 A JP6074683 A JP 6074683A JP S59186359 A JPS59186359 A JP S59186359A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は一つの基体中にバイポーラトランジスタと絶縁
ゲート電界効果トランジスタ(MOSFET)とを有す
る半嗜体集積回路、例えばビテオ出力回路のワンチップ
化技術に関する。
ゲート電界効果トランジスタ(MOSFET)とを有す
る半嗜体集積回路、例えばビテオ出力回路のワンチップ
化技術に関する。
ビデオ出力回路として第1図に示すように、バイポーラ
形トランジスタQ、+ とMO8FETQ2とをカス
ケード接続し穴回路がある。ところで、トランジスタと
パワーMO8FETとでは全く異なるプロセスを紅で製
造をわるkめ、これ捷では別個のチップに形成し、ハイ
ブリ4.トエCとして構bVするのが普う…であり、両
者を外部リードケ介[て接続するため面倒なボンディン
グ工程を必要とし、又、放熱性がわるくなる等の問題が
あった。
形トランジスタQ、+ とMO8FETQ2とをカス
ケード接続し穴回路がある。ところで、トランジスタと
パワーMO8FETとでは全く異なるプロセスを紅で製
造をわるkめ、これ捷では別個のチップに形成し、ハイ
ブリ4.トエCとして構bVするのが普う…であり、両
者を外部リードケ介[て接続するため面倒なボンディン
グ工程を必要とし、又、放熱性がわるくなる等の問題が
あった。
そこでこハらを一つのチップに組込んでモノリシリク化
することが考えら力るがバイポーラ形トランジスタとM
OS F E T %にパワー用の縦形MO8FET
とを一つのシリコン基板に組込む場合にアイソレーショ
ン(電気的隔離)やゲート接地が禍造的に困難であると
−う問題があった。
することが考えら力るがバイポーラ形トランジスタとM
OS F E T %にパワー用の縦形MO8FET
とを一つのシリコン基板に組込む場合にアイソレーショ
ン(電気的隔離)やゲート接地が禍造的に困難であると
−う問題があった。
本発明の目的は一つの半導体基板にバイポーラ形トラン
ジスタとパワー用bi OS F E T ’(]−組
込むことにより集積化することにあり、他の目的はビデ
オ出力回路のモノリン2り化による高性能化にある、 [発明の概要] 本願において開示される発明のうち代表的なものの概要
を節卯に餅明アれば、一つの半導体基体内にバイポーラ
npn)ランジスタと横形のnチャネルMO8FKTと
を形成し、かっこわらをカスコード接続することにより
、モノリン、り化し7に廊性能のビデオ出力回路金利る
ものである。
ジスタとパワー用bi OS F E T ’(]−組
込むことにより集積化することにあり、他の目的はビデ
オ出力回路のモノリン2り化による高性能化にある、 [発明の概要] 本願において開示される発明のうち代表的なものの概要
を節卯に餅明アれば、一つの半導体基体内にバイポーラ
npn)ランジスタと横形のnチャネルMO8FKTと
を形成し、かっこわらをカスコード接続することにより
、モノリン、り化し7に廊性能のビデオ出力回路金利る
ものである。
〔実施例〕I
第2図は一つの半導体基体内にビデオ出力回路r(おけ
るバイポーラトランジスタとオフセント・ゲートMO8
FETとを共存させた場合の一実飽例の原理的構造を示
す。
るバイポーラトランジスタとオフセント・ゲートMO8
FETとを共存させた場合の一実飽例の原理的構造を示
す。
1けp4−型Si(シリコン)基板、2はp型81層で
p 型基板1上に一部で04−fM埋込層3を介し7て
エピタキシャル成長させものである。4はエピタキシャ
ル層の一部に形成しf([1型慟城である。
p 型基板1上に一部で04−fM埋込層3を介し7て
エピタキシャル成長させものである。4はエピタキシャ
ル層の一部に形成しf([1型慟城である。
このn型領域4表面にバイポーラnpn)ランジスタQ
Iが形成され、n型領域の形ffはわないエピタキシャ
ルp型層2表面にnチャネルM OS FETQ2が形
成さねZ・。Qlはベースとなるp型領域5.エミ、、
夕となるn 型領域6.コレクタ取出し5部となるn
型領域7から構広さノ9る。一方、Q2けソースとなる
n 型領域8.ドレインとなるnQυ6白域9.オフ上
1.トゲートとなるn−ハリ層10.絶縁ゲート11か
ら構成される。12け表面絶縁膜 13け各領域にオー
ミックコンタクトjるA4電極である。npn )ラン
ジスタQ1のコレクタ電極0(dnチャネルMO8FE
TQ2のソース電極Sと共通のhtQ極によってカスコ
ード接続さ)]る。
Iが形成され、n型領域の形ffはわないエピタキシャ
ルp型層2表面にnチャネルM OS FETQ2が形
成さねZ・。Qlはベースとなるp型領域5.エミ、、
夕となるn 型領域6.コレクタ取出し5部となるn
型領域7から構広さノ9る。一方、Q2けソースとなる
n 型領域8.ドレインとなるnQυ6白域9.オフ上
1.トゲートとなるn−ハリ層10.絶縁ゲート11か
ら構成される。12け表面絶縁膜 13け各領域にオー
ミックコンタクトjるA4電極である。npn )ラン
ジスタQ1のコレクタ電極0(dnチャネルMO8FE
TQ2のソース電極Sと共通のhtQ極によってカスコ
ード接続さ)]る。
上記半導体装置の製造プロセスが第3図〜第7図に工程
断「41図によって示されるD以下各工程に従−りて四
明する。
断「41図によって示されるD以下各工程に従−りて四
明する。
(1)第3図に7」クアように低比抵扮のp+型型上1
基45Il、 i用意しその表面の一部に81)(アン
チモン)l拡散してn+ルj埋込層3を形成した士に甚
比抵打1のp型S1層2をエピタキシャル成長きせ、こ
の体表面の際化膜(SiOz)12をマスクにP(リン
)全イオン打込み、拡散してn型ウェル4をn++埋込
層に接続するように形成する。
基45Il、 i用意しその表面の一部に81)(アン
チモン)l拡散してn+ルj埋込層3を形成した士に甚
比抵打1のp型S1層2をエピタキシャル成長きせ、こ
の体表面の際化膜(SiOz)12をマスクにP(リン
)全イオン打込み、拡散してn型ウェル4をn++埋込
層に接続するように形成する。
(2) バイポーラ側でコレクタ取出し部拡散のkめ
一部に高濃度のP (Ilン)全イオン打込みし、ペー
ス拡散のための他部にB(ボロン)をイオン打込みし、
アニールすることにより第4図に示すようにペースp型
領域5及びコレクタn1−型領域7を形成する。
一部に高濃度のP (Ilン)全イオン打込みし、ペー
ス拡散のための他部にB(ボロン)をイオン打込みし、
アニールすることにより第4図に示すようにペースp型
領域5及びコレクタn1−型領域7を形成する。
(3)第5図に示すようにp型S1層2の表面の酸化膜
12の一部を除去し、熱酸化によってう丁いゲート酸化
膜13全形広し左後、ボIJ S i (又はMo )
kデポジットし、パターニングでることによりMOS
F ETの絶縁ゲート11全形原する。
12の一部を除去し、熱酸化によってう丁いゲート酸化
膜13全形広し左後、ボIJ S i (又はMo )
kデポジットし、パターニングでることによりMOS
F ETの絶縁ゲート11全形原する。
(4)第6図に示すようにバイポーラ側のエミ、り拡散
及びMOSFET側のソース・トレイン拡散の女めAs
(ヒ素)等全選択的にイオン打込み(又はテポジ、、)
)してn+型領領域68.9を形成する。
及びMOSFET側のソース・トレイン拡散の女めAs
(ヒ素)等全選択的にイオン打込み(又はテポジ、、)
)してn+型領領域68.9を形成する。
(5)第7図に示すように絶縁ゲート11ケマスクとし
てA8等全イオン打込みすることにより耐圧強化のkめ
のオフセラトゲ−)n−型層10會形成する。この後、
表面を0VD−8iO□等で覆い、コンタクトホトエツ
チング後A/ it パI−=ングを行なうことによっ
て第2図に示されるゲート接地形半導体装置が得られる
。
てA8等全イオン打込みすることにより耐圧強化のkめ
のオフセラトゲ−)n−型層10會形成する。この後、
表面を0VD−8iO□等で覆い、コンタクトホトエツ
チング後A/ it パI−=ングを行なうことによっ
て第2図に示されるゲート接地形半導体装置が得られる
。
〔実施例〕■
第8図は一つの半導体基体内にビデオ出力回路における
バイポーラトランジスタとDSA構造のM OS F
E Tと全共存させた他の一実施例の原理的構造を示す
。
バイポーラトランジスタとDSA構造のM OS F
E Tと全共存させた他の一実施例の原理的構造を示す
。
同図において21は高片抵抗p−型S1基敬、22け低
止抵抗p+型層、23はn型sitでp−型基板2】上
に一部でn型埋込層24ケ介してエピタキシャル成長さ
せLものである。このrll 型埋込層24」−のn
型層表面にバイポーラnpn)ランジスタQ1が形成さ
れ、n型層表面の細部にp塑つェル25が形/JYさね
、この部分にDSA型nチャネルM OS F K T
Q 2が形成される。
止抵抗p+型層、23はn型sitでp−型基板2】上
に一部でn型埋込層24ケ介してエピタキシャル成長さ
せLものである。このrll 型埋込層24」−のn
型層表面にバイポーラnpn)ランジスタQ1が形成さ
れ、n型層表面の細部にp塑つェル25が形/JYさね
、この部分にDSA型nチャネルM OS F K T
Q 2が形成される。
Q、 +けベースとなるp型領域26.エミ、夕となる
n″−視領域27、コレクタ取出し部となるn+型領領
域28ら構成される。一方、Q2けp型ウェル25の表
面をチャネル部、ソースとなるrl+型頒域29.ドレ
インとなるD+型仰琥30及びチャネル部上の絶縁ゲー
ト31から構成でわる。
n″−視領域27、コレクタ取出し部となるn+型領領
域28ら構成される。一方、Q2けp型ウェル25の表
面をチャネル部、ソースとなるrl+型頒域29.ドレ
インとなるD+型仰琥30及びチャネル部上の絶縁ゲー
ト31から構成でわる。
なお、32は表面絶縁膜、33け各領域にオーミ、ツク
コンタクトするAt電極である。この例においてもnp
n)ランジスタQ1のコレクタ電極(C)はnチャネル
MOEIFETのソース電極3と共通のAl電極によっ
てカスコード接続される。
コンタクトするAt電極である。この例においてもnp
n)ランジスタQ1のコレクタ電極(C)はnチャネル
MOEIFETのソース電極3と共通のAl電極によっ
てカスコード接続される。
上記手導体装簡の製造プロセスが第9図〜第12図に工
程断面図によって示される。以下各工程に従って詣明す
る。
程断面図によって示される。以下各工程に従って詣明す
る。
(1)第9図に示すようにp−型S1基+Jj21會用
意し、その一方の面(下面)にB(ボロン)を拡散して
p4−型層22を形成し、他方の面(上面)に一部でn
++埋込層24を選択拡散により形成した上に高比抵拐
のn型Si層23をエピタキシャル成長させ、n型S1
層衣面の酸化膜34をマスクにB(ボロン)?]l″イ
オン打込み、拡散することによりp型ウェル25ip−
型基板21に接続1″るように形成する。
意し、その一方の面(下面)にB(ボロン)を拡散して
p4−型層22を形成し、他方の面(上面)に一部でn
++埋込層24を選択拡散により形成した上に高比抵拐
のn型Si層23をエピタキシャル成長させ、n型S1
層衣面の酸化膜34をマスクにB(ボロン)?]l″イ
オン打込み、拡散することによりp型ウェル25ip−
型基板21に接続1″るように形成する。
(2) バイポーラ側でコレクタ取出し拡散のため一
部にp (llン)全イオン打込みし、次いでベース拡
散のためB(ボロン)全イオン打込みし、アニールする
ことにより第10図に示すようにペース′p型領域26
とコレクタn 型頓域28を形成する。
部にp (llン)全イオン打込みし、次いでベース拡
散のためB(ボロン)全イオン打込みし、アニールする
ことにより第10図に示すようにペース′p型領域26
とコレクタn 型頓域28を形成する。
(3)第11図に示すようしてバイポーラ側でエミ、。
夕、 M OS I+″E T 1′i!llでソース
・ドレイン拡散のためA日(ヒ素)等全イオン打込みし
、アニールすることによりエミ、、 i n 型領域
27.ソース計櫂ノ領域29.ドレインΩ 型領域30
全形叡する。
・ドレイン拡散のためA日(ヒ素)等全イオン打込みし
、アニールすることによりエミ、、 i n 型領域
27.ソース計櫂ノ領域29.ドレインΩ 型領域30
全形叡する。
(4)第12図に示すように、M OS 1” K T
側のp型つェル嚢面の酸化膜?いっ女んJ−[y、り除
き、熱酸化V(よっ1う1−いゲート酸化膜35を形成
する。
側のp型つェル嚢面の酸化膜?いっ女んJ−[y、り除
き、熱酸化V(よっ1う1−いゲート酸化膜35を形成
する。
このあとコンタクトホトエッチを行ない、表面にAfk
蒸ガ・し、バターニングすることにより、第8[ス:に
/J<さi7るゲート接地型生漕体装置を完成する。な
お、上記絶縁グー)iA4で形成する代りにポリS1又
はMO等の耐熱制料を使用し、このP縁ゲートヲマスク
として自己整合的にソース・ドレイン電極又はオフセッ
ト部ケ形5!211−るようにしてもよい。
蒸ガ・し、バターニングすることにより、第8[ス:に
/J<さi7るゲート接地型生漕体装置を完成する。な
お、上記絶縁グー)iA4で形成する代りにポリS1又
はMO等の耐熱制料を使用し、このP縁ゲートヲマスク
として自己整合的にソース・ドレイン電極又はオフセッ
ト部ケ形5!211−るようにしてもよい。
本発明の一つの実施例によりば、同−半導体基体内にバ
イポーラトランジスタとオフセ、、)#;造ノハワー?
、40 S F E Tが形5+iキれ横形であること
によりカスコード接続に適合しゲート接地構造が可能で
ありビデオ出力回路として充分な耐圧性?有するモノリ
シックなモノリシックICが実現でき、前記発明の目的
が連取できる。
イポーラトランジスタとオフセ、、)#;造ノハワー?
、40 S F E Tが形5+iキれ横形であること
によりカスコード接続に適合しゲート接地構造が可能で
ありビデオ出力回路として充分な耐圧性?有するモノリ
シックなモノリシックICが実現でき、前記発明の目的
が連取できる。
本発明の仙の一つの実施例(によれ−゛同−半漕体基板
上にバイポーラトランジスタとDSA構造のMOSFE
Tが形成され、DSA構造であることによりカスコード
接続に適合し、かつゲート接地が可能であり、又、ビデ
オ出力回路として充分な耐圧性を具備するコンパクトな
モノリ/、7クエCが実現でき、前記発明の目的が達1
Nできる。
上にバイポーラトランジスタとDSA構造のMOSFE
Tが形成され、DSA構造であることによりカスコード
接続に適合し、かつゲート接地が可能であり、又、ビデ
オ出力回路として充分な耐圧性を具備するコンパクトな
モノリ/、7クエCが実現でき、前記発明の目的が達1
Nできる。
辺上本発明によってなさiまた発明を実施例にもとづき
具体的に説明したが本発明は上記実於声、)に限定さ′
FlZものではなく、その要旨を逸鋭しない節回で種々
変更可能であることはいう寸でもない。
具体的に説明したが本発明は上記実於声、)に限定さ′
FlZものではなく、その要旨を逸鋭しない節回で種々
変更可能であることはいう寸でもない。
女とえば、基板やトランジスタの導電型を逆にしRもの
も同様(て適用できる。
も同様(て適用できる。
本発明は一つの基板上にバイポーラ素子とMOS 1’
E T素子とをカスコード接続させて併存させ、かつ
接地ゲート形とする回路の全てに適用できる。
E T素子とをカスコード接続させて併存させ、かつ
接地ゲート形とする回路の全てに適用できる。
本発明trJ’ %にビデオ出力回路、広@琥オペアン
プ等に利用して有効である。
プ等に利用して有効である。
第1図はパワーMO8FETi使用し、たビデオ出力回
路の一例な示す回路図である。 第2図回本発明においてバイポーラトランジスタとオフ
セットグ−)M O8F KTi有する半濤体装価の一
実施例全示1−断面図である。 第3図1〜第7図は第2図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 第8図は本発明においてバイポーラトランジスタとDS
A構造MO813’BTを有する半導体装置の一実旋例
を示す断面図である。 第9図〜第12図は第8図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 1・・p 型S1基板、2・エピタキシャルn型S1層
、3・・・n″−型埋込層、4・・n″−型ウェル、5
・に−スル型領域、6・エミッタn 型領域、7・・・
コレクタ取出しD 型領域、8−・・ソースD+型頒域
、9・・・ドレイン1′1 型領域、10・・・オフ
セットグー)n−型層、11・・・絶縁ゲート、21・
・・p−型S1基板、22・・p 型層、23・・・エ
ピタキシャルn型S1層、24・・・n 型埋込層、2
5・p型ウェル、26・・・ベースpLVli域、27
・・エミ1.りn+型頭域、28・・・コレクタ取出し
n 型頼域、29・・・ソースn+型領塘、30・ドレ
インn+型値域、31・・・絶縁ゲート。 代理人 弁理士 高 橋 明 夫す、。 第 1 図 第 3 図 第 4 図 第 b 図 J 第 7 図 第 8 図 第 9 図
路の一例な示す回路図である。 第2図回本発明においてバイポーラトランジスタとオフ
セットグ−)M O8F KTi有する半濤体装価の一
実施例全示1−断面図である。 第3図1〜第7図は第2図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 第8図は本発明においてバイポーラトランジスタとDS
A構造MO813’BTを有する半導体装置の一実旋例
を示す断面図である。 第9図〜第12図は第8図に示される半導体装置の製造
プロセスの例を示す工程断面図である。 1・・p 型S1基板、2・エピタキシャルn型S1層
、3・・・n″−型埋込層、4・・n″−型ウェル、5
・に−スル型領域、6・エミッタn 型領域、7・・・
コレクタ取出しD 型領域、8−・・ソースD+型頒域
、9・・・ドレイン1′1 型領域、10・・・オフ
セットグー)n−型層、11・・・絶縁ゲート、21・
・・p−型S1基板、22・・p 型層、23・・・エ
ピタキシャルn型S1層、24・・・n 型埋込層、2
5・p型ウェル、26・・・ベースpLVli域、27
・・エミ1.りn+型頭域、28・・・コレクタ取出し
n 型頼域、29・・・ソースn+型領塘、30・ドレ
インn+型値域、31・・・絶縁ゲート。 代理人 弁理士 高 橋 明 夫す、。 第 1 図 第 3 図 第 4 図 第 b 図 J 第 7 図 第 8 図 第 9 図
Claims (1)
- 【特許請求の範囲】 1 同−半導体基体内にバイポーラIi p n (p
np)トランジスタとn(p’)チャネル絶縁ゲート
電界効果トランジスタとが形成され、両者がカスコード
接続されていることを特徴とする半濁#、装簡。 2 上記、バイポーラnpn)ランジスタld’p2F
学麹体基板の上に形成さね女エピタキシャル半導体層の
一部をコレクタのためのn型層とし、このΩ型層の表面
にベースのkめのp型層が形成源わ、このp型層の表面
の一部にエミ、りのためのn型層が形成さね、上記nチ
ャネル絶縁ゲート電界効果トランジスタは上記エピタキ
シャル生酒体層をp型層としてその表面の一部にソース
ドレインのlr−めのn型拡散層が形成され、ソース
、ドレイン間のp型層の表面にオフセ、ト部を肩する絶
縁フートが形成され穴ものである特許請求の範囲第1項
に記載の半導体装置。 3 上Leバイポーラnpn トランジスタはpW半導
体基板の上に形成されたエピタキシャルn型半導体層の
一部をコレクタとしてこのn型層の表面の一部にベース
のためのp型層が形成され、このp型層の表面の一部に
エミ、、夕のためのn型層が形成され、上記nチャネル
絶縁ゲート電界効果トランジスタは上記エピタキシャル
ni半濤体層の一部に表面からp型基板に達するp型ウ
ェルがチャネル部として形成さ消え p型ウェル表面の
一部に絶縁ゲートが形成され、この絶縁ゲート金はさん
でp型ウェルの表面の一部及びエピタキシャルn型半導
体層の表面の一部にソース・ドレインのためのΩ型層が
形成されkものである特許請求の範囲第1項に記載の半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6074683A JPS59186359A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6074683A JPS59186359A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59186359A true JPS59186359A (ja) | 1984-10-23 |
Family
ID=13151138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6074683A Pending JPS59186359A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59186359A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4927776A (en) * | 1985-10-17 | 1990-05-22 | Nec Corporation | Method of producing semiconductor integrated circuit device including bipolar transistor and insulated gate field effect transistor |
US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
-
1983
- 1983-04-08 JP JP6074683A patent/JPS59186359A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4927776A (en) * | 1985-10-17 | 1990-05-22 | Nec Corporation | Method of producing semiconductor integrated circuit device including bipolar transistor and insulated gate field effect transistor |
US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
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