JPH067582B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH067582B2 JPH067582B2 JP62286203A JP28620387A JPH067582B2 JP H067582 B2 JPH067582 B2 JP H067582B2 JP 62286203 A JP62286203 A JP 62286203A JP 28620387 A JP28620387 A JP 28620387A JP H067582 B2 JPH067582 B2 JP H067582B2
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Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明は相補型バイポーラトランジスタと相補型ＭＯＳ
トランジスタとを同一基板上に集積したＢｉ−ＣＭＯＳ
の集積回路に関する。
トランジスタとを同一基板上に集積したＢｉ−ＣＭＯＳ
の集積回路に関する。
(ロ)従来の技術 半導体集積回路の高性能化、高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。こうした回路機能の要
求を実現させる１つの技術が、バイボーラトランジスタ
とＭＯＳトランジスタとを同一半導体基板上に集積する
Ｂｉ−ＣＭＯＳ技術である。この技術は、ＭＯＳ型集積
回路の低消費電力、高集積化と、バイポーラ型集積回路
の高速性、電流駆動能力などの両者の特徴を活かすこと
のできるものである。
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。こうした回路機能の要
求を実現させる１つの技術が、バイボーラトランジスタ
とＭＯＳトランジスタとを同一半導体基板上に集積する
Ｂｉ−ＣＭＯＳ技術である。この技術は、ＭＯＳ型集積
回路の低消費電力、高集積化と、バイポーラ型集積回路
の高速性、電流駆動能力などの両者の特徴を活かすこと
のできるものである。
第３図は例えば特開昭５９−１１７１５０号公報に記載
されているような、代表的な従来のＢｉ−ＣＭＯＳ半導
体装置を示す断面図である。同図において、(1)はＰ型
半導体基板、(2)は基板(1)全面に積層して形成したＮ型
エピタキシャル層、(3)は基板(1)表面に形成したＮ+型
埋込層、(4)は基板(1)表面に形成したＰ+型埋込層、(5)
はＰ+型分離領域、及び(6)はＬＯＣＯＳ酸化膜、(7)は
ＮＰＮトランジスタ(8)のＰ型ベース領域、(9)は同じく
ＮＰＮトランジスタ(8)のＮ+型エミッタ領域、(10)はＮ
+型コレクタコンタクト領域、(11)はゲート酸化膜、(1
2)はゲート電極、(13)はＰチャンネル型ＭＯＳトランジ
スタ(14)のＰ型ソース・ドレイン領域、(15)はＮチャン
ネル型ＭＯＳトランジスタ(16)のＰ型ウェル領域、(17)
はＮチャンネル型ＭＯＳトランジスタのＮ型ソース・ド
レイン領域である。
されているような、代表的な従来のＢｉ−ＣＭＯＳ半導
体装置を示す断面図である。同図において、(1)はＰ型
半導体基板、(2)は基板(1)全面に積層して形成したＮ型
エピタキシャル層、(3)は基板(1)表面に形成したＮ+型
埋込層、(4)は基板(1)表面に形成したＰ+型埋込層、(5)
はＰ+型分離領域、及び(6)はＬＯＣＯＳ酸化膜、(7)は
ＮＰＮトランジスタ(8)のＰ型ベース領域、(9)は同じく
ＮＰＮトランジスタ(8)のＮ+型エミッタ領域、(10)はＮ
+型コレクタコンタクト領域、(11)はゲート酸化膜、(1
2)はゲート電極、(13)はＰチャンネル型ＭＯＳトランジ
スタ(14)のＰ型ソース・ドレイン領域、(15)はＮチャン
ネル型ＭＯＳトランジスタ(16)のＰ型ウェル領域、(17)
はＮチャンネル型ＭＯＳトランジスタのＮ型ソース・ド
レイン領域である。
(ハ)発明が解決しようとする問題点 しかしながら、バイポーラトランジスタで例えば出力段
回路を構成する様な場合の出力段の大電流、大出力化の
点や、回路構成の簡略化、高速化といった点から、ＮＰ
Ｎトランジスタ(8)と相補対を成すＰＮＰトランジスタ
をも同時に組み込みたい要求がある。前記ＰＮＰトラン
ジスタとしては縦型ＰＮＰトランジスタや横型ＰＮＰト
ランジスタが知られているが、縦型ＰＮＰトランジスタ
を組み込むには製造工程がかなり複雑化する欠点を有
し、反対に横型ＰＮＰトランジスタは構造上高性能のも
のが得られない欠点があった。
回路を構成する様な場合の出力段の大電流、大出力化の
点や、回路構成の簡略化、高速化といった点から、ＮＰ
Ｎトランジスタ(8)と相補対を成すＰＮＰトランジスタ
をも同時に組み込みたい要求がある。前記ＰＮＰトラン
ジスタとしては縦型ＰＮＰトランジスタや横型ＰＮＰト
ランジスタが知られているが、縦型ＰＮＰトランジスタ
を組み込むには製造工程がかなり複雑化する欠点を有
し、反対に横型ＰＮＰトランジスタは構造上高性能のも
のが得られない欠点があった。
(ニ)問題点を解決するための手段 本発明は斯上した欠点に鑑みて成され、縦型ＮＰＮトラ
ンジスタ(29)のベース領域(28)と同一工程で横型ＰＮＰ
トランジスタ(33)の第１のエミッタ領域(32)とコレクタ
領域(34)を形成し、相補型のバイポーラトランジスタと
相補型のＭＯＳ型トランジスタを同一基板(21)上に共存
させると共に、Ｐチャンネル型ＭＯＳトランジスタ(39)
のソース・ドレイン領域(40)と同一工程で横型ＰＮＰト
ランジスタ(33)の第１のエミッタ領域(32)表面にこれよ
りも高不純物濃度の第２のエミッタ領域(36)を設けたこ
とを特徴とする。
ンジスタ(29)のベース領域(28)と同一工程で横型ＰＮＰ
トランジスタ(33)の第１のエミッタ領域(32)とコレクタ
領域(34)を形成し、相補型のバイポーラトランジスタと
相補型のＭＯＳ型トランジスタを同一基板(21)上に共存
させると共に、Ｐチャンネル型ＭＯＳトランジスタ(39)
のソース・ドレイン領域(40)と同一工程で横型ＰＮＰト
ランジスタ(33)の第１のエミッタ領域(32)表面にこれよ
りも高不純物濃度の第２のエミッタ領域(36)を設けたこ
とを特徴とする。
(ホ)作用 本発明によれば、横型ＰＮＰトランジスタ(33)のエミッ
タの不純物濃度が増加するので、エミッタからベースへ
の小数キャリア（ホール）の注入効率を向上することが
できる。その為、高hFE（電流増幅率）、高Icmaxの高性
能の横型ＰＮＰトラジスタ(33)を共存させることができ
る。
タの不純物濃度が増加するので、エミッタからベースへ
の小数キャリア（ホール）の注入効率を向上することが
できる。その為、高hFE（電流増幅率）、高Icmaxの高性
能の横型ＰＮＰトラジスタ(33)を共存させることができ
る。
(ヘ)実施例 以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明による半導体集積回路を示す断面図であ
る。同図において、(21)はＰ型半導体基板、(22)は基板
(21)全面に周知の気相成長法によって積層して形成した
Ｎ-型のエピタキシャル層、(23)(24)は基板(21)表面に
形成したＮ+型及びＰ+型の埋込層、(25)はＮ+型埋込層
(23)を夫々取囲む様にしてエピタキシャル層(22)を貫通
した、バイポーラ型素子の各々をＰＮ接合分離する為の
Ｐ+型分離領域、(26)はエピタキシャル層(22)表面に周
知の選択酸化法によって形成したＭＯＳ型素子の各々を
表面分離する為の選択分離領域である選択酸化膜、(27)
は分離領域(25)によって形成したバイポーラ型素子形成
用のアイランド、(28)はアイランド(27)の表面に形成し
た縦型ＮＰＮトランジスタ(29)のＰ型ベース領域、(30)
はベース領域(28)表面に形成した縦型ＮＰＮトランジス
タ(29)のＮ+型エミッタ領域、(31)は縦型ＮＰＮトラン
ジスタ(29)のコレクタとなるアイランド(27)の電極取出
し用のコレクタコンタクト領域、(32)は縦型ＮＰＮトラ
ンジスタ(29)とは別のアイランド(27)表面に形成した横
型ＰＮＰトランジスタ(33)のＰ型の第１のエミッタ領
域、(34)は第１のエミッタ領域(32)を取囲むようにして
第１のエミッタ領域(32)とは離間したアイランド(27)表
面に形成した横型ＰＮＰトランジスタ(33)のＰ型コレク
タ領域、(35)は横型ＰＮＰトランジスタ(33)のベースと
なるアイランド(27)の電極取出し用のＰ型ベースコンタ
クト領域、(36)は第１のエミッタ領域(32)表面に第１の
エミッタ領域(32)からはみ出さない様に形成した本願の
特徴とするＰ型の第２のエミッタ領域、(37)はＮ+型埋
込層(23)上の選択酸化膜(26)で囲まれたエピタキシャル
層(22)表面にゲート酸化膜(38)を挟んで配設したアルミ
ニウム又はポリシリコンから成るＰ−ＭＯＳ型トランジ
スタ(39)のゲート電極、(40)はゲート電極(37)の両脇に
イオン注入法によって形成したＰ−ＭＯＳ型トランジス
タ(39)のＰ型ソース・ドレイン領域、(41)はＰ+型埋込
層(24)上の選択酸化膜(26)で囲まれたエピタキシャル層
(22)表面にＰ＋型埋込層(24)と連結する様に形成したＮ
−ＭＯＳ型トランジスタ(42)のＰ型のウエル領域、(43)
はＮ−ＭＯＳ型トランジスタ(42)のゲート電極(37)の両
脇のウェル領域(41)表面に形成したＮ−ＭＯＳ型トラン
ジスタ(42)のＮ型のソース・ドレイン領域である。
る。同図において、(21)はＰ型半導体基板、(22)は基板
(21)全面に周知の気相成長法によって積層して形成した
Ｎ-型のエピタキシャル層、(23)(24)は基板(21)表面に
形成したＮ+型及びＰ+型の埋込層、(25)はＮ+型埋込層
(23)を夫々取囲む様にしてエピタキシャル層(22)を貫通
した、バイポーラ型素子の各々をＰＮ接合分離する為の
Ｐ+型分離領域、(26)はエピタキシャル層(22)表面に周
知の選択酸化法によって形成したＭＯＳ型素子の各々を
表面分離する為の選択分離領域である選択酸化膜、(27)
は分離領域(25)によって形成したバイポーラ型素子形成
用のアイランド、(28)はアイランド(27)の表面に形成し
た縦型ＮＰＮトランジスタ(29)のＰ型ベース領域、(30)
はベース領域(28)表面に形成した縦型ＮＰＮトランジス
タ(29)のＮ+型エミッタ領域、(31)は縦型ＮＰＮトラン
ジスタ(29)のコレクタとなるアイランド(27)の電極取出
し用のコレクタコンタクト領域、(32)は縦型ＮＰＮトラ
ンジスタ(29)とは別のアイランド(27)表面に形成した横
型ＰＮＰトランジスタ(33)のＰ型の第１のエミッタ領
域、(34)は第１のエミッタ領域(32)を取囲むようにして
第１のエミッタ領域(32)とは離間したアイランド(27)表
面に形成した横型ＰＮＰトランジスタ(33)のＰ型コレク
タ領域、(35)は横型ＰＮＰトランジスタ(33)のベースと
なるアイランド(27)の電極取出し用のＰ型ベースコンタ
クト領域、(36)は第１のエミッタ領域(32)表面に第１の
エミッタ領域(32)からはみ出さない様に形成した本願の
特徴とするＰ型の第２のエミッタ領域、(37)はＮ+型埋
込層(23)上の選択酸化膜(26)で囲まれたエピタキシャル
層(22)表面にゲート酸化膜(38)を挟んで配設したアルミ
ニウム又はポリシリコンから成るＰ−ＭＯＳ型トランジ
スタ(39)のゲート電極、(40)はゲート電極(37)の両脇に
イオン注入法によって形成したＰ−ＭＯＳ型トランジス
タ(39)のＰ型ソース・ドレイン領域、(41)はＰ+型埋込
層(24)上の選択酸化膜(26)で囲まれたエピタキシャル層
(22)表面にＰ＋型埋込層(24)と連結する様に形成したＮ
−ＭＯＳ型トランジスタ(42)のＰ型のウエル領域、(43)
はＮ−ＭＯＳ型トランジスタ(42)のゲート電極(37)の両
脇のウェル領域(41)表面に形成したＮ−ＭＯＳ型トラン
ジスタ(42)のＮ型のソース・ドレイン領域である。
斯上した本願の半導体集積回路の製造方法を第２図Ａ乃
至第２図Ｄを用いて説明する。
至第２図Ｄを用いて説明する。
先ず第２図Ａに示す如く、Ｐ型半導体基板(21)表面に周
知の選択拡散法によってＮ+型埋込層(23)とＰ+型埋込層
(24)及び分離領域(25)の下側拡散層(44)を形成するアン
チモン(Sb)とボロン(B)を選択的にデボジットする。Ｍ
ＯＳ型トランジスタ(39)(42)におけるＮ+型埋込層(23)
とＰ+型埋込層(24)は寄生効果防止の為に設けられてい
る。
知の選択拡散法によってＮ+型埋込層(23)とＰ+型埋込層
(24)及び分離領域(25)の下側拡散層(44)を形成するアン
チモン(Sb)とボロン(B)を選択的にデボジットする。Ｍ
ＯＳ型トランジスタ(39)(42)におけるＮ+型埋込層(23)
とＰ+型埋込層(24)は寄生効果防止の為に設けられてい
る。
次に第２図Ｂに示す如く、周知の気相成長法によって５
乃至１０μ厚のＮ型エピタキシャル層(22)を積層し、エ
ピタキシャル層(22)表面からボロン(B)を選択拡散して
Ｐ型ウェル領域(41)と分離領域(25)の上側拡散層(45)を
形成する。本工程は上側拡散層(45)と下側拡散層(44)と
が、及びＰ型ウェル領域(41)とＰ+型埋込層(24)とが夫
々連結するまで熱処理を行う。
乃至１０μ厚のＮ型エピタキシャル層(22)を積層し、エ
ピタキシャル層(22)表面からボロン(B)を選択拡散して
Ｐ型ウェル領域(41)と分離領域(25)の上側拡散層(45)を
形成する。本工程は上側拡散層(45)と下側拡散層(44)と
が、及びＰ型ウェル領域(41)とＰ+型埋込層(24)とが夫
々連結するまで熱処理を行う。
続いて第２図Ｃに示す如く、シリコン窒化膜(Si3N4)を
利用した周知の選択酸化法によって他よりも厚い酸化膜
(SiO2)による選択酸化膜(26)を形成した後、イオン注入
法等を利用してボロン(B)による縦型ＮＰＮトランジス
タ(29)のベース領域(28)と横型ＰＮＰトランジスタ(33)
の第１のエミッタ領域(32)及びコレクタ領域(34)を同時
に形成する。この用なベース拡散工程は上記した手法の
他に、選択酸化膜(26)の熱処理を利用して所望の深さま
でドライブインする手法、選択酸化膜(26)形成の前にあ
らかじめ単独で行う手法、及び選択酸化膜(26)形成工程
の前にＰ型ウエル領域(41)及び上側拡散層(44)の形成工
程と共通する手法等がある。
利用した周知の選択酸化法によって他よりも厚い酸化膜
(SiO2)による選択酸化膜(26)を形成した後、イオン注入
法等を利用してボロン(B)による縦型ＮＰＮトランジス
タ(29)のベース領域(28)と横型ＰＮＰトランジスタ(33)
の第１のエミッタ領域(32)及びコレクタ領域(34)を同時
に形成する。この用なベース拡散工程は上記した手法の
他に、選択酸化膜(26)の熱処理を利用して所望の深さま
でドライブインする手法、選択酸化膜(26)形成の前にあ
らかじめ単独で行う手法、及び選択酸化膜(26)形成工程
の前にＰ型ウエル領域(41)及び上側拡散層(44)の形成工
程と共通する手法等がある。
そして第２図Ｄに示す如く、ＭＯＳトランジスタ(39)(4
2)部分のゲート酸化膜(38)上にアルミニウム(Al)又はポ
リシリコンによるゲート電極(37)を配設し、ボロン(B)
を選択的にイオン注入することによってＰ−ＭＯＳ型ト
ランジスタ(39)のソース・ドレイン領域(40)と横型ＰＮ
Ｐトランジスタ(33)の第２のエミッタ領域(36)を同時に
形成する。本願の特徴とする第２のエミッタ領域(36)は
横型ＰＮＰトランジスタ(33)のベース幅を変えない様に
第１のエミッタ領域(32)からはみ出してはならない。ま
た、望ましくは第２のエミッタ領域(36)をできるだけ拡
大して第２のエミッタ領域(36)の側壁を第１のエミッタ
領域(32)の側壁に接近させた方がキャリアの注入効率が
増す。第２のエミッタ領域(36)のこれらの要求を同時に
満足するには出来るだけ浅い拡散領域とする方が制御性
が良い。横型ＰＮＰトランジスタ(33)は主たる動作が横
方向なので、浅い拡散領域で十分効果を発揮する。更
に、第２のエミッタ領域(36)の不純物濃度は高い方がキ
ャリアの注入効率が良い。
2)部分のゲート酸化膜(38)上にアルミニウム(Al)又はポ
リシリコンによるゲート電極(37)を配設し、ボロン(B)
を選択的にイオン注入することによってＰ−ＭＯＳ型ト
ランジスタ(39)のソース・ドレイン領域(40)と横型ＰＮ
Ｐトランジスタ(33)の第２のエミッタ領域(36)を同時に
形成する。本願の特徴とする第２のエミッタ領域(36)は
横型ＰＮＰトランジスタ(33)のベース幅を変えない様に
第１のエミッタ領域(32)からはみ出してはならない。ま
た、望ましくは第２のエミッタ領域(36)をできるだけ拡
大して第２のエミッタ領域(36)の側壁を第１のエミッタ
領域(32)の側壁に接近させた方がキャリアの注入効率が
増す。第２のエミッタ領域(36)のこれらの要求を同時に
満足するには出来るだけ浅い拡散領域とする方が制御性
が良い。横型ＰＮＰトランジスタ(33)は主たる動作が横
方向なので、浅い拡散領域で十分効果を発揮する。更
に、第２のエミッタ領域(36)の不純物濃度は高い方がキ
ャリアの注入効率が良い。
前記拡散深さが浅い点と不純物濃度が高い点は、Ｐ−Ｍ
ＯＳ型トランジスタ(39)のソース・ドレイン領域(40)に
求められる要求をも同時に満足する。即ち、拡散深さが
浅い点はＰ−ＭＯＳトランジスタ(39)のゲート長を保つ
点で好適であり、不純物濃度が高い点はＰ−ＭＯＳトラ
ンジスタ(39)の電極のオーミックコンタクトという点で
好適である。その為、Ｐ−ＭＯＳトランジスタ(39)のソ
ース・ドレイン領域(40)と本願の第２のエミッタ領域(3
6)とは極めて制御性良く同時形成することが可能であ
り、Ｐ−ＭＯＳ型トランジスタ(39)の特性を劣化させず
に高性能の横型ＰＮＰトランジスタ(33)を組み込むこと
が可能である。
ＯＳ型トランジスタ(39)のソース・ドレイン領域(40)に
求められる要求をも同時に満足する。即ち、拡散深さが
浅い点はＰ−ＭＯＳトランジスタ(39)のゲート長を保つ
点で好適であり、不純物濃度が高い点はＰ−ＭＯＳトラ
ンジスタ(39)の電極のオーミックコンタクトという点で
好適である。その為、Ｐ−ＭＯＳトランジスタ(39)のソ
ース・ドレイン領域(40)と本願の第２のエミッタ領域(3
6)とは極めて制御性良く同時形成することが可能であ
り、Ｐ−ＭＯＳ型トランジスタ(39)の特性を劣化させず
に高性能の横型ＰＮＰトランジスタ(33)を組み込むこと
が可能である。
そして、再度リン(P)をイオン注入することによってＮ
−ＭＯＳ型トランジスタ(42)のソース・ドレイン領域(4
3)と縦型ＮＰＮトランジスタ(29)のエミッタ領域(30)及
びコレクタコンタクト領域(31)、横型ＰＮＰトランジス
タ(33)のベースコンタクト領域(35)を同時形成して製造
工程を終了する。
−ＭＯＳ型トランジスタ(42)のソース・ドレイン領域(4
3)と縦型ＮＰＮトランジスタ(29)のエミッタ領域(30)及
びコレクタコンタクト領域(31)、横型ＰＮＰトランジス
タ(33)のベースコンタクト領域(35)を同時形成して製造
工程を終了する。
以上説明した本願の半導体集積回路によれば、横型ＰＮ
Ｐトランジスタ(33)の第１のエミッタ領域(32)に重置し
てそれより高不純物濃度の第２のエミッタ領域(36)を設
けたので、エミッタからベースへの小数キャリアの注入
効率が増し、横型ＰＮＰトランジスタ(33)のｈFE（電流
増幅率）とIcmax（最大コレクタ電流）を向上して高性
能のＰＮＰトランジスタを共存させることができる。
Ｐトランジスタ(33)の第１のエミッタ領域(32)に重置し
てそれより高不純物濃度の第２のエミッタ領域(36)を設
けたので、エミッタからベースへの小数キャリアの注入
効率が増し、横型ＰＮＰトランジスタ(33)のｈFE（電流
増幅率）とIcmax（最大コレクタ電流）を向上して高性
能のＰＮＰトランジスタを共存させることができる。
また、縦型ＮＰＮトランジスタ(29)のエミッタ領域(30)
とＮ−ＭＯＳ型トランジスタ(42)のソース・ドレイン領
域(43)を同一工程で形成したタイプのＢｉ−ＣＭＯＳＩ
Ｃは、エミッタ領域(30)の拡散深さに制約を受けるので
縦型ＮＰＮトランジスタ(29)のベース領域(28)の不純物
濃度を比較的低く設定した方が縦型ＮＰＮトランジスタ
(29)のhFEのコントロールが容易である。すると、ベー
ス拡数工程で形成した横型ＰＮＰトランジスタ(33)の第
１のエミッタ領域(32)の不純物濃度も低くなるので、本
願を適用することによってhFEコントロールの容易なＢ
ｉ−ＣＭＯＳＩＣとすることができる。ベース領域(28)
の不純物濃度を下げれば、横型ＰＮＰトランジスタ(33)
のコレクタ領域(34)の不純物濃度も下がるのでより一層
高ｈFEとすることができる。さらに、ベース拡散では無
くベース領域(28)と独立して形成した分離領域(25)の上
側拡散層(44)の拡散工程を利用してエミッタ・コレクタ
を構成したタイプの横型ＰＮＰトランジスタでも本願の
効果は大きい。
とＮ−ＭＯＳ型トランジスタ(42)のソース・ドレイン領
域(43)を同一工程で形成したタイプのＢｉ−ＣＭＯＳＩ
Ｃは、エミッタ領域(30)の拡散深さに制約を受けるので
縦型ＮＰＮトランジスタ(29)のベース領域(28)の不純物
濃度を比較的低く設定した方が縦型ＮＰＮトランジスタ
(29)のhFEのコントロールが容易である。すると、ベー
ス拡数工程で形成した横型ＰＮＰトランジスタ(33)の第
１のエミッタ領域(32)の不純物濃度も低くなるので、本
願を適用することによってhFEコントロールの容易なＢ
ｉ−ＣＭＯＳＩＣとすることができる。ベース領域(28)
の不純物濃度を下げれば、横型ＰＮＰトランジスタ(33)
のコレクタ領域(34)の不純物濃度も下がるのでより一層
高ｈFEとすることができる。さらに、ベース拡散では無
くベース領域(28)と独立して形成した分離領域(25)の上
側拡散層(44)の拡散工程を利用してエミッタ・コレクタ
を構成したタイプの横型ＰＮＰトランジスタでも本願の
効果は大きい。
(ト)発明の効果 以上説明した如く、本発明によれば高性能の横型ＰＮＰ
トランジスタ(33)による相補型のバイポーラトランジス
タと相補型のＭＯＳトランジスタを共存させた半導体集
積体回路を提供できる利点を有する。また、縦型ＮＰＮ
トランジスタ(29)のベース領域(28)の不純物濃度を横型
ＰＮＰトランジスタ(33)の制約を受けずに低く設定する
ことが可能なので、縦型ＮＰＮトランジスタ(29)のｈFE
のコントロールが容易なＢｉ−ＣＭＯＳＩＣを提供でき
る利点を有する。さらに、Ｐ−ＭＯＳ型トランジスタ(3
9)のソース・ドレイン領域(40)と本願の第２のエミッタ
領域(36)とが共通した要求を持つので、極めて制御性良
く且つ何ら付加工程を要せずに製造できる利点をも有す
る。
トランジスタ(33)による相補型のバイポーラトランジス
タと相補型のＭＯＳトランジスタを共存させた半導体集
積体回路を提供できる利点を有する。また、縦型ＮＰＮ
トランジスタ(29)のベース領域(28)の不純物濃度を横型
ＰＮＰトランジスタ(33)の制約を受けずに低く設定する
ことが可能なので、縦型ＮＰＮトランジスタ(29)のｈFE
のコントロールが容易なＢｉ−ＣＭＯＳＩＣを提供でき
る利点を有する。さらに、Ｐ−ＭＯＳ型トランジスタ(3
9)のソース・ドレイン領域(40)と本願の第２のエミッタ
領域(36)とが共通した要求を持つので、極めて制御性良
く且つ何ら付加工程を要せずに製造できる利点をも有す
る。
第１図及び第２図Ａ乃至第２図Ｄは本発明を説明する為
の断面図、第３図は従来例を説明する為の断面図であ
る。 (21)は半導体基板、(28)は縦型ＮＰＮトランジスタ(29)
のベース領域、(32)は横型ＰＮＰトランジスタ(33)の第
１のエミッタ領域、(36)は横型ＰＮＰトランジスタ(33)
の第２のエミッタ領域、(39)はＰチャンネル型トランジ
スタ、(42)はＮはチャンネル型ＭＯＳトラジスタであ
る。
の断面図、第３図は従来例を説明する為の断面図であ
る。 (21)は半導体基板、(28)は縦型ＮＰＮトランジスタ(29)
のベース領域、(32)は横型ＰＮＰトランジスタ(33)の第
１のエミッタ領域、(36)は横型ＰＮＰトランジスタ(33)
の第２のエミッタ領域、(39)はＰチャンネル型トランジ
スタ、(42)はＮはチャンネル型ＭＯＳトラジスタであ
る。
Claims (1)
- 【請求項１】一導電型半導体基板と、この基板全面に形
成した逆導電型のエピタキシャル層と、前記基板表面に
設けた一導電型及び逆導電型の埋込層と、バイポーラ型
素子を各々分離する為に前記逆導電型の埋込層を夫々取
囲んで前記エピタキシャル層を貫通した一導電型の分離
領域と、ＭＯＳ型素子を各々分離する為に前記エピタキ
シャル層表面に設けた選択分離領域と、前記分離領域に
よって島状に形成した複数個のアイランドと、該アイラ
ンドをコレクタとし前記アイランドの表面に形成した一
導電型のベース領域及びこのベース領域の表面に形成し
た逆導電型のエミッタ領域で形成する縦型バイポーラト
ランジスタと、別のアイランドをベースとしこのアイラ
ンド表面に形成した一導電型の第１のエミッタ領域及び
この第１のエミッタ領域とは離間した前記別のアイラン
ド表面に形成した一導電型のコレクタ領域とで形成する
前記縦型バイポーラトランジスタと相補対を成す横型バ
イポーラトランジスタと、前記選択分離領域で囲まれた
前記エピタキシャル層の表面に形成した一導電型のソー
ス・ドレイン領域及び前記エピタキシャル層表面にゲー
ト絶縁膜を挟んで配設したゲート電極で形成する一導電
チャンネル型ＭＯＳトランジスタと、前記選択分離領域
で囲まれた前記エピタキシャル層の表面に形成した一導
電型のウェル領域及びこのウェル領域表面に形成した逆
導電型のソース・ドレイン領域と前記エピタキシャル層
表面にゲート酸化膜を挟んで配設したゲート電極とで形
成する逆導電チャンネル型ＭＯＳトランジスタとを具備
すると共に、 前記縦型バイポーラトランジスタのベース領域と前記横
型バイポーラトランジスタのエミッタ・コレクタ領域が
同一工程で形成されて同じ不純物濃度と拡散深さを有
し、 前記横型バイポーラトランジスタの第１のエミッタ領域
表面に前記一導電チャンネル型ＭＯＳトランジスタのソ
ース・ドレイン領域と同一工程で形成された前記第１の
エミッタ領域より高不純物濃度の第２のエミッタ領域を
形成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286203A JPH067582B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286203A JPH067582B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128463A JPH01128463A (ja) | 1989-05-22 |
| JPH067582B2 true JPH067582B2 (ja) | 1994-01-26 |
Family
ID=17701297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286203A Expired - Lifetime JPH067582B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067582B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4493124B2 (ja) * | 1999-08-04 | 2010-06-30 | 日本テキサス・インスツルメンツ株式会社 | 固体撮像装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5713758A (en) * | 1980-06-27 | 1982-01-23 | Nec Corp | Semiconductor device |
-
1987
- 1987-11-12 JP JP62286203A patent/JPH067582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01128463A (ja) | 1989-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |