JP5597217B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5597217B2
JP5597217B2 JP2012043040A JP2012043040A JP5597217B2 JP 5597217 B2 JP5597217 B2 JP 5597217B2 JP 2012043040 A JP2012043040 A JP 2012043040A JP 2012043040 A JP2012043040 A JP 2012043040A JP 5597217 B2 JP5597217 B2 JP 5597217B2
Authority
JP
Japan
Prior art keywords
semiconductor region
semiconductor
region
impurity concentration
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012043040A
Other languages
English (en)
Other versions
JP2013179221A (ja
Inventor
洋志 河野
孝 四戸
拓馬 鈴木
譲司 西尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012043040A priority Critical patent/JP5597217B2/ja
Priority to US13/601,408 priority patent/US8686437B2/en
Priority to CN2013100631697A priority patent/CN103296089A/zh
Publication of JP2013179221A publication Critical patent/JP2013179221A/ja
Priority to US14/172,059 priority patent/US8951898B2/en
Application granted granted Critical
Publication of JP5597217B2 publication Critical patent/JP5597217B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このようなＳｉＣの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。ＳｉＣを用いた半導体装置においては、更なる低オン抵抗化が望ましい。
特許第４６２７２１１号公報
本発明の実施形態は、オン抵抗を低減できる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、絶縁膜と、制御電極と、第１電極と、第２電極と、を備える。第１半導体領域は、第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する。第２半導体領域は、前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む。第３半導体領域は、前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む。第４半導体領域は、前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む。第５半導体領域は、前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む。絶縁膜は、前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられる。制御電極は、前記絶縁膜の上に設けられる。第１電極は、前記第３半導体領域と導通する。第２電極は、前記第１半導体領域と導通する。前記第５半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の長さは、前記第４半導体領域の前記方向の長さと等しい。
実施形態に係る別の半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、絶縁膜と、制御電極と、第１電極と、第２電極と、を備える。第１半導体領域は、第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する。第２半導体領域は、前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む。第３半導体領域は、前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む。第４半導体領域は、前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む。第５半導体領域は、前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む。絶縁膜は、前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられる。制御電極は、前記絶縁膜の上に設けられる。第１電極は、前記第３半導体領域と導通する。第２電極は、前記第１半導体領域と導通する。前記第１領域の不純物濃度は、前記第４半導体領域から離れる方向に漸増する。
第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 チャネル周辺の模式的拡大断面図である。 （ａ）及び（ｂ）は、本実施形態と参考例との比較を例示する模式的断面図である。 （ａ）及び（ｂ）は、不純物濃度分布を例示する模式図である。 第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第３の実施形態に係る半導体装置の製造方法を例示するフローチャートである。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 第４の実施形態に係る半導体装置を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本実施形態では、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図２は、図１におけるチャネル周辺の模式的拡大断面図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、第１半導体領域１０と、第２半導体領域２０と、第３半導体領域３０と、第４半導体領域４０と、第５半導体領域５０と、絶縁膜６０と、制御電極Ｇと、第１電極Ｄ１と、第２電極Ｄ２と、を備える。第１の実施形態に係る半導体装置１１０は、炭化珪素（ＳｉＣ）によるＤＩＭＯＳＦＥＴ（Double Implantation MOSFET）である。
第１半導体領域１０は、上方に突出した第１部分１１を有する。第１半導体領域１０は、第１導電形（ｎ−−形）のＳｉＣを含む。第１半導体領域１０は、第１の不純物濃度を有する。
実施形態において、第１半導体領域１０は、第１導電形（ｎ＋形）のＳｉＣを含む基板Ｓの上面Ｓ１上に、例えばエピタキシャル成長によって形成されている。
ここで、本実施形態では、基板Ｓの上面Ｓ１に直交する方向をＺ方向、Ｚ方向に直交する方向のうち１つをＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と言うことにする。また、基板Ｓから第１半導体領域１０に向かう方向を上（上側）、第１半導体領域１０から基板Ｓに向かう方向を下（下側）と言うことにする。
第１半導体領域１０は、第１部分１１と、第２部分１２と、を有する。第１部分１１は、第２部分１２の一部の上に設けられる。第１部分１１は、ＤＩＭＯＳＦＥＴのＪＦＥＴ（Junction Field Effect Transistor）領域である。第２部分１２は、ＤＩＭＯＳＦＥＴのドリフト領域である。
第２半導体領域２０は、第１半導体領域１０の上側に第１部分１１と並んで設けられ、第２導電形（ｐ形）のＳｉＣを含む。第２半導体領域２０は、第２部分１２の上で第１部分１１が設けられた一部以外の部分に設けられる。第２半導体領域２０は、ＤＩＭＯＳＦＥＴのｐ形ウェルである。第２半導体領域２０は、第１半導体領域１０の第２部分１２と、後述の第３半導体領域３０と、のあいだに設けられる。
第３半導体領域３０は、第２半導体領域２０の上側に設けられ第１導電形（ｎ＋形）のＳｉＣを含む。第３半導体領域３０は、ＤＩＭＯＳＦＥＴのソース領域である。
第２半導体領域２０の上側には、第３半導体領域３０に隣接してコンタクト領域２５が設けられている。コンタクト領域２５は、第２半導体領域２０の不純物濃度よりも高いｐ＋形である。
第４半導体領域４０は、第２半導体領域２０及び第３半導体領域３０と、第１部分１１と、のあいだに設けられ第２導電形（ｐ−形）のＳｉＣを含む。第４半導体領域４０は、ＤＩＭＯＳＦＥＴのチャネル領域として機能する。
第５半導体領域５０は、第２半導体領域２０と、第１部分１１と、のあいだに設けられた第１領域５１を有する。第５半導体領域５０は、第１導電形（ｎ−形）のＳｉＣを含む。すなわち、第５半導体領域５０は第２の不純物濃度を有する。第２の不純物濃度は、第１半導体領域１０の不純物濃度である第１の不純物濃度よりも高い。これにより、第５半導体領域５０は、ＤＩＭＯＳＦＥＴの空乏層の拡がりを調整する領域として機能する。
第１領域５１は、第４半導体領域４０と、第２部分１２と、のあいだ、及び、第３半導体領域３０と、第１部分１１と、のあいだに設けられる。第１領域５１の第３半導体領域３０と第１部分１１とを結ぶ方向（Ｙ方向）の長さは、第４半導体領域４０のＹ方向の長さとほぼ等しい。すなわち、第１領域５１は、第２半導体領域２０の第１部分１１側と、第４半導体領域４０の第２部分１２側の端部とにより構成される段差部分に設けられる。
本実施形態において、第５半導体領域５０は、第１領域５１と連通する第２領域５２を有する。第２領域５２は、第２半導体領域２０の第３半導体領域３０とは反対側、すなわち第２半導体領域２０と、第１半導体領域１０の第２部分１２と、のあいだに設けられる。これにより、第５半導体領域５０は、第４半導体領域４０の下側から第２半導体領域２０の側面及び下面に沿って設けられている。
絶縁膜６０は、第１半導体領域１０、第３半導体領域３０及び第４半導体領域４０の上側に設けられる。第１半導体領域１０の第１部分１１が露出する上面及びその延長面を第１主面１０ａとした場合、絶縁膜６０は第１主面１０ａに沿って連続的に設けられる部分を有する。第１主面１０ａと、後述する制御電極Ｇと、のあいだに設けられた絶縁膜６０の一部は、ＤＩＭＯＳＦＥＴのゲート絶縁膜である。また、絶縁膜６０は、制御電極Ｇと、後述する第１電極Ｄ１と、のあいだを絶縁する膜としても機能する。
絶縁膜６０には、例えば、酸化シリコン、窒化シリコン及び高誘電率材料（ｈｉｇｈ−ｋ材料）が用いられる。
制御電極Ｇは、絶縁膜６０の上に設けられる。すなわち、制御電極Ｇは、第１主面１０ａ上に設けられた絶縁膜６０の一部（ゲート絶縁膜）を介して設けられる。これにより、制御電極Ｇは、ＤＩＭＯＳＦＥＴのゲート電極として機能する。制御電極Ｇには、例えば多結晶シリコン、金属材料（ＴｉＮ、Ａｌ、Ｒｕ、Ｗ、ＴａＳｉＮ等）が用いられる。
第１電極Ｄ１は、第３半導体領域３０と導通する。第１電極Ｄ１は、絶縁膜６０によって制御電極Ｇと電気的に絶縁される。第１電極Ｄ１は、第１主面１０ａに露出する第３半導体領域３０と接する。第１電極Ｄ１は、ＤＩＭＯＳＦＥＴのソース電極である。なお、本実施形態において、第１電極Ｄ１は、第１主面１０ａに露出するコンタクト領域２５にも接する。これにより、第１電極Ｄ１は、ＤＩＭＯＳＦＥＴのソース領域及びｐ形ウェルの共通電極として機能する。
第２電極Ｄ２は、第１半導体領域１０と導通する。第１半導体領域１０は、第１半導体領域１０の第１主面１０ａとは反対側の面である第２主面１０ｂで、基板Ｓと接続される。第２電極Ｄ２は、基板Ｓの上面Ｓ１とは反対側の下面Ｓ２に設けられている。第２電極Ｄ２は、ＤＩＭＯＳＦＥＴのドレイン電極である。
第１の実施形態に係る半導体装置１１０では、第５半導体領域５０によって半導体装置１１０がオン状態のときの第１部分１１への空乏層の拡がりを調整する。すなわち、半導体装置１１０においては、第５半導体領域５０が設けられていない場合に比べて、オン状態のときの空乏層の拡がりが抑制される。これにより、ＪＦＥＴ抵抗を低下させてオン抵抗の低減を図る。
本実施形態に係る半導体装置１１０においては、第１部分１１であるＪＦＥＴ領域をあいだにして、一対の第２半導体領域２０、一対の第３半導体領域３０、一対の第４半導体領域４０及び一対の第５半導体領域５０が設けられる。ＪＦＥＴ領域は、一対の第４半導体領域４０のあいだ、及び一対の第２半導体領域２０のあいだ、の領域である。
そして、絶縁膜６０は、第１部分１１の上、一対の第３半導体領域３０の上及び一対の第４半導体領域４０の上に連続的に設けられる。制御電極Ｇは、この絶縁膜６０の上に設けられる。したがって、一つの制御電極Ｇによって、一対の第４半導体領域４０（一対のチャネル）が制御される。
図２に表したように、第２半導体領域２０の底部２０ｂのＺ方向の位置は、第１主面１０ａからｔ２離れた位置である。第３半導体領域３０は、第１主面１０ａからＺ方向にｔ３の位置まで形成されている。第４半導体領域４０は、第１主面１０ａからｔ４の位置まで形成されている。第１主面１０ａを基準にしたとき、ｔ２はｔ３よりも大きい。また、ｔ４はｔ３よりも大きく、ｔ２よりも小さい。すなわち、第４半導体領域４０は、第１主面１０ａからＺ方向に第２半導体領域２０の途中まで形成される。
第５半導体領域５０の第１領域５１は、第２半導体領域２０の側面２０ｓと、第１部分１１と、第２半導体領域２０の底部２０ｂのＹ方向への延長線ＥＬと、によって囲まれる領域である。
第１部分１１であるＪＦＥＴ領域のＹ方向の長さは、Ｚ方向の位置によって異なる。すなわち、第１部分１１をあいだにした一対の第４半導体領域４０のＹ方向の間隔（長さＬ１）は、第１部分１１をあいだにした一対の第２半導体領域２０の間隔（長さＬ２）よりも短い。チャネルである第４半導体領域４０のＹ方向の長さは、例えば０．３μｍ以上１．５μｍ以下であり、長さＬ２は、例えば１．５μｍ以上５．０μｍ以下である。
このように、第１部分１１であるＪＦＥＴ領域において、チャネルである一対の第４半導体領域４０の間隔（長さＬ１）が、一対の第２半導体領域２０の間隔（長さＬ２）よりも短いことで、ＪＦＥＴ抵抗が低下し、ＤＩＭＯＳＦＥＴのオン抵抗の低減が達成される。
ここで、各層の深さ及び不純物濃度について説明する。
ドリフト層（第１半導体領域１０）の深さは例えば５マイクロメートル（μｍ）以上１０μｍ以下、不純物濃度は例えば５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下であり、さらに高耐圧に対応するためには、深さは例えば５μｍ以上５０μｍ以下、不純物濃度は例えば１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。これにより、数１００ボルト（Ｖ）〜６５００Ｖ以上の耐圧を有するＤＩＭＯＳＦＥＴが実現する。
ｐ形ウェル（第２半導体領域２０）の深さに相当するｔ２は、例えば０．５μｍ以上１．５μｍ以下、不純物濃度は例えば１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ソース領域（第３半導体領域３０）の深さに相当するｔ３は、例えば０．１μｍ以上０．３μｍ以下、ｐ側ウェルの深さによっては例えば０．１μｍ以上０．５μｍ以下、不純物濃度は例えば１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。
コンタクト領域２５（図１参照）の深さは、例えば０．１μｍ以上０．５μｍ以下、不純物濃度は例えば１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。
チャネル（第４半導体領域４０）の深さに相当するｔ４は、第３半導体領域３０の深さに相当するｔ３よりも深く、例えば０．２μｍ以上０．５μｍ以下であり、不純物濃度は例えば１×１０１６ｃｍ−３以上２×１０１８ｃｍ−３以下である。第４半導体領域４０の不純物濃度としては、上側を５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３程度、下側を１×１０１８ｃｍ−３程度にすることが望ましい。
第５半導体領域５０の第１領域５１は、第２半導体領域２０の側面２０ｓと、第１部分１１と、第２半導体領域２０の底部２０ｂのＹ方向への延長線ＥＬと、によって囲まれる領域である。第１領域５１のＺ方向の長さｔ５１は、例えば０．２μｍ以上０．６μｍ以下である。また、第５半導体領域５０の不純物濃度は例えば１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下であって、第２半導体領域２０の不純物濃度以下である。
絶縁膜６０のうちゲート絶縁膜に相当する部分の厚さは、例えば４０ナノメートル（ｎｍ）以上６０ｎｍ以下である。
図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置と参考例に係る半導体装置との比較を例示する模式的断面図である。
図３（ａ）では、本実施形態に係る半導体装置１１０の空乏層ＤＬ１の拡がりを例示し、図３（ｂ）では、参考例に係る半導体装置１９０の空乏層ＤＬ２の拡がりを例示している。
参考例に係る半導体装置１９０は、本実施形態に係る半導体装置１１０に比べて第５半導体領域５０が設けられていない点で相違する。
図３（ａ）及び（ｂ）に表したように、半導体装置１１０及び１９０において、ＤＩＭＯＳＦＥＴのオン状態で、第２半導体領域２０と、第１半導体領域１０と、のあいだのｐｎ接合による空乏層ＤＬ１、ＤＬ２の拡がりが発生する。
この際、図３（ａ）に表した本実施形態に係る半導体装置１１０では、図３（ｂ）に表した参考例に係る半導体装置１９０に比べて空乏層ＤＬ１の拡がりが抑制される。すなわち、本実施形態に係る半導体装置１１０では、第１半導体領域１０よりも不純物濃度の高い第５半導体領域５０（空乏層調整領域）が設けられているため、オン状態のときの空乏層ＤＬ１の拡がりが、参考例に係る半導体装置１９０に比べて少なくなる。
したがって、本実施形態に係る半導体装置１１０では、参考例に係る半導体装置１９０に比べてオン状態のときのＪＦＥＴ領域における空乏層ＤＬ１の拡がりに起因したＪＦＥＴ抵抗の増加が抑制され、オン抵抗の低減が達成される。
また、本実施形態に係る半導体装置１１０では、第５半導体領域５０のうち、第２半導体領域２０と、第１半導体領域１０の第２部分１２と、のあいだに設けられた第２領域５２により、第２半導体領域２０から第１半導体領域１０の第２部分側への空乏層ＤＬ１の拡がりが抑制される。
ＤＩＭＯＳＦＥＴのオン状態では、ＪＦＥＴ領域（第１部分１１）からドリフト領域（第２部分１２）に電流が流れ、ドリフト領域で拡がってドレイン電極（第２電極Ｄ２）側へ流れていく。
本実施形態に係る半導体装置１１０では、参考例に係る半導体装置１９０に比べて第２半導体領域２０から第２部分側への空乏層ＤＬ１の拡がりが抑制されるため、ＪＦＥＴ領域からドリフト領域に電流が拡がりやすくなる。これにより、オン抵抗の低減が達成される。
図４（ａ）及び（ｂ）は、第５半導体領域の不純物濃度分布を例示する模式図である。
図４（ａ）には、第５半導体領域５０の一部を拡大した模式的断面図が表され、図４（ｂ）には、第１領域５１のＹ方向長さの中央位置でのＺ方向に沿った線（ａ−ａ線）での不純物濃度の変化を表している。
図４（ｂ）の濃度変化Ｃ１に表したように、本実施形態に係る半導体装置１１０では、第１領域５１及び第２領域５２の両方の不純物濃度は、第１半導体領域１０の不純物濃度よりも高い。
また、本実施形態に係る半導体装置１１０では、第１領域５１の不純物濃度を変化させてもよい。例えば、図４（ｂ）の濃度変化Ｃ２及びＣ３に表したように、第１領域５１の不純物濃度を、第４半導体領域４０から離れる方向（第４半導体領域４０から第１半導体領域１０の第２部分１２に向かう方向）に漸増してもよい。濃度変化Ｃ２においては、第１領域５１の不純物濃度が段階的に増加している。濃度変化Ｃ２に表す濃度は２段階であるが、３段階以上でもよい。また、濃度変化Ｃ３においては、第１領域５１の不純物濃度が連続的に増加している。連続的な増加は、直線的でも、曲線的でもよい。
濃度変化Ｃ２及びＣ３では、第１領域５１の第４半導体領域４０側の不純物濃度が、第１領域５１の第２部分１２側の不純物濃度よりも低くなっている。これにより、ＪＦＥＴ領域のうち一対の第２半導体領域２０の間の部分では、第４半導体領域４０から離れるほど空乏層の拡がりが抑制され、オン抵抗の低減が達成される。また、チャネルとなる第４半導体領域４０に近い部分では、空乏層の拡がりによって耐圧の向上が達成される。すなわち、本実施形態に係る半導体装置１１０では、第１領域５１の不純物濃度を調整することで、オン抵抗の低減と耐圧の向上とのバランスが図られる。
なお、濃度変化Ｃ３に表したように、第２領域５２の不純物濃度を第２半導体領域２０から離れる方向に漸減してもよい。第１領域５１及び第２領域５２の不純物濃度の変化によってオン状態での空乏層の拡がりを調整し、オン抵抗の低減と耐圧の向上とのバランスを図る。
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図５に表したように、第２の実施形態に係る半導体装置１２０は、図１に表した第１の実施形態に係る半導体装置１１０に比べて第５半導体領域５０の第２領域５２が設けられていない点で相違する。すなわち、半導体装置１２０では、第５半導体領域５０として第１領域５１のみが設けられている。
半導体装置１２０のように、第５半導体領域５０として第１領域５１のみであっても、オン状態において第１部分１１（ＪＦＥＴ領域）での空乏層の拡がりを抑制して、オン抵抗の低減が成される。なお、第１領域５１の不純物濃度分布は、図４に表した例と同様である。
（第３の実施形態）
次に、第３の実施形態として、半導体装置の製造方法を説明する。
図６は、第３の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
すなわち、この製造方法は、第１マスクパターンの形成工程（ステップＳ１０１）、第２マスクパターンの形成工程（ステップＳ１０２）、第２半導体領域の形成工程（ステップＳ１０３）、第３半導体領域の形成工程（ステップＳ１０４）、第２マスクパターンの除去工程（ステップＳ１０５）、第４半導体領域の形成工程（ステップＳ１０６）及び第５半導体領域の形成工程（ステップＳ１０７）を備える。
次に、具体的な製造方法の例を説明する。
図７（ａ）〜図１０（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
図７（ａ）〜図１０（ｂ）では、第１の実施形態に係る半導体装置１１０の製造方法を例として表している。
先ず、図７（ａ）に表したように、ＳｉＣを含む基板Ｓを用意する。基板Ｓは、ｎ形不純物として燐（Ｐ）または窒素（Ｎ）を不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３００μｍである。
次に、基板Ｓの上面Ｓ１に、第１半導体領域１０を形成する。第１半導体領域１０は、例えばエピタキシャル成長により形成される。第１半導体領域１０は、ｎ形不純物として例えば窒素（Ｎ）を不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下含み、例えば、厚さ５μｍ以上１０μｍ以下に形成される。また、さらに高耐圧が必要な場合、第１半導体領域１０は、Ｎを不純物濃度１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下含み、例えば、厚さ５μｍ以上５０μｍ以下に形成される。
次に、第１半導体領域１０の主面１０ａに、第１マスクパターンＭ１を形成する。第１マスクパターンＭ１は、例えば酸化シリコンをフォトリソグラフィ及びエッチングによって形成される。第１マスクパターンＭ１は、Ｚ方向にみてＪＦＥＴ領域と重なる位置に形成される。その後、第１被膜８０を形成する。第１被膜８０には、例えば酸化シリコンが用いられる。
なお、第１マスクパターンＭ１は、第１被膜８０と一体的に形成されてもよい。
次に、図７（ｂ）に表したように、第１被膜８０の上、及び第１マスクパターンＭ１の上に、第２被膜８１を形成する。第２被膜８１には、例えば多結晶シリコンが用いられる。第２被膜８１は、例えばＣＶＤ（Chemical Vapor Deposition）法によって、第１被膜８１及び第１マスクパターンＭ１を覆うように形成される。
次に、図８（ａ）に表したように、第２被膜８１をエッチングして、第１マスクパターンＭ１の側面に所定の厚さの第２被膜８１を残す。この残った第２被膜８１は第２マスクパターンＭ２になる。第２マスクパターンの厚さ（第１マスクパターンＭ１の側面からＹ方向の長さ）は、チャネル領域である第４半導体領域４０の長さに対応する。
次に、図８（ｂ）に表したように、第２マスクパターンＭ２を介して第１半導体領域１０にイオン注入を行い、第２半導体領域２０を形成する。例えば、ｐ形不純物であるアルミニウム（Ａｌ）を第１半導体領域１０にイオン注入し、ｐ形ウェルである第２半導体領域２０を形成する。
第２半導体領域２０の深さは、例えば０．５μｍ以上０．８μｍ以下、不純物濃度は例えば１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。ここで、最終的な第２半導体領域２０の濃度を調整するために、ｎ形不純物であるＮを追加してイオン注入してもよい。
次に、同じ第２マスクパターンＭ２を介して第２半導体領域２０にイオン注入を行い、第３半導体領域３０を形成する。例えば、ｎ形不純物であるＰを第２半導体領域２０にイオン注入し、第２半導体領域２０の上に第３半導体領域３０を形成する。
第３半導体領域３０の深さは、例えば０．２μｍ以上０．３μｍ以下、不純物濃度は例えば１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。
第２半導体領域２０及び第３半導体領域３０を形成した後は、第２マスクパターンＭ２を除去する。第２マスクパターンＭ２の除去においては、第２マスクパターンＭ２の材料のみをエッチングし、第１マスクパターンＭ１及び第１被膜８０をエッチングしないエッチャントを用いる。これにより、図９（ａ）に表したように、第１主面１０ａには第１被膜８０及び第１マスクパターンＭ１が残る状態になる。
次に、第１マスクパターンＭ１を介して第１半導体領域１０にイオン注入を行い、第４半導体領域４０を形成する。例えば、ｐ形不純物であるＡｌを第１半導体領域１０にイオン注入し、チャネル領域である第４半導体領域４０を形成する。第４半導体領域４０の深さは、第３半導体領域３０の深さに相当するｔ３よりも深く、例えば０．２μｍ以上０．５μｍ以下であり、不純物濃度は例えば１×１０１６ｃｍ−３以上２×１０１８ｃｍ−３以下である。第４半導体領域４０は、Ｚ方向にみて第１マスクパターンＭ１と、第３半導体領域３０と、のあいだの第１半導体領域１０に設けられる。本実施形態では、チャネル領域である第４半導体領域４０を単独で形成するため、チャネル領域の不純物濃度を調整しやすい。
次に、図９（ｂ）に表したように、第１マスクパターンＭ１を介して第１半導体領域１０に第５半導体領域５０を形成する。第５半導体領域５０のうち第１領域５１は第４半導体領域４０の下側に形成され、第２領域５２は第２半導体領域の下側に形成される。例えば、ｎ形不純物であるＮやＰを第１半導体領域１０にイオン注入し、第５半導体領域５０を形成する。
第５半導体領域５０の不純物濃度は例えば１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。また、第５半導体領域５０の不純物濃度は、第２半導体領域２０の不純物濃度以下である。本実施形態において、第５半導体領域５０は、第４半導体領域４０を形成する際に用いた第１マスクパターンＭ１によって形成される。したがって、第５半導体領域５０を形成するために別途のマスクパターンを形成する必要はない。
次に、図１０（ａ）に表したように、第１マスクパターンＭ１（図９（ｂ）参照）及び第１被膜８０（図９（ｂ）参照）を除去する。その後、図１０（ｂ）に表したように、公知の半導体プロセスにより、コンタクト領域２５、絶縁膜６０、制御電極Ｇ及び第１電極Ｄ１を形成する。また、基板Ｓの下面Ｓ２に第２電極Ｄ２を形成する。これにより、半導体装置１１０が完成する。
本実施形態に係る半導体装置の製造方法では、第５半導体領域５０を、第４半導体領域４０の形成の際に用いた第１マスクパターンＭ１によって形成するため、マスクパターンの形成工程が簡素化される。これにより、半導体装置１１０が容易かつ安定的に形成される。
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図１１に表したように、第４の実施形態に係る半導体装置１３０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
半導体装置１３０では、基板ＳＳの導電形が、第１の実施形態に係る半導体装置１１０の基板Ｓの導電形と相違する。すなわち、半導体装置１１０の基板Ｓの導電形がｎ＋形であるのに対し、半導体装置１３０の基板ＳＳの導電形はｐ＋形である。半導体装置１３０では、基板Ｓ及びＳＳの導電形が異なる点以外は半導体装置１１０と同様である。
基板ＳＳは、不純物濃度５×１０１８ｃｍ−３〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ形不純物として含む六方晶ＳｉＣ基板である。ＩＧＢＴである半導体装置１３０において、制御電極Ｇはゲート電極、第１電極Ｄ１はエミッタ電極、第２電極Ｄ２はコレクタ電極である。このような半導体装置１３０であっても、半導体装置１１０と同様にオン抵抗の低減が達成される。
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、半導体装置のオン抵抗を低減することができる。
なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としても実施可能である。また、半導体装置１１０及び１２０としては、ＤＩＭＯＳＦＥＴ以外のＭＯＳＦＥＴにも適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体領域、１０ａ…第１主面、１０ｂ…第２主面、１１…第１部分、１２…第２部分、２０…第２半導体領域、３０…第３半導体領域、４０…第４半導体領域、５０…第５半導体領域、５１…第２領域、５２…第２領域、６０…絶縁膜、８０…第１被膜、８１…第２被膜、１１０，１２０，１３０，１９０…半導体装置、Ｄ１…第１電極、Ｄ２…第２電極、Ｇ…制御電極、Ｍ１…第１マスクパターン、Ｍ２…第２マスクパターン、Ｓ…基板

Claims (13)

  1. 第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する第１半導体領域と、
    前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む第２半導体領域と、
    前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む第３半導体領域と、
    前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む第４半導体領域と、
    前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む第５半導体領域と、
    前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記第３半導体領域と導通する第１電極と、
    前記第１半導体領域と導通する第２電極と、
    を備え、
    前記第５半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の長さは、前記第４半導体領域の前記方向の長さと等しい半導体装置。
  2. 第１の不純物濃度を有する第１導電形の炭化珪素を含み、第１部分を有する第１半導体領域と、
    前記第１半導体領域の上側に設けられ、第２導電形の炭化珪素を含む第２半導体領域と、
    前記第２半導体領域の上側に設けられ、第１導電形の炭化珪素を含む第３半導体領域と、
    前記第１部分と、前記第２半導体領域及び前記第３半導体領域と、のあいだに設けられ、第２導電形の炭化珪素を含む第４半導体領域と、
    前記第１部分と、前記第２半導体領域と、のあいだに設けられた第１領域を有し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電形の炭化珪素を含む第５半導体領域と、
    前記第１半導体領域、前記第３半導体領域及び前記第４半導体領域の上側に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記第３半導体領域と導通する第１電極と、
    前記第１半導体領域と導通する第２電極と、
    を備え、
    前記第１領域の不純物濃度は、前記第４半導体領域から離れる方向に漸増する半導体装置。
  3. 前記第５半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の長さは、前記第４半導体領域の前記方向の長さと等しい請求項２記載の半導体装置。
  4. 前記第５半導体領域は、前記第２半導体領域の前記第３半導体領域とは反対側に設けられ前記第１領域と連通する第２領域を有する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２半導体領域は、第３の不純物濃度を有し、
    前記第４半導体領域は、前記第３の不純物濃度以下の第４の不純物濃度を有する請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１半導体領域と、前記第２電極と、のあいだに設けられ、炭化珪素を含む基板をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記基板は、第１導電形である請求項６記載の半導体装置。
  8. 前記基板は、第２導電形である請求項６記載の半導体装置。
  9. 前記第１部分をあいだにして、一対の前記第２半導体領域、一対の前記第３半導体領域、一対の前記第４半導体領域及び一対の前記第５半導体領域が設けられた請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記一対の第４半導体領域の前記第３半導体領域と前記第１部分とを結ぶ方向の間隔は、前記一対の第２半導体領域の前記方向の間隔よりも短い請求項９記載の半導体装置。
  11. 第１導電形の炭化珪素を含み、第１の不純物濃度を有する第１半導体領域の主面上に第１被膜を形成し、前記第１被膜の上に第１マスクパターンを形成する工程と、
    前記第１被膜の上、及び、前記第１マスクパターンの上に第２被膜を形成する工程と、
    前記第２被膜をエッチングして前記第１マスクパターンの側面に残った前記第２被膜による第２マスクパターンを形成する工程と、
    前記第２マスクパターンを介して前記第１半導体領域にイオン注入して第１導電形の炭化珪素を含む第３半導体領域を形成する工程と、
    前記第２マスクパターンを介して前記第１半導体領域にイオン注入して前記第２半導体領域の下側に第２導電形の炭化珪素を含む第２半導体領域を形成する工程と、
    前記第２マスクパターンを除去する工程と、
    前記第１マスクパターンを介して前記第１半導体領域にイオン注入して、前記第１半導体領域の、前記主面と垂直な方向にみたときに前記第２半導体領域及び前記第３半導体領域と、前記第１マスクパターンと、のあいだの領域に第２導電形の炭化珪素を含む第４半導体領域を形成する工程と、
    前記第１マスクパターンを介して前記第１半導体領域にイオン注入して、前記第４半導体領域の下側で前記第２半導体領域と隣接する第１領域に第１導電形の炭化珪素を含み、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第５半導体領域を形成する工程と、
    を備えた半導体装置の製造方法。
  12. 前記第５半導体領域を形成する工程において、前記前記第２半導体領域と、前記第１半導体領域と、のあいだに設けられ、前記第１領域と連通する第２領域を形成することを含む請求項１１記載の半導体装置の製造方法。
  13. 前記第５半導体領域を形成する工程において、前記第１領域の不純物濃度が前記第４半導体領域から前記第１部分に向かう方向に漸増するように前記第５半導体領域を形成することを含む請求項１１または１２に記載の半導体装置の製造方法。
JP2012043040A 2012-02-29 2012-02-29 半導体装置及びその製造方法 Active JP5597217B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012043040A JP5597217B2 (ja) 2012-02-29 2012-02-29 半導体装置及びその製造方法
US13/601,408 US8686437B2 (en) 2012-02-29 2012-08-31 DIMOSFET SiC semiconductor device
CN2013100631697A CN103296089A (zh) 2012-02-29 2013-02-28 半导体器件及其制造方法
US14/172,059 US8951898B2 (en) 2012-02-29 2014-02-04 Method for manufacturing a silicon carbide DIMOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012043040A JP5597217B2 (ja) 2012-02-29 2012-02-29 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013179221A JP2013179221A (ja) 2013-09-09
JP5597217B2 true JP5597217B2 (ja) 2014-10-01

Family

ID=49096686

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012043040A Active JP5597217B2 (ja) 2012-02-29 2012-02-29 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US8686437B2 (ja)
JP (1) JP5597217B2 (ja)
CN (1) CN103296089A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014146748A (ja) * 2013-01-30 2014-08-14 Toshiba Corp 半導体装置及びその製造方法並びに半導体基板
CN104538450A (zh) * 2014-12-29 2015-04-22 中国科学院半导体研究所 具有低特征导通电阻的SiC VDMOSFET结构及其制造方法
US10096681B2 (en) * 2016-05-23 2018-10-09 General Electric Company Electric field shielding in silicon carbide metal-oxide-semiconductor (MOS) device cells
JP6683083B2 (ja) * 2016-09-21 2020-04-15 株式会社デンソー 半導体装置およびその製造方法
JP2019071338A (ja) * 2017-10-06 2019-05-09 トヨタ自動車株式会社 窒化物半導体装置
CN112786680B (zh) * 2019-11-08 2022-09-09 株洲中车时代电气股份有限公司 一种碳化硅mosfet器件的元胞结构及功率半导体器件
JP7414499B2 (ja) 2019-12-05 2024-01-16 株式会社豊田中央研究所 窒化物半導体装置
JP2023139981A (ja) * 2022-03-22 2023-10-04 東芝デバイス＆ストレージ株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2808871B2 (ja) * 1990-09-17 1998-10-08 富士電機株式会社 Ｍｏｓ型半導体素子の製造方法
WO1997011497A1 (en) * 1995-09-20 1997-03-27 Hitachi, Ltd. Fabrication method of vertical field effect transistor
SE9602407D0 (sv) * 1996-06-19 1996-06-19 Abb Research Ltd A method for producing a channel region layer in a voltage controlled semiconductor device
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP4929579B2 (ja) * 2004-10-26 2012-05-09 日産自動車株式会社 半導体装置の製造方法
JP4627211B2 (ja) 2005-04-22 2011-02-09 三菱電機株式会社 炭化珪素半導体装置、及びその製造方法
JP2010182762A (ja) * 2009-02-04 2010-08-19 Oki Semiconductor Co Ltd 半導体素子及びこの製造方法
JP5428435B2 (ja) * 2009-03-24 2014-02-26 株式会社デンソー ショットキーバリアダイオードを備えた半導体装置およびその製造方法
JP5300658B2 (ja) * 2009-08-26 2013-09-25 三菱電機株式会社 半導体装置及びその製造方法
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
JP5002693B2 (ja) * 2010-09-06 2012-08-15 株式会社東芝 半導体装置
JP5454518B2 (ja) * 2011-06-23 2014-03-26 株式会社デンソー 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
US20130234158A1 (en) 2013-09-12
CN103296089A (zh) 2013-09-11
US20140147997A1 (en) 2014-05-29
JP2013179221A (ja) 2013-09-09
US8686437B2 (en) 2014-04-01
US8951898B2 (en) 2015-02-10

Similar Documents

Publication Publication Date Title
JP5597217B2 (ja) 半導体装置及びその製造方法
JP7059555B2 (ja) 半導体装置
JP5433352B2 (ja) 半導体装置の製造方法
JP4453671B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
US20140209999A1 (en) Semiconductor device
CN102694014A (zh) 半导体装置及其制造方法
JP6073719B2 (ja) 半導体装置の製造方法および半導体装置
JP2012243966A (ja) 半導体装置
TW201906177A (zh) 高電壓電阻器裝置及其形成方法
WO2017064887A1 (ja) 半導体装置
JP5579216B2 (ja) 半導体装置及びその製造方法
WO2014073127A1 (ja) 半導体装置及びその製造方法
JP5473397B2 (ja) 半導体装置およびその製造方法
JP2019519938A (ja) 短チャネルトレンチ型パワーｍｏｓｆｅｔ
JP6453188B2 (ja) 炭化珪素半導体装置
JP5814881B2 (ja) トランジスタ及びその製造方法
US9324860B2 (en) Semiconductor device
WO2014083771A1 (ja) 半導体素子及びその製造方法
JP5646569B2 (ja) 半導体装置
JP4948784B2 (ja) 半導体装置及びその製造方法
JP6257525B2 (ja) 半導体装置
JP2016134546A (ja) 半導体装置と、その製造方法
JP2023101772A (ja) 半導体装置および半導体装置の製造方法
WO2014184839A1 (ja) 炭化珪素半導体装置
WO2019202349A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140502

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140808

R151 Written notification of patent or utility model registration

Ref document number: 5597217

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151