JP5454518B2 - 炭化珪素半導体装置の製造方法 - Google Patents
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Description
図1に、本発明の一実施形態を適用したSiC半導体装置としてのパワーMOSFETの断面構成を示す。以下、この図に基づいてパワーMOSの構成についての説明を行う。
まず、SiCからなるn+型基板1の上にn-型エピ層2が形成されたものを用意する。そして、n-型エピ層2の表面にシリコン酸化膜21を形成した後、フォトリソグラフィによってシリコン酸化膜21をパターニングする。これにより、シリコン酸化膜21に対し、p型ベース領域3の形成予定位置を開口させた開口部と、以下の工程でのマスク合わせに用いるアライメントマークとを同時に形成する。つまり、p型ベース領域3の形成用マスクとアライメントマークとを同時に形成する。
基板表面全面にレジスト22を堆積したのち、レジスト22をパターニングし、レジスト22のうちアライメントマークが形成された部位を開口させる。その後、レジスト22及びシリコン酸化膜21をマスクとしたエッチングを施す。これにより、アライメントマークが形成された位置に凹部が形成される。このアライメントマークの近傍の断面構成を図5に示す。この図に示されるように、シリコン酸化膜21に形成されたアライメントマークとなる開口部21aに沿って凹部23が形成された状態となる。この凹部23もシリコン酸化膜21に形成された開口部21aと同様にアライメントマークとしての役割を果たし、以下の工程でのマスク合わせに用いられる。
レジスト22を除去したのち、シリコン酸化膜21をマスクとしたイオン注入を行うことで、p型ベース領域3を形成する。このとき、p型ベース領域3のマスクパターンとシリコン酸化膜21に形成した開口部21aとが同時に形成してあることから、p型ベース領域3がアライメントマーク(開口部21a及び凹部23)に対して自己整合的に形成される。なお、イオン注入欠陥を低減するために、高温イオン注入(例えば400〜800℃)を行う場合もあるが、この温度によってもリコン酸化膜21は影響を受けない。
基板表面全面にシリコン酸化膜24をデポジションしたのち、シリコン酸化膜24をエッチバックすることでシリコン酸化膜21の側面にシリコン酸化膜24が配置されたマスクを形成する。このとき、シリコン酸化膜24のエッチバック量はほぼ一定であるため、シリコン酸化膜21の両側面に残存するシリコン酸化膜24の幅は同等になる。すなわち、シリコン酸化膜24により、シリコン酸化膜21の幅が均等に拡大された構成となる。
基板表面全面にレジスト25を堆積したのち、アライメントマークに基づくマスク合わせを行い、レジスト25をパターニングする。これにより、n+型ソース領域4の形成予定領域の上においてレジスト25を除去する。そして、レジスト25及びシリコン酸化膜21、24をマスクとしたイオン注入を行うことで、n+型ソース領域4を形成する。
レジスト25及びシリコン酸化膜21、24を除去したのち、例えば1600℃の熱処理を行い、p型ベース領域3及びn+型ソース領域4の不純物を活性化する。その後、基板表面全面にn-型SiCからなる表面チャネル層5をエピタキシャル成長させる。
酸化雰囲気で熱処理することでゲート酸化膜6を形成し、その上にPolySi層からなるゲート電極7を成膜する。このとき、図3(d)には表れないが、パワーMOSFETのセルの外部においては、ゲート電極形成用のPolySi層をエッチングにより除去する。
熱酸化によってゲート電極形成用のPolySi層端部のゲート絶縁膜6を厚膜化したのち、ゲート電極7の上に層間絶縁膜26を配置すると共に、層間絶縁膜26の上にレジスト27を堆積する。そして、フォトリソグラフィによってレジスト27をパターニングしたのち、レジスト27をマスクとしたエッチングを施す。これにより、層間絶縁膜26、ゲート電極7、ゲート酸化膜6および表面チャネル層5をパターニングし、n+型ソース領域4とp型ベース領域3との導通を図るためのコンタクトホールを形成する。
熱酸化により、ゲート電極7の端部においてゲート酸化膜6を厚膜化することで、ゲートの信頼性を向上させると共に、ゲート電極7の側面にも酸化膜28を形成する。ただし、この時の熱酸化温度を950℃以下、具体的には750〜950℃とすることで、SiC表面(n+型ソース領域4やp型ベース領域3の表面)の酸化を防ぎつつ、ゲート電極7の端部に酸化膜28を形成することができる。
基板表面全面にシリコン酸化膜29を成膜する。この後、シリコン酸化膜29をエッチバックすることで、コンタクトホールの側面にシリコン酸化膜29を残す。これにより、シリコン酸化膜29、酸化膜28およびシリコン酸化膜26による絶縁膜8が構成される。
第1実施形態においては、図1に示すように、エピ成長による表面チャネル層5を持つ蓄積型のパワーMOSFETについて説明したが、エピ成長による表面チャネル層5を持たない反転型のパワーMOSFETについても、同様に適応することが可能である。このようなパワーMOSFETは、第1実施形態における図3(c)の工程をなくすことによって形成される。
第1、第2実施形態においては、p型ベース領域3の形成用マスクとしてシリコン酸化膜21を用いているが、PolySiを用いることもできる。このようなPolySiとすることで、特殊な製造装置を必要とせず、後工程での除去も容易に行うことができる。
第1実施形態では、n+型ソース領域4の形成用マスクの一部としてレジスト25を用いたが、以下のように行っても良い。図8に、第1実施形態の図3(a)、(b)に代わる製造工程を示す。
4…n+型ソース領域、5…表面チャネル層、6…ゲート酸化膜、
7…ゲート電極、8…層間絶縁膜、9…ソース電極。
Claims (4)
- 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる半導体基板(1)と、
前記半導体基板の主表面上に形成された炭化珪素よりなる第1導電型の半導体層(2)と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型のベース領域(3)と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第1導電型のソース領域(4)と、
前記ベース領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる第1導電型の表面チャネル層(5)と、
前記表面チャネル層の表面に形成されたゲート絶縁膜(6)と、
前記ゲート絶縁膜の上に形成されたゲート電極(7)と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極(9)と、
前記半導体基板の裏面に形成されたドレイン電極とを備える炭化珪素半導体装置の製造方法において、
前記ソース領域に前記ソース電極を連結するためのコンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程と、
熱酸化を行うことで、前記ゲート電極の端部に熱酸化膜にて構成される第1絶縁材料(28)を形成することで前記ゲート電極と前記ソース電極を電気的に分離する工程とを有し、
前記コンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程では、前記ゲート電極の上に絶縁膜(26)を形成したのち、該絶縁膜と共に、前記ゲート電極と前記ゲート絶縁膜及び前記表面チャネル層をドライエッチでパターニングすることで前記コンタクトホールを形成することを特徴とする炭化珪素半導体装置の製造方法。 - 主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる半導体基板(1)と、
前記半導体基板の主表面上に形成された炭化珪素よりなる第1導電型の半導体層(2)と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型のベース領域(3)と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第1導電型のソース領域(4)と、
前記半導体層と前記ソース領域との間に位置する前記ベース領域の表面に形成されたゲート絶縁膜(6)と、
前記ゲート絶縁膜の上に形成されたゲート電極(7)と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極(9)と、
前記半導体基板の裏面に形成されたドレイン電極とを備える炭化珪素半導体装置の製造方法において、
前記ソース領域に前記ソース電極を連結するためのコンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程と、
熱酸化を行うことで、前記ゲート電極の端部に熱酸化膜にて構成される第1絶縁材料(28)を形成することで前記ゲート電極と前記ソース電極を電気的に分離する工程とを有し、
前記コンタクトホール形成と前記ゲート電極のパターニングとを同時に行う工程では、前記ゲート電極の上に絶縁膜(26)を形成したのち、該絶縁膜と共に、前記ゲート電極と前記ゲート絶縁膜をドライエッチでパターニングすることで前記コンタクトホールを形成することを特徴とする炭化珪素半導体装置の製造方法。 - 前記熱酸化を750〜950℃の温度で行なうことを特徴とする請求項1または2に記載の炭化珪素半導体装置の製造方法。
- 前記ゲート電極と前記ソース電極とを電気的に分離する工程では、熱酸化にて形成した前記第1絶縁材料の上にさらにシリコン酸化膜にて構成される第2絶縁材料(29)を成膜し、このシリコン酸化膜をエッチバックすることを特徴とする請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置の製造方法。
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