JP2006511961A5

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Publication number: JP2006511961A5
Application number: JP2004565192A
Authority: JP
Filing date: 2003-12-04
Publication date: 2007-02-01
Anticipated expiration: 2023-12-04

Claims

ｎ型シリコンカーバイドのドリフト層と、
前記ドリフト層に隣接した第１のｐ型シリコンカーバイド領域と、
前記第１のｐ型シリコンカーバイド領域内の第１のｎ型シリコンカーバイド領域と、
前記ドリフト層、前記第１のｐ型シリコンカーバイド領域および前記第１のｎ型シリコンカーバイド領域の上の酸化物層と、
前記ドリフト層と前記第１のｐ型シリコンカーバイド領域との間に配置されたｎ型シリコンカーバイド制限領域とを備え、
前記ｎ型シリコンカーバイド制限領域は、前記第１のｐ型シリコンカーバイド領域の底に隣接して配置された第１の部分および前記第１のｐ型シリコンカーバイド領域の側壁に隣接して配置された第２の部分を含み、前記ｎ型シリコンカーバイド制限領域の前記第１および第２の部分は、キャリア濃度が前記ドリフト層のキャリア濃度より高いことを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ｎ型シリコンカーバイド制限領域の前記第１の部分は、前記第１のｐ型シリコンカーバイド領域の周辺縁部まで延びることを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ｎ型制限領域は、前記第１のｐ型シリコンカーバイド領域の側壁に隣接して配置されることを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ｎ型制限領域の前記第１の部分は、キャリア濃度が、前記ｎ型制限領域の前記第２の部分のキャリア濃度より高いことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記第１のｐ型シリコンカーバイド領域は、アルミニウムを埋め込まれることを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記酸化物層上のゲートコンタクトと、
前記第１のｎ型シリコンカーバイド領域上のソースコンタクトと、
前記酸化物層とは反対側の前記ドリフト層上のドレインコンタクトと
をさらに備えたことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ｎ型制限領域は、前記ｎ型シリコンカーバイドのドリフト層上にシリコンカーバイドのエピタキシャル層を含むことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記第１のｐ型領域は、前記シリコンカーバイドのエピタキシャル層中に配置されるが、前記シリコンカーバイドのエピタキシャル層を貫通しないことを特徴とする請求項７に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ｎ型制限領域は、厚さが、約０．５μｍから約１．５μｍであり、キャリア濃度が、約１×１０^１５ｃｍ^−３から約５×１０^１７ｃｍ^−３であることを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ゲートコンタクトは、結晶シリコンまたは金属を含むことを特徴とする請求項６に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記第１のｐ型シリコンカーバイド領域および前記第１のｎ型領域の一部分の上にあり、前記第１のｎ型シリコンカーバイド領域および前記第１のｐ型シリコンカーバイド領域と前記酸化物層との間に配置されたｎ型エピタキシャル層をさらに備えたことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ｎ型制限領域は、前記ドリフト層中に埋め込まれたｎ型領域を含むことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記ドリフト層と前記ドレインコンタクトとの間に配置されたｎ型シリコンカーバイド基板をさらに備えたことを特徴とする請求項６に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
前記第１のｐ型シリコンカーバイド領域内で前記第１のｎ型シリコンカーバイド領域に隣接して配置された第２のｐ型シリコンカーバイド領域をさらに備えたことを特徴とする請求項１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
ｎ型シリコンカーバイドのドリフト層と、
前記ドリフト層に隣接したｐ型シリコンカーバイドの第１の領域と、
前記ｐ型シリコンカーバイドの第１の領域内にあるｎ型シリコンカーバイドの第１の領域であって、前記ｎ型シリコンカーバイドの第１の領域が、キャリア濃度が前記ドリフト層のキャリア濃度より高く、かつ前記ｐ型シリコンカーバイドの第１の領域の周辺縁部から離間した前記ｎ型シリコンカーバイドの第１の領域と、
前記ｐ型シリコンカーバイドの第１の領域の下に配置された第１の部分と、前記ｐ型シリコンカーバイドの第１の領域間に配置された第２の部分とを含むｎ型シリコンカーバイド制限領域であって、前記ｐ型シリコンカーバイドの第１の領域の前記周辺縁部まで延びた前記ｎ型シリコンカーバイド制限領域とを備え、
前記ｎ型シリコンカーバイド制限領域の第１の部分は、キャリア濃度が前記ドリフト層のキャリア濃度より高く、および前記ｎ型シリコンカーバイド制限領域の第２の部分は、キャリア濃度が前記第１の部分のキャリア濃度より低いことを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ｎ型シリコンカーバイド制限領域の第１および第２の部分は、前記ドリフト層上にｎ型シリコンカーバイドのエピタキシャル層を含み、前記ｐ型シリコンカーバイドの第１の領域は、前記ｎ型シリコンカーバイドのエピタキシャル層中に形成されることを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ｎ型シリコンカーバイド制限領域の第２の部分は、キャリア濃度が前記ドリフト層のキャリア濃度に等しいことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ｎ型シリコンカーバイド制限領域の第１の部分は、前記ドリフト層中に埋め込まれたｎ型領域を含むことを特徴とする請求項１７に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ドリフト層、前記ｎ型シリコンカーバイドの第１の領域および前記ｎ型シリコンカーバイド制限領域の上の酸化物層と、
前記ｎ型シリコンカーバイドの第１の領域の一部分の上のソースコンタクトと、
前記酸化物層上のゲートコンタクトと、
前記酸化物層とは反対側の前記ドリフト層上のドレインコンタクトと
をさらに備えたことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記第１のｐ型領域の上にシリコンカーバイドのｎ型エピタキシャル層をさらに備えたことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ドリフト層の下に、キャリア濃度が前記ドリフト層のキャリア濃度より高いｎ型シリコンカーバイド層をさらに備えたことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ｎ型シリコンカーバイド層は、ｎ型シリコンカーバイド基板を含むことを特徴とする請求項２１に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ｐ型シリコンカーバイドの第１の領域内に配置されたｐ型シリコンカーバイドの第２の領域をさらに備えたことを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ｎ型シリコンカーバイド制限領域の第１の部分は、厚さが、約０．５μｍから約１．５μｍであることを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
前記ｎ型シリコンカーバイド制限領域の第１の部分は、キャリア濃度が、約１×１０^１５ｃｍ^−３から約５×１０^１７ｃｍ^−３であることを特徴とする請求項１５に記載のシリコンカーバイド金属酸化膜半導体電界効果トランジスタ。
ｎ型シリコンカーバイドのドリフト層を形成するステップと、
前記ドリフト層に隣接して第１のｐ型シリコンカーバイド領域を形成するステップと、
前記第１のｐ型シリコンカーバイド領域内に第１のｎ型シリコンカーバイド領域を形成するステップと、
前記ドリフト層上に酸化物層を形成するステップと、
前記ドリフト層と前記第１のｐ型シリコンカーバイド領域との間に、ｎ型シリコンカーバイド制限領域を形成するステップであって、前記ｎ型シリコンカーバイド制限領域が、前記第１のｐ型シリコンカーバイド領域の底に隣接して配置された第１の部分および前記第１のｐ型シリコンカーバイド領域の側壁に隣接して配置された第２の部分を含み、前記ｎ型制限領域の前記第１および第２の部分のキャリア濃度が、前記ドリフト層のキャリア濃度より高くする前記ｎ型シリコンカーバイド制限領域を形成するステップと
を有することを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セルを製造する方法。
前記ｎ型シリコンカーバイド制限領域の第１の部分は、前記第１のｐ型シリコンカーバイド領域の周辺縁部まで延びていることを特徴とする請求項２６に記載の方法。
前記ｎ型制限領域を形成するステップは、前記第１のｐ型シリコンカーバイド領域の側壁に隣接して前記ｎ型制限領域を形成するステップをさらに含むことを特徴とする請求項２６に記載の方法。
前記制限領域の第１の部分は、キャリア濃度が前記制限領域の第２の部分のキャリア濃度より高いことを特徴とする請求項２６に記載の方法。
前記第１のｐ型シリコンカーバイド領域を形成するステップは、
前記ｐ型シリコンカーバイド領域中にアルミニウムを埋め込むステップと、
少なくとも１５００℃の温度で、前記ｐ型シリコンカーバイド領域をアニーリングするステップと
をさらに含むことを特徴とする請求項２６に記載の方法。
前記酸化物層上にゲートコンタクトを形成するステップと、
前記第１のｎ型シリコンカーバイド領域上にソースコンタクトを形成するステップと、
前記酸化物層とは反対側の前記ドリフト層上にドレインコンタクトを形成するステップと
をさらに備えたことを特徴とする請求項２６に記載の方法。
前記ｎ型制限領域を形成するステップは、
前記ｎ型シリコンカーバイドのドリフト層上にシリコンカーバイドのｎ型エピタキシャル層を形成するステップと、
前記エピタキシャル層上にマスクを形成するステップと、
前記エピタキシャル層にパターン形成して、前記ｎ型制限領域を形成するステップと
を含むことを特徴とする請求項２６に記載の方法。
前記第１のｐ型領域を形成するステップは、前記シリコンカーバイドのエピタキシャル層中に前記第１のｐ型領域を形成するが、前記シリコンカーバイドのエピタキシャル層を貫通しないステップを含むことを特徴とする請求項３２に記載の方法。
前記ｎ型制限領域を形成するステップは、前記ドリフト層にｎ型領域を埋め込むステップを含むことを特徴とする請求項２６に記載の方法。
前記ｎ型制限領域は、厚さが約０．５μｍから約１．５μｍであり、かつキャリア濃度が約１×１０^１５ｃｍ^−３から約５×１０^１７ｃｍ^−３になるように形成されることを特徴とする請求項２６に記載の方法。
前記ゲートコンタクトは、結晶シリコンまたは金属を含むことを特徴とする請求項３１に記載の方法。
前記第１のｐ型領域および前記第１のｎ型領域の一部分の上で、かつ前記第１のｎ型領域および前記第１のｐ型領域と前記酸化物層との間に、ｎ型エピタキシャル層を形成するステップをさらに含むことを特徴とする請求項２６に記載の方法。
前記ドリフト層と前記ドレインコンタクトとの間にｎ型シリコンカーバイド基板を形成するステップをさらに備えたことを特徴とする請求項３１に記載の方法。
前記第１のｐ型シリコンカーバイド領域内で、かつ前記第１のｎ型シリコンカーバイド領域に隣接して第２のｐ型シリコンカーバイド領域を形成するステップをさらに備えたことを特徴とする請求項２６に記載の方法。
ｎ型シリコンカーバイドのドリフト層を形成するステップと、
前記ドリフト層に隣接してｐ型シリコンカーバイドの第１の領域を形成するステップと、
前記ｐ型シリコンカーバイドの第１の領域中にｎ型シリコンカーバイドの第１の領域を形成するステップであって、前記ｎ型シリコンカーバイドの第１の領域が、前記ドリフト層のキャリア濃度より高いキャリア濃度を有し、前記ｐ型シリコンカーバイドの第１の領域の周辺縁部から離間されるｎ型シリコンカーバイドの第１の領域を形成するステップと、
前記ｐ型シリコンカーバイドの第１の領域と前記ドリフト層との間にｎ型シリコンカーバイド制限領域を形成するステップであって、前記ｎ型シリコンカーバイド制限領域が、前記ｐ型シリコンカーバイドの第１の領域の下の前記ｐ型シリコンカーバイドの第１の領域の前記周辺縁部まで延びる第１の部分、および前記ｐ型シリコンカーバイドの第１の領域間にある第２の部分を含み、前記第１の部分のキャリア濃度が、前記ドリフト層のキャリア濃度より高く、前記第２の部分のキャリア濃度が、前記第１の部分のキャリア濃度より低くするｎ型シリコンカーバイド制限領域を形成するステップと
を有することを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法。
前記ドリフト層上にｎ型シリコンカーバイドのエピタキシャル層を形成するステップをさらに備え、前記ｎ型シリコンカーバイド制限領域の第１および第２の部分は、前記エピタキシャル層から形成され、前記ｐ型シリコンカーバイドの第１の領域は、前記エピタキシャル層中に形成されることを特徴とする請求項４０に記載の方法。
前記ｎ型シリコンカーバイド制限領域の第２の部分は、キャリア濃度が前記ドリフト層のキャリア濃度に等しいことを特徴とする請求項４０に記載の方法。
前記ｎ型シリコンカーバイド制限領域を形成するステップは、前記ドリフト層中のｎ型領域に埋め込むことによって前記ｎ型シリコンカーバイド制限領域の第１の部分を形成するステップを含むことを特徴とする請求項４２に記載の方法。
前記ドリフト層、前記ｎ型シリコンカーバイドの第１の領域および前記ｎ型シリコンカーバイド制限領域の上に酸化物層を形成するステップと、
前記ｎ型シリコンカーバイドの第１の領域の一部分の上にソースコンタクトを形成するステップと、
前記酸化物層上にゲートコンタクトを形成するステップと、
前記酸化物層とは反対側の前記ドリフト層上にドレインコンタクトを形成するステップと
をさらに備えたことを特徴とする請求項４０に記載の方法。
前記第１のｐ型領域上に、シリコンカーバイドのｎ型エピタキシャル層を形成するステップをさらに備えたことを特徴とする請求項４０に記載の方法。
前記ドリフト層の下に、キャリア濃度が前記ドリフト層のキャリア濃度より高いｎ型シリコンカーバイド層を形成するステップをさらに備えたことを特徴とする請求項４０に記載の方法。
前記ｎ型シリコンカーバイド層は、ｎ型シリコンカーバイド基板を含むことを特徴とする請求項４６に記載の方法。
前記第１のｐ型シリコンカーバイド領域内に第２のｐ型シリコンカーバイド領域を形成するステップをさらに備えたことを特徴とする請求項４０に記載の方法。
前記ｎ型シリコンカーバイド制限領域の第１の部分は、厚さが約０．５μｍから約１．５μｍであることを特徴とする請求項４０に記載の方法。
前記ｎ型シリコンカーバイド制限領域の第１の部分は、キャリア濃度が約１×１０^１５ｃｍ^−３から約５×１０^１７ｃｍ^−３であることを特徴とする請求項４０に記載の方法。