JP2009164158A5 - - Google Patents

Claims (20)

1. 半導体基板と、
   前記半導体基板の第１の面側にカソードが形成され、第２の面側にアノードが形成されたダイオードと、
   前記半導体基板の上に形成されたトランジスタとを備え、
   前記トランジスタは、
   前記半導体基板側から順次形成された第１の窒化物半導体層及び該第１の半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
   前記半導体層積層体の上又は上部に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを有し、
   前記ソース電極は、前記アノードと電気的に接続され、
   前記ドレイン電極は、前記カソードと電気的に接続されていることを特徴とする半導体装置。
2. 前記カソードは、前記半導体基板の前記第１の面側に形成されたｎ型領域からなり、
   前記アノードは、前記半導体基板の前記第２の面側に形成されたｐ型領域からなることを特徴とする請求項１に記載の半導体装置。
3. 前記ｐ型領域は、前記半導体基板の側縁部から間隔をおいて形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記カソードは、前記半導体基板の前記第１の面側に形成されたｎ型領域からなり、
   前記アノードは、前記半導体基板の前記第２の面側に形成されたショットキー電極からなることを特徴とする請求項１に記載の半導体装置。
5. 前記カソードは、前記半導体基板の前記第１の面側に形成されたｎ型領域からなり、
   前記アノードは、前記半導体基板の前記第２の面側に形成されたショットキー電極及び互いに間隔をおいて形成された複数のｐ型領域からなることを特徴とする請求項１に記載の半導体装置。
6. 前記半導体基板の前記第２の面に形成された裏面電極をさらに備え、
   前記トランジスタは、前記第１の面の上に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
7. 前記トランジスタは、前記第１の面の上に形成され、
   前記ショットキー電極は、裏面電極であることを特徴とする請求項４又は５に記載の半導体装置。
8. 前記ｎ型領域と、前記半導体基板の前記主面との間に形成され、前記半導体層積層体に含まれるIII族元素の拡散を防止する拡散防止層をさらに備えていることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
9. 前記半導体基板の前記第１の面に形成された裏面電極をさらに備え、
   前記トランジスタは、前記第２の面の上に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
10. 前記ドレイン電極と前記カソードとを接続するドレインビアプラグと、
    前記ソース電極と前記アノードとを接続するソースビアプラグとをさらに備えていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記半導体基板は、シリコン、炭化硅素又は窒化ガリウムからなることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
12. 基板の上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
    前記半導体層積層体の上又は上部に互いに間隔をおいて形成されたカソード電極、ソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
    前記カソード電極と前記ソース電極との間に形成された第１のｐ型半導体層と、
    前記第１のｐ型半導体層の上に形成されたアノード電極とを備え、
    前記ソース電極と前記アノード電極とは電気的に接続され、
    前記ドレイン電極と前記カソード電極とは電気的に接続されていることを特徴とする半導体装置。
13. 前記ゲート電極と前記半導体層積層体との間に形成された第２のｐ型半導体層をさらに備えていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
14. 第１の面側にダイオードのカソードとなるｎ型領域を有し、前記ｎ型領域と前記第１の面との間に拡散防止層を有する半導体基板を準備する工程（ａ）と、
    前記半導体基板の第２の面側にダイオードのアノードを形成する工程（ｂ）と、
    前記半導体基板の前記第１の面の上に、前記第１の面と平行な方向に電子が走行するチャネル領域並びにソース電極、ドレイン電極及びゲート電極を有する窒化物トランジスタを形成する工程（ｃ）と、
    前記ドレイン電極と前記ｎ型領域とを電気的に接続するドレインビアプラグを形成する工程（ｄ）と、
    前記ソース電極と前記アノードとを電気的に接続する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
15. 前記工程（ａ）は、
    前記半導体基板の前記第１の面側にｎ型不純物を注入することにより前記ｎ型領域を形成する工程（ａ１）と、
    前記ｎ型領域の上部に酸素イオンを注入した後、熱処理を行うことにより、前記ｎ型領域の上部に酸化膜からなる拡散防止層を形成する工程（ａ２）とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記工程（ａ）は、
    下層基板の第１の面側にｎ型不純物を注入することにより前記ｎ型領域を形成する工程（ａ１）と、
    前記工程（ａ１）よりも後に、下層基板の前記第１の面に第１の酸化膜を形成する工程（ａ２）と、
    上層基板の第１の面側に第２の酸化膜を形成する工程（ａ３）と、
    前記第１の酸化膜と前記第２の酸化膜とを貼り合わせることにより、前記拡散防止層を形成する工程（ａ４）とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
17. 前記工程（ｂ）は、前記半導体基板の第２の面側にｐ型不純物を注入して前記アノードを形成する工程であることを特徴とする請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法。
18. 前記アノードは、前記不純物拡散層よりも前に形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記工程（ｂ）は、前記半導体基板の第２の面側にショットキー電極を形成する工程であることを特徴とする請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法。
20. 前記工程（ｅ）は、前記ソース電極と前記アノードとを電気的に接続するソースビアプラグを形成する工程であることを特徴とする請求項１４〜１９のいずれか１項に記載の半導体装置の製造方法。