KR20140042460A - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 채널 영역 및 상기 채널 영역의 양쪽에 위치되는 한 쌍의 리세스를 갖는 기판; 상기 채널 영역 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 구조물; 및 상기 한 쌍의 리세스 내에 형성된 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역의 소스 영역 및 드레인 영역은 각각 상기 리세스의 표면 위에 형성된 제1층 및 상기 제1층의 표면 위에 형성된 제2층을 포함하고, 게이트 구조물과 상기 소스 영역 및 드레인 영역 중의 하나의 제2층 사이의 거리가 상기 게이트 구조물과 상기 소스 영역 및 드레인 영역 중의 나머지 하나의 제2층 사이의 거리보다 더 큰 반도체 소자에 관한 것이다. 본 발명의 반도체 소자를 이용하면 GIDL 특성이 개선되고 신뢰성이 우수한 반도체 소자를 얻을 수 있는 효과가 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 GIDL (gate-induced drain leakage) 특성이 개선되고 신뢰성이 우수한 반도체 소자에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라 반도체 소자가 보다 다양한 특성들을 만족시켜야 할 필요가 발생하고 있다. 특히 논리 회로에 사용되던 반도체 소자가 기억 장치의 일부로서 사용됨에 따라 이러한 필요는 증가되고 있다. 소위 eSiGe라고 불리는 제조 방법에 의해 제조된 반도체 소자 역시 메모리 소자 내에 이용됨에 따라 다양한 특성을 만족시킬 것이 요구되는데, 이러한 관점에서 아직 개선될 여지가 있다.
본 발명이 이루고자 하는 과제는 GIDL 특성이 개선되고 신뢰성이 우수한 반도체 소자를 제공하는 것이다.
본 발명은 상기 기술적 과제를 이루기 위하여, 채널 영역 및 상기 채널 영역의 양쪽에 위치되는 한 쌍의 리세스를 갖는 기판; 상기 채널 영역 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 구조물; 및 상기 한 쌍의 리세스 내에 형성된 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역의 소스 영역 및 드레인 영역은 각각 상기 리세스의 표면 위에 형성된 제1층 및 상기 제1층의 표면 위에 형성된 제2층을 포함하고, 게이트 구조물과 상기 소스 영역 및 드레인 영역 중의 하나의 제2층 사이의 거리가 상기 게이트 구조물과 상기 소스 영역 및 드레인 영역 중의 나머지 하나의 제2층 사이의 거리보다 더 큰 반도체 소자를 제공한다.
이 때, 상기 소스 영역 및 드레인 영역은 각각 상부 표면 둘레에 제1층이 노출되고, 상기 드레인 영역에서 노출된 제1층의 두께가 상기 소스 영역에서 노출된 제1층의 두께보다 더 클 수 있다. 또한, 상기 소스 영역의 리세스의 깊이가 상기 드레인 영역의 리세스의 깊이보다 더 깊을 수 있다. 또, 상기 소스 영역의 제1층의 수직 방향의 최대 두께와 상기 드레인 영역의 제1층의 수직 방향의 최대 두께는 실질적으로 동일할 수 있다.
선택적으로, 상기 드레인 영역의 리세스는 박스형의 리세스이고 상기 소스 영역의 리세스는 시그마형의 리세스일 수 있다. 이 때, 상기 드레인 영역의 리세스의 깊이보다 상기 소스 영역의 리세스의 깊이가 더 깊을 수 있다.
또, 상기 제1층과 제2층은 각각 저머늄(Ge)을 함유할 수 있다. 이 때, 상기 제2층의 저머늄 농도는 상기 제1층의 저머늄 농도보다 더 높을 수 있다.
상기 반도체 소자는 p-MOS (metal oxide semiconductor) 소자일 수 있다.
선택적으로, 상기 반도체 소자는 상기 게이트 구조물의 양 측벽에 스페이서들을 더 포함할 수 있다. 또한, 상기 게이트 구조물과 드레인 영역 사이의 스페이서 하단의 측방향 두께가 상기 게이트 구조물과 소스 영역 사이의 스페이서 하단의 측방향 두께보다 더 두꺼울 수 있다. 이 때, 상기 스페이서들 중의 적어도 하나와 그에 대응되는 상기 리세스의 측벽이 자기 정렬되어 있을 수 있다.
또한, 상기 게이트 구조물과 소스 영역 사이의 스페이서의 상단은 상기 게이트 구조물의 상부 표면과 실질적으로 동일한 레벨을 가질 수 있다.
본 발명은 상기 기술적 과제를 이루기 위하여, 채널 영역 및 상기 채널 영역의 양쪽에 배치된 소스/드레인 영역을 갖는 기판; 상기 채널 영역 위에 형성된 게이트 절연막; 및 상기 게이트 절연막 위에 형성된 게이트 구조물을 포함하고, 상기 소스/드레인 영역의 소스 영역 및 드레인 영역은 저머늄(Ge)을 포함하되 저머늄 함량이 더 낮은 제1층 및 상기 제1층보다 저머늄 함량이 더 높은 제2층을 각각 포함하고, 상기 게이트 구조물과 상기 드레인 영역의 제2층 사이의 거리가 상기 게이트 구조물과 상기 소스 영역의 제2층 사이의 거리보다 더 큰 반도체 소자를 제공한다.
이 때, 상기 소스 영역의 제 1 층의 하부면의 레벨은 상기 드레인 영역의 제1층의 하부면의 레벨보다 더 낮을 수 있다.
상기 반도체 소자는 상기 게이트 구조물의 양 측벽에 스페이서를 더 포함할 수 있다. 또한, 상기 게이트 구조물과 드레인 영역 사이의 스페이서 하단의 측방향 두께는 상기 게이트 구조물과 소스 영역 사이의 스페이서 하단의 측방향 두께보다 더 두꺼울 수 있다.
상기 소스 영역 및 드레인 영역은 상기 채널 영역에 대하여 압축 응력을 인가(apply)하는 것일 수 있다.
본 발명의 반도체 소자를 이용하면 GIDL 특성이 개선되고 신뢰성이 우수한 반도체 소자를 얻을 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 2는 본 발명 개념의 구체적인 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 3은 도 2의 실시예에서 폭(W3)이 폭(W4)보다 작게 되는 것을 더욱 상세하게 설명하기 위한 도면이다.
도 4 내지 도 6은 본 발명개념의 다른 실시예들에 따른 반도체 소자들을 나타낸 측단면도들이다.
도 7a 내지 도 7e는 도 2에 나타낸 반도체 소자의 제조 방법의 일 실시예를 순서에 따라 나타낸 단면도들이다.
도 8a 내지 도 8c는 도 4에 나타낸 반도체 소자의 제조 방법의 일 실시예를 순서에 따라 나타낸 단면도들이다.
도 9a 내지 도 9e는 도 5에 나타낸 반도체 소자의 본 발명 개념의 일 실시예에 따른 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 10은 본 발명 개념의 일 실시예에 따른 반도체 소자인 CMOS 인버터의 회로도이다.
도 11은 본 발명 개념의 일 실시예에 따른 반도체 소자인 CMOS SRAM 소자의 회로도이다.
도 12는 본 발명 개념의 일 실시예에 따른 반도체 소자인 CMOS NAND 회로의 회로도이다.
도 13은 본 발명 개념의 일 실시예에 따른 반도체 장치인 전자 시스템을 도시한 블록 다이어그램이다.
도 14는 본 발명 개념의 일 실시예에 따른 반도체 장치인 전자 시스템의 블록 다이어그램이다.
도 15는 본 발명 개념의 일 실시예에 따른 반도체 장치인 전자 서브시스템(subsystem)이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)를 나타낸 측단면도이다. 도 1을 참조하면, 채널 영역(112)을 갖는 기판(110)이 제공된다. 상기 채널 영역 위에는 게이트 절연막(120)이 구비되고, 상기 게이트 절연막(120)의 위에는 게이트 구조물(130)이 구비된다.
상기 기판(110)은 시스템 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 ReRAM 등과 같은 메모리 소자, 또는 MEMS (microelectromechanical system) 중에서 선택되는 어느 하나가 형성되는 기판일 수 있다.
특히, 상기 기판(110)은 주어진 목적에 적합한 임의의 재료를 포함할 수 있고, 예를 들면 Si, SiC, SiGe, SiGeC, Ge 합금들, GaAs, InAs, TnP, 기타 III족-V족 또는 II족-VI족 화합물 반도체들, 또는 유기 반도체 기판일 수 있다. 또한, 상기 기판(110)에는 채널 영역(112)을 형성하기 위하여 인(P), 비소(As), 안티몬(Sb)과 같은 p-형 불순물 또는 붕소(B), 인듐(In), 갈륨(Ga)과 같은 n-형 불순물이 주입되어 있을 수 있다.
상기 채널 영역(112)의 위에는 게이트 절연막(120)이 구비된다. 상기 게이트 절연막(120)은 실리콘 산화물, 하프늄 산화물 등과 같은 금속 산화물 계열의 절연막일 수 있다. 상기 게이트 절연막(120)은 CVD, ALD, 플라스마 산화, 라디칼 산화 또는 열산화 등의 방법에 의하여 형성될 수 있다. 그러나, 이들 방법에 한정되는 것은 아니다.
상기 게이트 절연막(120)의 상부에는 게이트 구조물(130)이 구비된다. 상기 게이트 구조물(130)은 도전성 물질을 포함하여 이루어질 수 있다. 상기 도전성 물질로는 도전성 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 합금일 수 있다. 예를 들면, 상기 도전성 물질은 불순물이 도핑된 폴리실리콘, 텅스텐 (W), 텅스텐 질화물, 텅스텐 실리사이드, 알루미늄 (Al), 알루미늄 질화물, 탄탈륨 (Ta), 탄탈륨 질화물, 탄탈륨 실리사이드, 티타늄 (Ti), 티타늄 질화물, 코발트 실리사이드, 몰리브덴 (Mo), 루테늄 (Ru), 니켈 (Ni), 니켈 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 상기 도전성 물질은 CVD, ALD, 또는 스퍼터링 공정을 이용하여 형성될 수 있다.
상기 게이트 구조물(130)은 상기 도전성 물질의 위에 캡핑층(capping layer)을 더 포함할 수 있다. 상기 캡핑층은, 예를 들면, 실리콘 질화물로 이루어질 수 있다.
상기 게이트 구조물(130)을 중심으로 하여 그 양 쪽에 소스 영역(140A) 및 드레인 영역(140B)이 구비된다. 상기 소스 영역(140A)과 드레인 영역(140B)은 각각 제1층(140A_1, 140B_1) 및 제2층(140A_2, 140B_2)을 포함할 수 있다. 상기 제2층(140A_2, 140B_2)은 상기 제1층(140A_1, 140B_1)의 상부에 배치될 수 있다.
상기 제1층(140A_1, 140B_1)과 상기 제2층(140A_2, 140B_2)은 저머늄(Ge)과 같은 이종 원소(heteroelement)를 포함할 수 있다. 특히, 저머늄과 같은 이종 원소를 단결정 기판의 결정 격자의 일부를 이루는 원소로서 포함할 수 있다. 상기 제1층(140A_1, 140B_1)은 저머늄과 같은 이종 원소를, 예를 들면, 약 5 원자% 내지 약 25 원자% 포함할 수 있다. 또, 상기 제2층(140A_2, 140B_2)은 저머늄과 같은 이종 원소를, 예를 들면, 약 25 원자% 내지 약 50 원자% 포함할 수 있다. 이와 같이 저머늄과 같은 이종 원소를 첨가하는 경우, 상기 이종 원소의 종류에 따라 상기 채널 영역(112)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 인가될 수 있다. 이와 같이 채널 영역(112)에 압축 응력 또는 인장 응력을 가함으로써 채널 영역의 캐리어 이동도(mobility)를 제어하는 것이 가능해질 수 있다.
상기 제1층(140A_1, 140B_1)은 기판(110)과 상기 제2층(140A_2, 140B_2) 각각의 구성 물질들 사이의 급격한 격자(lattice) 크기 변화로 인해 전위(dislocation)와 같은 결함이 발생하는 것을 방지하기 위하여, 이들 사이에서 격자 크기의 변화를 완충시키는 버퍼층 역할을 할 수 있다.
또한, 상기 제1층(140A_1, 140B_1)과 상기 제2층(140A_2, 140B_2)에는 붕소(B)와 같은 불순물이 각각 도핑되어 있을 수 있다. 특히 상기 제2층(140A_2, 140B_2)에 도핑된 농도가 상기 제1층(140A_1, 140B_1)에 도핑된 농도보다 더 높을 수 있다.
도 1에 도시된 바와 같이 상기 제1층(140A_1, 140B_1)은 게이트 구조물(130)과 상기 제2층(140A_2, 140B_2) 사이에서 일부 노출될 수 있다. 이 때 상기 제1층(140A_1, 140B_1)의 노출된 부분에 있어서, 소스 영역(140A)에서 제1층(140A_1)이 노출된 폭(W1)보다 드레인 영역(140B)에서 제1층(140B_1)이 노출된 폭(W2)이 더 클 수 있다. 다시 말해, 상기 게이트 구조물(130)과 드레인 영역(140B)의 제2층(140B_2) 사이의 거리가 상기 게이트 구조물(130)과 소스 영역(140A)의 제2층(140A_2) 사이의 거리보다 더 클 수 있다.
또는, 이와는 반대로 상기 제1층(140A_1, 140B_1)의 노출된 부분에 있어서, 소스 영역(140A)에서 제1층(140A_1)이 노출된 폭(W1)보다 드레인 영역(140B)에서 제1층(140B_1)이 노출된 폭(W2)이 더 작을 수 있다. 다시 말해, 상기 게이트 구조물(130)과 드레인 영역(140B)의 제2층(140B_2) 사이의 거리가 상기 게이트 구조물(130)과 소스 영역(140A)의 제2층(140A_2) 사이의 거리보다 더 작을 수 있다.
상기 게이트 구조물(130)과 드레인 영역(140B)의 제2층(140B_2) 사이의 거리가 상대적으로 더 크게 함으로써 게이트 유기 드레인 누설(gate-induced drain leakage, GIDL)과 관련된 특성이 개선될 수 있다.
이하에서는 소스 영역(140A)에서 제1층(140A_1)이 노출된 폭(W1)보다 드레인 영역(140B)에서 제1층(140B_1)이 노출된 폭(W2)이 더 큰 실시예를 중심으로 살펴본다. 소스 영역(140A)에서 제1층(140A_1)이 노출된 폭(W1)보다 드레인 영역(140B)에서 제1층(140B_1)이 노출된 폭(W2)이 더 작은 경우는, 당 기술분야에서 통상의 지식을 가진 자가 이하의 실시예에서 설명한 바를 참조하여 적절한 변경을 통해 충분히 알 수 있을 것이다.
도 2는 본 발명 개념의 구체적인 실시예에 따른 반도체 소자(200)를 나타낸 측단면도이다. 도 2를 참조하면, 채널 영역(212)을 갖는 기판(210)이 제공된다. 상기 채널 영역(212) 위에는 게이트 절연막(220)이 구비되고, 상기 게이트 절연막(220)의 위에는 게이트 구조물(230)이 구비된다. 또, 상기 게이트 구조물(230)을 중심으로 하여 그 양 쪽에 소스 영역(240A) 및 드레인 영역(240B)이 구비된다. 특히, 상기 게이트 구조물(230)의 소스 영역(240A) 및 드레인 영역(240B) 쪽의 측벽 위에는 스페이서들(260)이 구비될 수 있다. 상기 스페이서들(260)의 저면의 폭은 실질적으로 서로 동일할 수 있다.
상기 소스 영역(240A) 및 드레인 영역(240B)은 각각 리세스(250A, 250B) 내에 구비될 수 있다. 선택적으로, 상기 소스 영역(240A) 및 드레인 영역(240B)은 상기 리세스(250A, 250B) 내에서 에피택셜 성장을 통하여 형성된 것일 수 있다.
상기 소스 영역(240A) 및 드레인 영역(240B)은 각각 제1층(240A_1, 240B_1) 및 제2층(240A_2, 240B_2)을 포함한다. 상기 제1층(240A_1, 240B_1)은 상기 리세스(250A, 250B)의 바닥 표면 및 측면을 덮도록 구비될 수 있다. 상기 제1층(240A_1, 240B_1)을 에피택셜 성장에 의하여 형성하는 경우, 통상 수평 방향의 성장속도보다 수직 방향의 성장속도가 현저하게 더 크다. 그 결과 소스 영역(240A)의 제1층(240A_1)에서 보는 바와 같이 수직 방향의 두께가 수평 방향의 두께보다 더 크다. 특히, 제1층(240A_1)의 수평 방향 두께는 아래에서 위로 갈수록 얇아질 수 있다.
소스 영역(240A)의 제1층(240A_1)과 드레인 영역(240B)의 제1층(240B_1)은 서로 동일한 공정을 통하여 동시에 형성될 수 있다. 이러한 경우 소스 영역(240A)의 제1층(240A_1)이 갖는 수직 방향의 높이(T1)과 드레인 영역(240B)의 제1층(240B_1)이 갖는 수직 방향의 높이(T2)는 실질적으로 동일할 수 있다.
또, 소스 영역(240A)의 리세스(250A)의 깊이(D1)는 드레인 영역(240B)의 리세스(250B)의 깊이(D2)보다 더 깊을 수 있다. 이 경우 드레인 영역(240B)의 제1층(240B_1)의 노출되는 부분의 폭(W4)은, 상기 소스 영역(240A)의 바닥으로부터 드레인 영역(240B)의 깊이인 D2만큼 상부 지점의 소스 영역(240A)의 제1층(240A_1)의 폭과 실질적으로 동일하게 된다. 상기 소스 영역(240A)의 제1층(240A_1)의 폭은 이 지점을 지나 상부로 갈수록 더 작아지므로, 상기 소스 영역(240A)의 제1층(240A_1)이 노출되는 부분의 폭(W3)은 드레인 영역(240B)의 제1층(240B_1)의 노출되는 부분의 폭(W4)보다 작게 된다.
도 3은 폭(W3)이 폭(W4)보다 작게 되는 것을 더욱 상세하게 설명하기 위한 도면이다. 도 3을 참조하면, 소스 영역(240A)의 리세스(250A)와 드레인 영역(240B)의 리세스(250B) 내에 각각 제1층(240A_1, 240B_1)이 형성된다. 상기 제1층(240A_1, 240B_1)은 에피택셜 성장에 의하여 형성될 수 있다. 도 3의 점선은 특정 시간에서의 에피택셜 성장의 프로파일을 나타내며 상기 제1층(240A_1, 240B_1)은 t로 나타낸 화살표 방향으로 성장하게 된다.
도 3에서 보는 바와 같이, 리세스의 하부보다는 리세스의 상부에서의 에피택셜 성장이 상대적으로 더 느리게 일어난다. 두 리세스(250A, 250B)의 깊이가 상이한 경우 동일한 깊이에서는 실질적으로 동일한 에피택셜 성장 프로파일을 갖는 것으로 볼 수 있다. 도 3과 같이 소스 영역(240A)의 리세스(250A)의 깊이(D1)가 드레인 영역(240B)의 리세스(250B)의 깊이(D2)보다 더 깊은 경우, 드레인 영역(240B)의 리세스(250B)의 노출된 상부 표면의 폭(W4)은 소스 영역(240A)의 리세스(250A) 바닥으로부터 D2의 거리의 지점에서의 폭(W4)를 가질 수 있다. 또, 리세스의 바닥으로부터의 거리가 멀어질수록 에피택셜 성장의 속도가 느려지므로 D2보다 큰 D1의, 리세스(250A) 바닥으로부터의 거리를 갖는 지점에서의 폭은 W4보다 작은 W3를 가질 수 있다.
다시 도 2를 참조하면, 상기 리세스들(250A, 250B)의 나머지 공간에 제2층(240A_2, 240B_2)을 형성한다. 상기 제2층(240A_2, 240B_2)을 형성하는 방법도 에피택셜 성장에 의할 수 있다. 도 1을 참조하여 위에서 설명한 바와 같이, 상기 제1층(240A_1, 240B_1)과 제2층(240A_2, 240B_2)에는 저머늄과 같은 이종 원소가 포함될 수 있으며, 이러한 이종 원소의 함량은 제1층(240A_1, 240B_1)에서보다 제2층(240A_2, 240B_2)에서 더 높다. 예시적인 이종 원소의 함량은 앞서 설명한 바 있으므로 여기서는 상세한 설명을 생략한다.
이와 같이 하여, 게이트 구조물(230)과 드레인 영역(240B)의 제2층(240B_2) 사이의 거리가 게이트 구조물(230)과 소스 영역(240A)의 제2층(240A_2) 사이의 거리보다 크도록 할 수 있다.
도 4는 본 발명개념의 다른 실시예에 따른 반도체 소자(300)를 나타낸 측단면도이다. 도 4를 참조하면, 드레인 영역(340B)은 박스형(box-type)의 리세스(350B)이면서 소스 영역(340A)은 시그마형(sigma-type)의 리세스(350A)를 가질 수 있다.
여기서, 박스형이라 함은 측벽이 기판(310)의 결정 방향과는 무관하게 상부 표면에 대하여 수직으로 연장되고, 바닥부는 수평방향으로 연장되는 형태를 의미한다. 다만, 상기 측벽과 바닥부가 만나는 부분은 정확히 90도의 각도로 만나지 않을 수 있고, 도 4에 나타낸 바와 같이 만나는 부분에서 곡면을 이루며 서로 만날 수 있다.
또, 여기서 시그마형이라 함은 측벽과 바닥부를 이루는 면들이 기판(310)의 결정 방향에 따라 결정되는 형태를 의미한다. 즉 기판을 습식 식각하는 경우 도 4에 나타낸 바와 같이 내벽에 복수의 {111} 결정면을 포함하는 다각형 형상의 단면 프로파일을 갖는 리세스(350A)를 형성할 수 있다.
예를 들면, 박스형의 리세스는 건식 식각에 의하여 형성될 수 있고, 시그마형의 리세스는 습식 식각에 의하여 형성될 수 있다. 선택적으로(Optionally), 상기 시그마형의 리세스는 건식 식각에 후속하여 습식 식각을 더 수행함으로써 형성될 수도 있다.
이와 같이 소스 영역(340A)의 리세스(350A)와 드레인 영역(340B)의 리세스(350B)는 서로 상이한 타입으로 형성될 수 있다. 도 4에서는 소스 영역(340A)이 시그마형의 리세스(350A)를 갖고, 드레인 영역(340B)이 박스형의 리세스(350B)를 갖는 것을 도시하였는데, 반대로 소스 영역(340A)이 박스형의 리세스(350A)를 갖고, 드레인 영역(340B)이 시그마형의 리세스(350B)를 가질 수도 있다.
특히, 소스 영역(340A)의 리세스(350A)의 깊이가 드레인 영역(340B)의 리세스(350B)의 깊이보다 더 깊도록 리세스들(350A, 350B)을 형성할 수 있다. 이와 같이 구성하면 도 2에서 설명한 바와 같이 제1층(340A_1, 340B_1)들의 노출된 부분의 폭(W5, W6)에 있어서, 드레인 영역(340B)에서 노출된 제1층(340B_1)의 폭(W6)이 소스 영역(340A)에서 노출된 제1층(340A_1)의 폭(W5)보다 더 크게 되도록 조절할 수 있다.
선택적으로(Alternatively), 소스 영역(340A)의 리세스(350A)의 깊이와 드레인 영역(340B)의 리세스(350B)의 깊이가 실질적으로 동일하도록 조절할 수도 있다. 일반적으로, 박스형 리세스 내에서의 측방향 에피택셜 성장 속도가 시그마형 리세스 내에서의 측방향 에피택셜 성장 속도보다 다소 빠르다. 따라서, 소스 영역(340A)의 리세스(350A)의 깊이와 드레인 영역(340B)의 리세스(350B)의 깊이가 동일하더라도, 박스형 리세스 내에서 성장되는 드레인 영역(340B)의 노출된 제1층(340B_1)의 폭(W6)이 시그마형 리세스 내에서 성장되는 소스 영역(340A)에서 노출된 제1층(340A_1)의 폭(W5)보다 더 크다.
도 5는 본 발명 개념의 다른 실시예에 따른 반도체 소자(400)를 나타낸 측단면도이다. 도 5를 참조하면, 게이트 구조물(430)의 양 측벽에 스페이서들(460A, 460B)이 구비된다. 상기 스페이서들(460A, 460B)은 단일층으로 이루어질 수도 있고, 여러 층이 적층된 다층구조일 수도 있다. 또한, 소스 영역(440A) 쪽의 스페이서(460A)는 드레인 영역(440B) 쪽의 스페이서(460B)와 구조가 동일할 필요가 없고 서로 상이한 구조를 가질 수도 있다. 예를 들면, 상기 소스 영역(440A) 쪽의 스페이서(460A)는 단일층으로 이루어지고, 상기 드레인 영역(440B) 쪽의 스페이서(460B)는 다층 구조일 수 있다.
특히, 상기 소스 영역(440A) 쪽의 스페이서(460A)의 두께보다 상기 드레인 영역(440B) 쪽의 스페이서(460B)의 두께가 더 두꺼울 수 있다. 더욱 구체적으로, 상기 소스 영역(440A) 쪽의 스페이서(460A) 하단의 측방향 두께(X1)보다 상기 드레인 영역(440B) 쪽의 스페이서(460B) 하단의 측방향 두께(X2)가 더 두꺼울 수 있다.
도 5에서 보는 바와 같이 상기 스페이서들(460A, 460B) 중의 적어도 하나는 상기 리세스들(450A, 450B)의 측벽과 자기-정렬되어(self-aligned) 있을 수 있다.
상기 소스 영역(440A) 쪽의 리세스(450A)와 상기 드레인 영역(440B) 쪽의 리세스(450B)는 실질적으로 동일한 깊이를 가질 수 있다. 리세스들(450A, 450B)이 실질적으로 동일한 깊이를 가지기 때문에 리세스들(450A, 450B)의 내부 표면에 형성되는 제1층들(450A_1, 450B_1)은 서로 거의 동일한 치수들을 갖는다. 그 결과 소스 영역(440A) 쪽에서 노출된 제1층(450A_1)의 두께와 드레인 영역(440B) 쪽에서 노출된 제1층(450B_1)의 두께는 실질적으로 동일할 수 있다. 이 경우 상기 게이트 구조물(430)과 드레인 영역(440B)의 제2층(440B_2) 사이의 거리는 상기 게이트 구조물(430)과 소스 영역(440A)의 제2층(440A_2) 사이의 거리와 비교하여 X2-X1의 거리만큼 더 크게 된다.
한편, 소스 영역(440A) 쪽의 리세스(450A)와 상기 드레인 영역(440B) 쪽의 리세스(450B)가 실질적으로 동일한 깊이를 갖더라도, 상기 드레인 영역(440B) 쪽의 스페이서(460B)의 두께가 상기 소스 영역(440A) 쪽의 스페이서(460A)의 두께보다 현저하게 큰 경우에는 이것이 제1층들(450A_1, 450B_1)의 두께에 영향을 미칠 수 있다. 즉, 드레인 영역(440B) 쪽의 스페이서(460B)가 소스 영역(440A) 쪽의 스페이서(460A)에 비하여 현저하게 더 두껍게 형성된 결과, 상기 드레인 영역(440B) 쪽의 리세스(450B)의 수평 방향 폭이 상기 소스 영역(440A) 쪽의 리세스(450A)의 수평 방향의 폭과 비교하여 현저하게 작게될 수 있다.
기판(410) 위에 반도체 소자(400)들을 일정한 간격으로 형성하기 위하여, 게이트 구조물(430)들을 일정한 간격으로 형성하면, 게이트 구조물(430)들 사이에 형성될 수 있는 리세스(450A, 450B)의 수평 방향의 폭은 스페이서(460A, 460B) 하단의 측방향 두께에 의존할 수 있다. 그런데, 리세스의 폭이 작아지면서 기판 면적에 대하여 리세스가 갖는 면적의 비율이 더 작아지면 일반적으로 리세스 내의 에피택셜 성장 속도가 더 빠르게 될 수 있다. 상기 드레인 영역(440B)의 리세스(450B)가 기판 면적에 대하여 갖는 면적 비율은 상기 소스 영역(440A)의 리세스(450A)가 기판 면적에 대하여 갖는 면적 비율보다 작으므로, 상기 드레인 영역(440B)의 리세스(450B) 내에서의 제1층(440B_1)의 성장 속도가 상기 소스 영역(440A)의 리세스(450A) 내에서의 제1층(440A_1)의 성장 속도보다 빠를 수 있다. 그 결과 상기 드레인 영역(440B)에서의 제1층(440B_1)의 노출된 폭이 상기 소스 영역(440A)에서의 제1층(440A_1)의 노출된 폭보다 더 클 수 있다. 이 경우 드레인 영역(440B) 쪽이 스페이서(460B)의 두께도 더 두껍고 제1층(440B_1)의 노출된 폭도 더 크기 때문에 게이트 구조물(430)과 제2층(440A_2, 440B_2) 사이의 거리는 드레인 영역(440B) 쪽이 더 크게 된다.
도 6은 본 발명 개념의 또 다른 실시예에 따른 반도체 소자(500)를 나타낸 측단면도이다. 도 6을 참조하면, 게이트 구조물(530)의 양 측벽에 스페이서들(560A, 560B)이 구비된다. 도 6은 도 5와 비교하여 소스 영역(540A) 쪽의 리세스(550A)의 깊이가 드레인 영역(540B) 쪽의 리세스(550B)의 깊이보다 더 깊어진 것을 제외하면 동일하다.
도 2를 참조하여 설명한 바와 같이, 스페이서들(560A, 560B)의 두께가 실질적으로 서로 동일하여도 더 큰 깊이를 갖는 리세스(도 6에서는 550A)보다 더 작은 깊이를 갖는 리세스(도 6에서는 550B)의 쪽이 노출되는 제1층(540A_1, 540B_1)의 폭이 더 크게 된다.
따라서, 도 6에서 보는 바와 같이 드레인 영역(540B)의 스페이서(560B) 하단의 측방향 두께(X2)가 소스 영역(540A)의 스페이서(560A) 하단의 측방향 두께(X1)보다 더 클 뿐만 아니라, 위에서 설명한 바와 같이 드레인 영역(540B)에서 노출되는 제1층(540B_1)의 폭(W8)이 소스 영역(540A)에서 노출되는 제1층(540A_1)의 폭(W7)보다 크다. 그 결과 게이트 구조물(530)과 소스 영역(540A)의 제2층(540A_2) 사이의 거리(W7+X1)보다 게이트 구조물(530)과 드레인 영역(540B)의 제2층(540B_2) 사이의 거리(W8+X2)가 현저하게 더 크게 된다.
여기에 더하여, 드레인 영역(540B)의 스페이서(560B) 하단의 측방향 두께(X2)가 소스 영역(540A)의 스페이서(560A) 하단의 측방향 두께(X1)보다 현저하게 더 크면 앞서 설명한 바와 같이 상기 드레인 영역(540B) 쪽의 리세스(550B)의 수평 방향 폭이 상기 소스 영역(540A) 쪽의 리세스(550A)의 수평 방향의 폭과 비교하여 현저하게 작게 된다. 앞서 설명한 바와 같이 리세스의 폭이 작아지면서 기판 면적에 대하여 리세스가 갖는 면적의 비율이 더 작아지면 일반적으로 리세스 내의 에피택셜 성장 속도가 더 빠르게 될 수 있다. 따라서, 스페이서들(560A, 560B)의 이러한 수평 방향의 폭의 차이가 상기 드레인 영역(540B)에서의 제1층(540B_1)의 노출된 폭이 상기 소스 영역(540A)에서의 제1층(540A_1)의 노출된 폭보다 더 크게 되는 데 추가적으로 기여할 수 있다.
도 7a 내지 도 7e는 도 2에 나타낸 반도체 소자(200)의 제조 방법의 일 실시예를 순서에 따라 나타낸 단면도들이다.
도 7a를 참조하면, 기판(210) 위에 게이트 절연 물질막 및 게이트 구조물 물질막을 형성하고, 상기 게이트 구조물 물질막 위에 마스크 패턴을 형성한다. 그런 다음, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 절연 물질막 및 게이트 구조물 물질막을 식각하여 패터닝함으로써 게이트 절연막(220) 및 게이트 구조물(230)을 형성한다. 상기 기판(210)과 상기 게이트 절연막(220) 및 게이트 구조물(230)에 대해서는 앞에서 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
그런 다음, 만일 상기 식각 마스크가 남아 있다면 이를 제거한 후, 상기 기판(210) 및 상기 게이트 구조물(230)의 전면에 대하여 스페이서 물질막을 형성하고, 이를 이방성 식각하여 스페이서(260)를 형성한다.
도 7b를 참조하면, 상기 게이트 구조물(230) 및 스페이서(260)를 식각 마스크로 하여 상기 기판(210)의 일부를 이방성 식각함으로써 D2의 깊이를 갖는 소스 영역의 리세스(250A')와 드레인 영역의 리세스(250B)를 형성한다. 상기 기판(210)을 이방성 식각하기 위하여 반응성 이온 식각(reactive ion etching, RIE), 유도 결합 플라스마 (inductively coupled plasma, ICP) 식각, 전자 사이클로트론 공진(electron cyclotron resonance, ECR) 식각, 마그네트론 플라스마 식각, 용량 결합 플라스마 식각, 2주파 플라스마 식각, 헬리콘파 플라스마 식각 등과 같은 건식 식각 방법이 이용될 수 있다. 또한, 상기 게이트 구조물(230) 및 스페이서(260)를 식각 마스크로 하여 식각하기 때문에 상기 스페이서(260)와 상기 리세스들(250A', 250B)의 측벽은 서로 자기정렬될(self-aligned) 수 있다.
예를 들어, 기판(210)을 ICP 식각을 이용하여 식각하는 경우 CHF3를 식각 가스로 하여 7.5 sccm 이용하고, 캐리어 가스로서 He을 100 sccm, 반응 압력 5.5 Pa, 하부 전극의 온도 70℃, 코일 전극에 인가되는 RF(13.56 MHz)의 전력을 475W, 하부 전극(바이어스측)에 인가되는 전력 300W, 및 식각 시간 10 초의 조건으로 식각을 수행할 수 있다. 식각 가스로서는 불소계 가스인 CHF3 대신에 Cl2, BCl3, SiCl4, 또는 CCl4와 같은 염소계 가스, CF4, SF6, 또는 NF3와 같은 다른 불소계 가스, 또는 O2가 적절히 이용될 수 있다.
도 7c를 참조하면, 게이트 구조물(230) 및 드레인 영역의 리세스(250B)를 덮도록 식각 마스크(270)를 형성한다. 상기 식각 마스크(270)는, 예를 들면, 포토레지스트 물질을 이용하여 형성될 수 있다. 그런 다음, 도 7b에서와 동일한 방법으로 식각하여 D1의 깊이를 갖는 최종적인 소스 영역의 리세스(250A)를 얻는다. 그런 다음 식각 마스크(270)를 제거할 수 있다.
도 7d를 참조하면, 소스 영역의 리세스(250A) 및 드레인 영역의 리세스(250B) 내에 제1층(240A_1, 240B_1)을 형성한다. 상기 제1층(240A_1, 240B_1)은 리세스들(250A, 250B) 내의 일부만을 채우도록 형성될 수 있다. 즉, 상기 제1층(240A_1, 240B_1)은 리세스들(250A, 250B)의 바닥면과 측벽으로부터 내부 공간의 일부만 채우도록 형성될 수 있다. 상기 제1층(240A_1, 240B_1)은 상기 기판(210)을 구성하는 성분과는 상이한 조성을 갖도록 형성될 수 있다. 예를 들면, 상기 제1층(240A_1, 240B_1)은 저머늄과 같은 이종 원소를, 예를 들면, 약 5 원자% 내지 약 25 원자% 포함할 수 있다.
상기 제1층(240A_1, 240B_1)은 Si으로 이루어지는 기판(210)과 후속 공정에서 상기 리세스들(250A, 250B) 내의 나머지 공간에 형성될, 비교적 이종 원소의 함량이 높은 SiGe 층과의 사이에서 급격한 격자 크기 변화로 인해 전위(dislocation)와 같은 결함이 발생하는 것을 방지하기 위한 완충 역할을 할 수 있다.
일부 실시예에서, 상기 제1층(240A_1, 240B_1)을 형성하기 위하여 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정이 이용될 수 있다. 상기 제1층(240A_1, 240B_1)은 실리콘(Si)이 노출되어 있는 리세스들(250A, 250B) 내에서만 선택적으로 형성될 수 있다.
상기 제1층(240A_1, 240B_1)을 형성하기 위한 공정 가스는 Si 소스 가스 및 Ge 소스 가스를 포함한다. 예를 들면, 상기 Si 소스 가스로서 실란, 알킬 실란, 할로겐화 실란, 아미노실란 등을 들 수 있으며, 예를 들면, SiH4, Si(CH3)4, Si(C2H5)4, Si(N(CH3)2)4, SiH2Cl2 등일 수 있다. 상기 Ge 소스 가스로서 저매인(germane), 알킬 저매인, 아미노저매인 등을 들 수 있으며, 예를 들면, GeH4, Ge(CH3)4, Ge(C2H5)4, Ge(N(CH3)2)4 등일 수 있다.
일부 실시예에서, 상기 제1층(240A_1, 240B_1)을 형성하기 위한 공정 가스는 수소 가스와, 질소, 아르곤, 헬륨 등과 같은 비활성 가스를 더 포함할 수 있다. 다른 일부 실시예에서, 상기 제1층(240A_1, 240B_1)을 형성하기 위한 공정 가스는 SiGe 성장의 선택성 및 SiGe의 성장 속도를 제어하기 위한 제어 가스를 더 포함할 수 있다. 상기 제어 가스는 HCl일 수 있다.
일부 실시예에서, 상기 제1층(240A_1, 240B_1)은 불순물이 도핑될 수 있다. 예를 들면, 불순물이 도핑된 SiGe 층으로 된 제1층(240A_1, 240B_1)을 얻기 위하여, 상기 리세스들(250A, 250B) 내에 SiGe 층을 SEG 공정에 의해 성장시키는 동안 인-시투(in situ)로 불순물 이온을 도핑할 수 있다. 상기 불순물 이온으로서 붕소(B) 이온을 이용할 수 있다. 이와 같이, 상기 불순물 이온을 인-시투 도핑하기 위하여, 상기 제1층(240A_1, 240B_1)을 형성하기 위한 공정 가스를 기판(210) 위에 공급할 때, B 소스 가스도 상기 공정 가스와 함께 상기 기판(210) 상에 동시에 공급될 수 있다. 상기 B 소스 가스로는 B2H6 가스를 사용할 수 있다.
선택적으로(Alternatively), 불순물이 도핑된 SiGe 층으로 된 제1층(240A_1, 240B_1)을 얻기 위하여, 상기 리세스들(250A, 250B) 내에 SiGe 층을 SEG 공정에 의해 성장시킨 후, 도펀트를 도핑하는 이온 주입 공정과 주입된 도펀트를 활성화시키기 위한 어닐링 공정을 수행할 수도 있다.
상기 제1층(240A_1, 240B_1)을 형성하는 동안 공정 압력은 0 Torr 보다 크고 약 200 Torr 이하인 범위의 임의의 압력으로 유지될 수 있고, 공정 온도는 약 500 ℃ 내지 약 700 ℃의 범위의 임의의 온도를 취할 수 있다.
도 7e를 참조하면, 상기 리세스들(250A, 250B)의 나머지 내부 공간 내에 제2층(240A_2, 240B_2)을 형성할 수 있다. 상기 제2층(240A_2, 240B_2)은 상기 제1층(240A_1, 240B_1)에서의 이종 원소의 함량보다 더 높은 이종 원소 함량을 가질 수 있다. 예를 들면, 상기 제2층(240A_2, 240B_2)은 상기 제1층(240A_1, 240B_1)에서의 Ge 함량보다 더 높은 Ge 함량을 갖는 SiGe 층일 수 있다. 일부 실시예들에 있어서, 상기 제2층(240A_2, 240B_2)은 약 25 원자% 내지 약 50 원자%의 Ge 함량을 갖는 SiGe 층으로 이루어질 수 있다.
상기 제2층(240A_2, 240B_2)을 형성하기 위하여, 도 5d를 참조하여 상기 제1층(240A_1, 240B_1)의 형성 공정에 대하여 설명한 바와 유사한 공정을 이용할 수 있다. 따라서, 중복을 피하기 위하여 상기 제2층(240A_2, 240B_2)의 형성 공정에 대한 상세한 설명은 생략한다. 다만, 상기 제2층(240A_2, 240B_2)을 형성하는 동안 공정 압력은 0 Torr 보다 크고 약 5 Torr 이하의 비교적 낮은 압력 하에서 선택되는 임의의 압력으로 유지될 수 있다. 이와 같이 5 Torr 이하의 비교적 낮은 압력 하에서 상기 제2층(240A_2, 240B_2)을 형성함으로써, 상기 제2층(240A_2, 240B_2) 내에서 전위(dislocation)와 같은 결함의 발생 가능성이 현저하게 감소된다. 그 결과 결함이 없거나 거의 없는 SiGe 막질로 된 제2층(240A_2, 240B_2)을 형성하는 것이 가능하다.
또한, SiGe를 성장시키는 동안 인-시투로 B 이온을 도핑하여 B 도핑된 SiGe 층으로 이루어지는 제2층(240A_2, 240B_2)을 형성할 때, 5 Torr 이하의 비교적 낮은 공정 압력을 유지함으로써, B 소스인 B2H6가 BH3로 분해되는 반응이 용이하게 일어나고, 그 후속 반응인 BH3로부터 B 이온으로의 분해 반응도 용이하게 일어난다. 따라서, 비교적 높은 Ge 함량을 갖는 제2층(240A_2, 240B_2)에서 원하는 최적의 B 도핑 농도를 조절하는 것이 용이하게 된다.
예를 들면, 이상에서 설명한 바와 같이 하여 도 2에 나타낸 바와 같은 반도체 소자를 제조할 수 있다.
도 8a 내지 도 8c는 도 4에 나타낸 반도체 소자(300)의 제조 방법의 일 실시예를 순서에 따라 나타낸 단면도들이다.
도 8a를 참조하면, 기판(310) 위에 게이트 절연막(320) 및 게이트 구조물(330)을 형성하고, 상기 게이트 구조물(330)의 양쪽 면에 스페이서들(360)을 형성한 후 상기 게이트 구조물(330) 및 상기 스페이서들(360)을 식각 마스크로 하여 소정 깊이까지 이방성 식각을 한 것을 나타낸다. 그 결과 상기 게이트 구조물(330)을 중심으로 양 쪽에 한 쌍의 리세스들(350A', 350B)이 형성된다. 도 8a는 도 7a에 나타낸 바와 동일하기 때문에 여기서는 상세한 설명을 생략한다.
도 8b를 참조하면, 게이트 구조물(330) 및 드레인 영역의 리세스(350B)를 덮도록 식각 마스크(370)를 형성한다. 상기 식각 마스크(370)는, 예를 들면, 포토레지스트 물질을 이용하여 형성될 수 있다. 그런 다음, 상기 소스 영역의 리세스(350A')를 식각제를 이용하여 등방 식각을 수행한다. 상기 등방 식각은, 예를 들면 습식 식각에 의할 수 있다. 상기 식각제는 상기 리세스(350A')의 내벽을 선택적으로 식각할 수 있는 식각제이면 되고, 예를 들면 NH4OH 용액, 트리메틸암모늄 하이드록사이드(trimethyl ammonium hydroxide, TMAH), HF 용액, NH4F 용액 또는 이들의 혼합물일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 식각제를 이용하여 상기 리세스(350A')의 내벽을 선택적으로 식각할 때, 상기 기판(310)의 결정면들 중에서 선택되는 어느 하나의 결정면을 식각 정지면으로 이용할 수 있다. 예를 들면, 기판(310)의 {111} 결정면을 식각 정지면으로 이용할 수 있다. 이와 같은 식각 조건 하에서, 상기 기판(310)의 {111} 결정면에서의 식각율은 다른 결정면에서의 식각율에 비해 매우 느리게 될 수 있다. 상기 식각제로 기판(310)을 식각할 때, 리세스(350A')의 내부 측벽에서 {111} 결정면(350S)이 드러날 때까지 식각하여 시그마(sigma) 측단면 형태를 갖는 리세스(350A)를 얻을 수 있다. 그런 다음 식각 마스크(370)를 제거할 수 있다.
도 8c를 참조하면, 리세스들(350A, 350B) 내에 제1층(340A_1, 340B_1) 및 제2층(340A_2, 340B_2)을 순차적으로 형성한다. 리세스들(350A, 350B) 내에 제1층(340A_1, 340B_1) 및 제2층(340A_2, 340B_2)을 형성하는 방법은 도 7d 및 도 7e를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
도 9a 내지 도 9e는 도 5에 나타낸 반도체 소자(400)의 본 발명 개념의 일 실시예에 따른 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 9a를 참조하면, 기판(410) 위에 게이트 절연 물질막 및 게이트 구조물 물질막을 형성하고, 상기 게이트 구조물 물질막 위에 마스크 패턴을 형성한다. 그런 다음, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 절연 물질막 및 게이트 구조물 물질막을 식각하여 패터닝함으로써 게이트 절연막(420) 및 게이트 구조물(430)을 형성한다. 상기 기판(410)과 상기 게이트 절연막(420) 및 게이트 구조물(430)에 대해서는 앞에서 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
그런 다음, 만일 상기 식각 마스크가 남아 있다면 이를 제거한 후, 상기 기판(410) 및 상기 게이트 구조물(430)의 전면에 대하여 제 1 스페이서 물질막을 형성하고, 이를 이방성 식각하여 제 1 스페이서(460A, 460B')를 형성한다.
도 9b를 참조하면, 기판(410), 게이트 구조물(430), 및 제 1 스페이서(460A, 460B')의 전면에 제 2 스페이서 물질막(465)을 형성하고, 상기 제 1 스페이서(460A, 460B') 중 소스 영역의 제 1 스페이서(460A)를 덮지 않도록 식각 마스크(470)를 형성한다.
상기 제 2 스페이서 물질막(465)은 상기 제 1 스페이서(460A, 460B') 및 식각 마스크(470)와 식각 선택비를 갖는 물질일 수 있다. 예를 들면, 상기 제 1 스페이서(460A, 460B')는 실리콘 산화물일 수 있고, 상기 제 2 스페이서 물질막(465)은 상기 실리콘 산화물과 식각 선택비를 갖는 실리콘 질화물일 수 있다. 상기 식각 마스크(470)는 포토레지스트 물질이거나 ACL (amorphous carbon layer) 또는 SOH (spin-on hardmask)와 같은 탄소계 물질일 수 있다.
상기 제 2 스페이서 물질막(465)은 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착법(atomic layer deposition, ALD)을 이용하여 형성될 수 있다. 상기 식각 마스크(470)는 포토레지스트 물질이나 SOH를 이용하는 경우 스핀 코팅으로 물질막을 형성한 후 이를 패터닝하여 얻을 수 있다. 선택적으로, 상기 식각 마스크(470)로서 ACL을 이용하는 경우 CVD 또는 ALD 방법으로 물질막을 형성한 후 이를 패터닝하여 얻을 수 있다.
도 9c를 참조하면, 상기 식각 마스크(470)를 이용하여 등방성 식각으로 상기 제 2 스페이서 물질막(465)을 패터닝함으로써 소스 영역의 제 1 스페이서(460A)가 노출된 제 2 스페이서 물질막(465a)을 얻을 수 있다. 그런 다음, 상기 식각 마스크(470)를 제거할 수 있다. 상기 식각 마스크(470)가 탄소계 물질인 경우, 애슁 등의 방법을 이용하여 용이하게 제거 가능하다.
도 9d를 참조하면, 상기 제 2 스페이서 물질막(465a)을 이방성 식각하여 제 2 스페이서(465b)를 얻을 수 있다. 상기 제 2 스페이서(465b)는 드레인 영역의 제 1 스페이서(460B')와 함께 드레인 영역의 스페이서(460B)를 구성할 수 있다.
상기 이방성 식각을 위하여 반응성 이온 식각(reactive ion etching, RIE), 유도 결합 플라스마 (inductively coupled plasma, ICP) 식각, 전자 사이클로트론 공진(electron cyclotron resonance, ECR) 식각, 마그네트론 플라스마 식각, 용량 결합 플라스마 식각, 2주파 플라스마 식각, 헬리콘파 플라스마 식각 등과 같은 건식 식각 방법이 이용될 수 있다.
도 9e를 참조하면, 상기 제 1 스페이서(460A, 460B'), 제 2 스페이서(465b) 및 게이트 구조물(430)을 식각 마스크로 하여 상기 기판(410)을 식각함으로써 리세스들(450A, 450B)을 얻는다. 상기 리세스들(450A, 450B)을 얻기 위하여 이방성 식각을 수행하는 경우에는 도 9e에 나타낸 바와 같이 박스형의 리세스들이 얻어질 수 있다. 이와 달리 상기 리세스들(450A, 450B)을 얻기 위하여 등방성 식각을 수행하는 경우에는 시그마형의 리세스들이 얻어질 수 있다. 당 기술 분야에서 통상의 지식을 가진 자는 등방성 식각을 통해 얻은 시그마형의 리세스를 갖는 실시예도 본 발명의 범위에 속함을 이해할 것이다.
소스 영역의 리세스(450A)와 드레인 영역의 리세스(450B)는 실질적으로 동일한 깊이를 가질 수 있다. 그러나, 도 7a 내지 도 7e를 참조하여 설명한 바와 같이 소스 영역의 리세스(450A)와 드레인 영역의 리세스(450B)가 상이한 깊이를 갖도록 할 수도 있다.
상기 소스 영역의 리세스(450A)와 드레인 영역의 리세스(450B)를 형성한 후, 상기 리세스들(450A, 450B) 내에 제1층(440A_1, 440B_1)과 제2층(440A_2, 440B_2)을 형성한다. 상기 제1층(440A_1, 440B_1)과 제2층(440A_2, 440B_2)을 형성하는 방법은 도 7d 및 도 7e를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
본 기술 분야에서 통상의 지식을 가진 자는 이상에서 설명한 사항들의 일부 또는 전부를 조합함으로써 위에서 설명하지 않은 다른 실시예들을 만들어 낼 수 있을 것이다. 또한, 통상의 기술자는 그러한 실시예가 본 발명의 범위에 속함도 이해할 수 있을 것이다.
도 10은 본 발명 개념의 일 실시예에 따른 반도체 소자인 CMOS 인버터(600)의 회로도이다.
상기 CMOS 인버터(600)는 CMOS 트랜지스터(610)를 포함한다. CMOS 트랜지스터(610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 p-MOS 트랜지스터(620) 및 n-MOS 트랜지스터(630)로 이루어진다. 상기 CMOS 트랜지스터(610)는 도 1 내지 도 6을 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함할 수 있다.
도 11은 본 발명 개념의 일 실시예에 따른 반도체 소자인 CMOS SRAM 소자(700)의 회로도이다.
상기 CMOS SRAM 소자(700)는 한 쌍의 구동 트랜지스터(710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 p-MOS 트랜지스터(720) 및 n-MOS 트랜지스터(730)로 이루어진다. 상기 CMOS SRAM 소자(700)는 한 쌍의 전송 트랜지스터(740)를 더 포함한다. 상기 구동 트랜지스터(710)를 구성하는 p-MOS 트랜지스터(720) 및 n-MOS 트랜지스터(730)의 공통 노드에 상기 전송 트랜지스터(740)의 소스가 교차 연결된다. 상기 p-MOS 트랜지스터(720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 n-MOS 트랜지스터(730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(700)의 구동 트랜지스터(710) 및 전송 트랜지스터(740) 중 적어도 하나는 도 1 내지 도 6을 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 12는 본 발명 개념의 일 실시예에 따른 반도체 소자인 CMOS NAND 회로(800)의 회로도이다.
상기 CMOS NAND 회로(800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 한 쌍의 CMOS 트랜지스터를 구성하는 적어도 하나의 트랜지스터는 도 1 내지 도 6을 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 13은 본 발명 개념의 일 실시예에 따른 반도체 장치인 전자 시스템(900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(900)은 메모리(910) 및 메모리 콘트롤러(920)를 포함한다. 상기 메모리 콘트롤러(920)는 호스트(930)의 요청에 응답하여 상기 메모리(910)로부터의 데이타 독출 및/또는 상기 메모리(910)로의 데이타 기입을 위하여 상기 메모리(910)를 제어한다. 상기 메모리(910) 및 메모리 콘트롤러(920) 중 적어도 하나는 도 1 내지 도 6을 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 14는 본 발명 개념의 일 실시예에 따른 반도체 장치인 전자 시스템(1000)의 블록 다이어그램이다.
상기 전자 시스템(1000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(1000)은 콘트롤러(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 무선 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
상기 콘트롤러(1010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(1030)는 콘트롤러(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(1030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다. 상기 전자 시스쳄(1000)은 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 무선 인터페이스(1040)를 이용할 수 있다. 상기 무선 인터페이스(1040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(1000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(1000)은 도 1 내지 도 6을 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
도 15는 본 발명 개념의 일 실시예에 따른 반도체 장치인 전자 서브시스템(subsystem)(1100)이다.
상기 전자 서브시스템(1100)은 모듈러 (modular) 메모리 소자일 수 있다. 상기 전자 서브시스템(1100)은 전기 커넥터 (electrical connector)(1110) 및 인쇄 회로 기판(1120)을 포함한다. 상기 인쇄 회로 기판(1120)은 메모리 유닛(1130) 및 소자 인터페이스 유닛(1140)을 지지할 수 있다. 상기 메모리 유닛(1130)은 다양한 데이타 저장 구조를 가질 수 있다. 상기 소자 인터페이스 유닛(1140)은 상기 인쇄 회로 기판(1120)을 통해 상기 메모리 유닛(1130) 및 상기 전기 커넥터(1110)에 각각 전기적으로 연결될 수 있다. 상기 소자 인터페이스 유닛(1140)은 전압, 클럭 주파수, 및 프로토콜 로직을 발생시키는 데 필요한 성분을 포함할 수 있다. 상기 전자 서브시스템(1100)은 도 1 내지 도 6을 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500) 중 적어도 하나를 포함한다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업에 유용하게 이용될 수 있다.
100, 200, 300, 400, 500: 반도체 소자
110, 210, 310, 410, 510: 기판
112, 212, 312, 412, 512: 채널영역
120, 220, 320, 420, 520: 게이트 절연막
130, 230, 330, 430, 530: 게이트 구조물
140A, 240A, 340A, 440A, 540A: 소스 영역
140A_1, 240A_1, 340A_1, 440A_1, 540A_1: 제1층
140A_2, 240A_2, 340A_2, 440A_2, 540A_2: 제2층
140B, 240B, 340B, 440B, 540B: 드레인 영역
140B_1, 240B_1, 340B_1, 440B_1, 540B_1: 제1층
140B_2, 240B_2, 340B_2, 440B_2, 540B_2: 제2층
250A, 250B, 350A, 350B, 450A, 450B, 550A, 550B: 리세스
260. 360, 460A, 460B, 560A, 560B: 스페이서
600: CMOS 인버터 610: CMOS 트랜지스터
620: p-MOS 트랜지스터 630: n-MOS 트랜지스터
700: CMOS SRAM 소자 710: 구동 트랜지스터
720: p-MOS 트랜지스터 730: n-MOS 트랜지스터
740: 전송 트랜지스터 800: CMOS NAND 회로

Claims (10)

  1. 채널 영역 및 상기 채널 영역의 양쪽에 위치되는 한 쌍의 리세스를 갖는 기판;
    상기 채널 영역 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트 구조물; 및
    상기 한 쌍의 리세스 내에 형성된 소스/드레인 영역;
    을 포함하고,
    상기 소스/드레인 영역의 소스 영역 및 드레인 영역은 각각 상기 리세스의 표면 위에 형성된 제1층 및 상기 제1층의 표면 위에 형성된 제2층을 포함하고,
    게이트 구조물과 상기 소스 영역 및 드레인 영역 중의 하나의 제2층 사이의 거리가 상기 게이트 구조물과 상기 소스 영역 및 드레인 영역 중의 나머지 하나의 제2층 사이의 거리보다 더 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소스/드레인 영역은 상부 표면 둘레에 제1층이 노출되고,
    상기 드레인 영역에서 노출된 제1층의 두께가 상기 소스 영역에서 노출된 제1층의 두께보다 더 큰 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 소스 영역의 리세스의 깊이가 상기 드레인 영역의 리세스의 깊이보다 깊은 것을 특징으로 하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 드레인 영역의 리세스가 박스형의 리세스이고 상기 소스 영역의 리세스가 시그마형의 리세스인 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 드레인 영역의 리세스의 깊이보다 상기 소스 영역의 리세스의 깊이가 더 깊은 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 구조물의 양 측벽에 스페이서들을 더 포함하고,
    상기 게이트 구조물과 드레인 영역 사이의 스페이서 하단의 측방향 두께가 상기 게이트 구조물과 소스 영역 사이의 스페이서 하단의 측방향 두께보다 더 두꺼운 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 게이트 구조물과 소스 영역 사이의 스페이서의 상단이 상기 게이트 구조물의 상부 표면과 실질적으로 동일한 레벨을 갖는 것을 특징으로 하는 반도체 소자.
  8. 채널 영역 및 상기 채널 영역의 양쪽에 배치된 소스/드레인 영역을 갖는 기판;
    상기 채널 영역 위에 형성된 게이트 절연막; 및
    상기 게이트 절연막 위에 형성된 게이트 구조물;
    을 포함하고,
    상기 소스/드레인 영역의 소스 영역 및 드레인 영역은 저머늄(Ge)을 포함하되 저머늄 함량이 더 낮은 제1층 및 상기 제1층보다 저머늄 함량이 더 높은 제2층을 각각 포함하고,
    상기 게이트 구조물과 상기 드레인 영역의 제2층 사이의 거리가 상기 게이트 구조물과 상기 소스 영역의 제2층 사이의 거리보다 더 큰 반도체 소자.
  9. 제 8 항에 있어서,
    상기 소스 영역의 제 1 층의 하부면의 레벨이 상기 드레인 영역의 제1층의 하부면의 레벨보다 더 낮은 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 게이트 구조물의 양 측벽에 스페이서를 더 포함하고,
    상기 게이트 구조물과 드레인 영역 사이의 스페이서 하단의 측방향 두께가 상기 게이트 구조물과 소스 영역 사이의 스페이서 하단의 측방향 두께보다 더 두꺼운 것을 특징으로 하는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017171824A1 (en) * 2016-03-31 2017-10-05 Intel Corporation High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304481A (zh) * 2014-06-10 2016-02-03 联华电子股份有限公司 半导体元件及其制作方法
US9954165B2 (en) 2015-01-09 2018-04-24 Hewlett Packard Enterprise Development Lp Sidewall spacers
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11967615B2 (en) * 2015-12-23 2024-04-23 Intel Corporation Dual threshold voltage (VT) channel devices and their methods of fabrication
TWI619283B (zh) * 2016-05-30 2018-03-21 旺宏電子股份有限公司 電阻式記憶體元件及其製作方法與應用
US10431670B2 (en) * 2016-12-15 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd Source and drain formation technique for fin-like field effect transistor
CN108417537B (zh) * 2017-02-10 2021-09-07 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
TWI788487B (zh) * 2018-12-21 2023-01-01 聯華電子股份有限公司 半導體元件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176481B2 (en) * 2005-01-12 2007-02-13 International Business Machines Corporation In situ doped embedded sige extension and source/drain for enhanced PFET performance
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US7544997B2 (en) * 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
US7572706B2 (en) * 2007-02-28 2009-08-11 Freescale Semiconductor, Inc. Source/drain stressor and method therefor
JP5206668B2 (ja) * 2007-03-28 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
US7939852B2 (en) * 2008-07-21 2011-05-10 Globalfoundries Inc. Transistor device having asymmetric embedded strain elements and related manufacturing method
JP5487615B2 (ja) * 2008-12-24 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US20100207175A1 (en) * 2009-02-16 2010-08-19 Advanced Micro Devices, Inc. Semiconductor transistor device having an asymmetric embedded stressor configuration, and related manufacturing method
US7989297B2 (en) * 2009-11-09 2011-08-02 International Business Machines Corporation Asymmetric epitaxy and application thereof
KR20130074353A (ko) * 2011-12-26 2013-07-04 삼성전자주식회사 트랜지스터를 포함하는 반도체 소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017171824A1 (en) * 2016-03-31 2017-10-05 Intel Corporation High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer
US10734511B2 (en) 2016-03-31 2020-08-04 Intel Corporation High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer

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