TWI812447B - 半導體裝置結構及其形成方法 - Google Patents

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林志昌
陳仕承
姚茜甯
莊宗翰
莊凱麟
江國誠
王志豪
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台灣積體電路製造股份有限公司
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Abstract

提供一種半導體裝置結構的形成方法。半導體裝置結構包括多個第一奈米結構沿著一垂直方向堆疊在一基底上。半導體裝置結構還包括一第一底層與前述第一奈米結構相鄰形成，以及一第一介電襯墊層形成於前述第一底層的上方並且與前述第一奈米結構相鄰。此半導體裝置結構還包括一第一源極/汲極結構形成在前述第一介電襯墊層的上方，且前述第一源極/汲極結構通過前述第一介電襯墊層而與前述第一底層隔離。

Description

半導體裝置結構及其形成方法
本發明實施例內容是有關於一種半導體裝置結構及其形成方法，特別是有關於可以增進半導體裝置結構的性能表現的一種半導體裝置結構及其形成方法。
半導體裝置使用於各種電子產品應用中，例如個人電腦、手機、數位相機和其他電子設備中。半導體裝置的製造通常是通過在一半導體基底上依序沉積絕緣層或介電層、導電層以及半導體材料層，並且使用微影製程(lithography)以對各個材料層進行圖案化，而在其上形成電路部件和元件。許多積體電路通常是在單一個半導體晶圓上製造，並且通過沿著切割線(scribe line)在積體電路之間進行切割，而將晶圓上的各個晶粒分割開來。例如，在多晶片模組中，或者是在其他類型的封裝中，各個晶粒通常是單獨的封裝。
隨著半導體工業向奈米技術製程節點發展，以追求更高的裝置密度、更高的性能和更低的成本，在製造和設計問題上所遇到的挑戰帶動了三維設計的發展。
本發明的一些實施例提供一種半導體裝置結構，包括複數個第一奈米結構(first nanostructures)沿著一垂直方向堆疊在一基底(substrate)上。此半導體裝置結構還包括一第一底層(first bottom layer)與前述第一奈米結構相鄰形成，以及一第一介電襯墊層(first dielectric liner layer)形成於前述第一底層的上方並且與前述第一奈米結構相鄰。此半導體裝置結構還包括一第一源極/汲極結構(first source/drain S/D structure)形成在前述第一介電襯墊層的上方，其中前述第一源極/汲極結構通過前述第一介電襯墊層而與前述第一底層隔離。
本發明的一些實施例提供一種半導體裝置結構，包括一基底，其中前述基底包括一第一區域(first region)和一第二區域(second region)。此半導體裝置結構包括複數個第一奈米結構(first nanostructures)沿著一垂直方向堆疊在前述第一區域的上方。此半導體裝置結構包括複數個第二奈米結構(second nanostructures)沿著前述垂直方向堆疊在前述第二區域的上方。此半導體裝置結構包括一第一介電襯墊層(first dielectric liner layer)與前述第一奈米結構相鄰，以及一第一絕緣層(first insulating layer)形成於前述第一介電襯墊層的上方。此半導體裝置結構還包括一第一源極/汲極結構(first S/D structure)形成於前述第一絕緣層的上方，以及一第二絕緣層(second insulating layer)，與前述第二奈米結構相鄰形成。此半導體裝置結構還包括一第二源極/汲極結構(second S/D structure)形成於前述第二絕緣層的上方，其中前述第一絕緣層的一頂表面是高於前述第二絕緣層的一頂表面。
本發明的一些實施例提供一種半導體裝置結構的形成方法，包括：在一基底(substrate)上形成一第一鰭部結構(first fin structure)和一第二鰭部結構(second fin structure)，其中前述第一鰭部結構包括沿著一垂直方向堆疊的複數個第一奈米結構(first nanostructures)，前述第二鰭部結構包括沿著一垂直方向堆疊的複數個第二奈米結構(second nanostructures)。此半導體裝置結構的形成方法包括在前述第一鰭部結構和前述第二鰭部結構的上方形成一虛置閘極結構(dummy gate structure)，以及去除一部分的前述第一鰭片結構和一部分的前述第二鰭片結構，以形成一第一凹槽(first recess)和一第二凹槽(second recess)。此半導體裝置結構的形成方法包括在前述第一凹槽中形成一第一底層(first bottom layer)，並且在前述第二凹槽中形成一第二底層(second bottom layer)。此半導體裝置結構的形成方法包括在前述第一底層的上方形成一第一介電襯墊層(first dielectric liner layer)，以及在前述第一介電襯墊層的上方形成一第一頂層(first top layer)。此半導體裝置結構的形成方法包括在前述第一頂層的上方形成一第一源極/汲極結構(first S/D structure)，在前述第二底層的上方形成一第二源極/汲極結構(second S/D structure)。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含上述第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於上述第一部件和上述第二部件之間，使得第一部件和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
以下描述了實施例的一些變化。在各種視圖和說明性的實施例中，相同的附圖標記係用於表示相同的元件。應當理解的是，可以在此些方法之前、期間和之後進行一些額外的步驟，並且對於此些方法的其他實施例，可以替換或消除所描述的某一些步驟。
下文描述的奈米結構電晶體(例如奈米片電晶體(nanosheet transistor)、奈米線電晶體(nanowire transistor)、多橋式通道(multi-bridge channel)、奈米帶場效電晶體(nano-ribbon FET)、全繞式閘極(gate-all-around；GAA)電晶體結構)可以通過任何合適的方法圖案化。例如，可以使用一種或多種光學微影製程(photolithography processes)對結構進行圖案化，包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程是結合了光學微影製程及自對準製程(self-aligned process)，以使得形成的圖案的節距(pitch)小於使用單一、直接的微影製程所能得到的節距。例如，在一實施例中，在一基底上方形成一犧牲層(sacrificial layer)，並且使用一光學微影製程將此犧牲層圖案化。使用一自對準製程在圖案化的犧牲層的側邊形成間隔物(spacers)。之後，去除犧牲層；然後，可以使用留下的間隔物來對全繞式閘極(GAA)結構進行圖案化。
文中提供了用於形成半導體裝置結構的一些實施例。半導體裝置結構可以包括形成在一基底上方的奈米結構(nanostructures)以及環繞奈米結構的一閘極結構(gate structure)。介電襯墊層(dielectric liner layer)與奈米結構相鄰形成，源極/汲極(S/D)結構則形成在介電襯墊層的上方。介電襯墊層用來定義奈米結構的有效(或主動)數量，以控制通道的有效寬度(effective width)。此外，絕緣層可以形成在介電襯墊層的上方，以使源極/汲極(S/D)結構和下方的層絕緣，以進一步定義奈米結構的有效(或主動)數量。
第1圖示出了根據一些實施例的半導體結構100的俯視圖。為了清楚起見，第1圖已經被簡化以更好地理解本揭露的發明概念。可以在半導體結構100中增加額外的部件，並且可以替換、修改或消除以下所描述的一些部件。
半導體結構100可以包括多閘極裝置(multi-gate devices)，並且可以被包括在微處理器、記憶體或其他積體電路裝置中。例如，半導體結構100可以是積體電路(IC)晶片的一部分，其包括各種被動的和主動的微電子裝置(microelectronic devices)，例如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistors；PFETs)、n型場效電晶體(n-type field effect transistors；NFETs)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors；MOSFETs)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors；BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS；LDMOS)電晶體、高壓電晶體、高頻電晶體、其他可應用的組件、或前述電晶體/組件的組合。
第2A圖到第2L圖示出了根據一些實施例的製造一半導體結構100a的中間階段的透視圖。更具體地說，第2A圖到第2L圖示出了製造第1圖的虛線方塊C1中所示的半導體結構100a的中間階段的示意性透視圖。
如第2A圖所示，提供一基底102。基底102可由矽或其他的半導體材料製成。替代性地或附加地，基底102可以包括其他的元素半導體材料(elementary semiconductor materials)，例如鍺。在一些實施例中，基底102是由一化合物半導體(compound semiconductor)製成，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)或磷化銦(indium phosphide)。在一些實施例中，基底102是由一合金半導體(alloy semiconductor)製成，例如矽鍺、碳化矽鍺(silicon germanium carbide)、磷化砷鎵(gallium arsenic phosphide)或磷化鎵銦(gallium indium phosphide)。在一些實施例中，基底102包括一磊晶層(epitaxial layer)。例如，基底102具有一磊晶層，且此磊晶層覆蓋一塊狀半導體(bulk semiconductor)。
複數個第一半導體層(first semiconductor layers)106和複數個第二半導體層(second semiconductor layers)108依序交替地形成在基底102的上方。此些第一半導體層106和此些第二半導體層108是垂直的堆疊，以形成一堆疊奈米結構(a stacked nanostructure)(或是一堆疊的奈米片或一堆疊的奈米線)。
在一些實施例中，前述的第一半導體層106和第二半導體層108是獨立地包括矽(Si)、鍺(Ge)、矽鍺(Si 1-xGe x，0.1＜x＜0.7，x值是在矽鍺中的鍺的原子百分比)、砷化銦 (InAs)、砷化銦鎵 (InGaAs)、銻化銦 (InSb)、或其他可應用的材料。在一些實施例中，前述的第一半導體層106和第二半導體層108是由不同的材料所製成。
此些第一半導體層106和此些第二半導體層108是由具有不同晶格常數(lattice constant)的不同材料所製成。在一些實施例中，第一半導體層106是由矽鍺(Si 1-xGe x，0.1＜x＜0.7)製成，而第二半導體層108是由矽(Si)製成。在其他一些實施例中，第一半導體層106的材質為矽(Si)，而第二半導體層108的材質為矽鍺(Si 1-xGe x，0.1＜x＜0.7)。
在一些實施例中，第一半導體層106和第二半導體層108通過一選擇性磊晶生長(selective epitaxial growth；SEG)製程、一化學氣相沉積(chemical vapor deposition；CVD)製程(例如低壓化學氣相沉積(low-pressure CVD；LPCVD)、一電漿增強化學氣相沉積(plasma enhanced CVD；PECVD))製程、一分子磊晶製程、或其他合適的製程而形成。在一些實施例中，第一半導體層106和第二半導體層108在相同的腔室中原位的形成(formed in-situ)。
在一些實施例中，每個第一半導體層106的厚度是在大約1.5奈米(nm)至大約20奈米(nm)的範圍內。例如“大約”與特定指出的距離或尺寸結合的詞語應被解釋為不排除與特定距離或特定尺寸的微小的或無意義的偏差，並且可以包括例如高達20%的偏差。在一些實施例中，第一半導體層106具有大致上均勻的厚度。在一些實施例中，每個第二半導體層108的厚度在從大約1.5奈米(nm)到大約20奈米(nm)的範圍內。在一些實施例中，第二半導體層108的厚度大致上均勻。
然後，如第2B圖所示，根據本揭露的一些實施例，對第一半導體層106和第二半導體層108進行圖案化，以形成鰭部結構(fin structures)104-1和104-2。在一些實施例中，鰭部結構104-1和104-2包括基底鰭部結構(base fin structures)105和形成在基底鰭部結構105上方的半導體材料堆疊(semiconductor material stacks)，此些半導體材料堆疊分別包括第一半導體層106和第二半導體層108。
在一些實施例中，前述的圖案化製程包括在半導體材料堆疊的上方形成遮罩結構(mask structures)110，並通過此些遮罩結構110蝕刻半導體材料堆疊和下方的基底102。在一些實施例中，遮罩結構110是一多層結構，且包括一襯墊氧化層(pad oxide layer)112和形成在襯墊氧化層112上方的一氮化物層114。此襯墊氧化層112可以由氧化矽製成，此氧化矽可以通過熱氧化或化學氣相沉積(CVD)而形成，氮化物層114可以由氮化矽製成，且可以通過化學氣相沉積(CVD)例如低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)而形成。
之後，如第2C圖所示，根據本揭露的一些實施例，形成一襯層(未示出)以覆蓋鰭部結構104-1和104-2，並且在襯墊上方的鰭部結構104-1和104-2的周圍形成一絕緣層(insulating layer)119。在一些實施例中，前述的襯層是由一氧化物層和一氮化物層製成。在一些實施例中，省略了襯層。在一些實施例中，絕緣層119是由氧化矽、氮化矽、氮氧化矽(SiON)、其他合適的絕緣材料、或前述材料的組合而製成。
之後，如第2D圖所示，根據本揭露的一些實施例，使絕緣層119凹陷(recessed)以形成一隔離結構(isolation structure)116。根據一些實施例，隔離結構116被配置為電性隔離半導體結構的主動區(active regions)(例如鰭部結構104-1和104-2)，並且隔離結構116也被稱為淺溝槽隔離(shallow trench isolation；STI)部件。
之後，如第2E圖所示，根據本揭露的一些實施例，形成隔離結構116，並且在隔離結構116上方的鰭部結構104-1和104-2的頂表面和側壁上形成包覆層(cladding layers)118。在一些實施例中，此些包覆層118是由半導體材料所製成。在一些實施例中，此些包覆層118是由矽鍺(SiGe)所製成。在一些實施例中，此些包覆層118以及第一半導體層106是由相同的半導體材料所製成。
前述的包覆層118可以通過進行一磊晶製程而形成，例如氣相磊晶(vapor phase epitaxy；VPE)以及/或超高真空化學氣相沉積(ultra high vacuum chemical vapor deposition；UHV CVD)、分子束磊晶、其他可應用的磊晶生長製程、或前述製成的組合而形成。在沉積包覆層118之後，可以進行一蝕刻製程，例如使用一電漿乾式蝕刻製程，以去除未形成在鰭部結構104-1和104-2的側壁上的包覆層118的部分。在一些實施例中，形成在鰭部結構104-1和104-2的頂表面上的包覆層118的部分係通過此蝕刻製程而被部分的去除或是完全的去除，使得包覆層118在鰭部結構104-1和104-2的頂表面上的厚度是小於在鰭部結構104-1和104-2的側壁上的包覆層118的厚度。
在一些實施例中，在形成包覆層118之前，可以在鰭部結構104-1和104-2的上方形成一半導體襯層(semiconductor liner)(未示出)。此半導體襯墊可以是一矽層(Si layer)，並且可以在用於形成包覆層118的磊晶生長製程期間一併結合至包覆層118中。
接著，如第2F圖所示，根據一些實施例，在包覆層118和隔離結構116的上方形成一襯墊層(liner layer)120。在一些實施例中，襯墊層120是由介電常數值(k value)低於7的低介電常數的介電材料(low k dielectric material)製成。在一些實施例中，襯墊層120由氮化矽(SiN)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氮氧化矽(SiON)、或其類似物而製成。襯墊層120可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(metal organic CVD；MOCVD)、減壓化學氣相沉積(reduced pressure CVD；RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、其他可應用的方法、或前述方法的組合而沉積。在一些實施例中，襯墊層120的厚度在大約2奈米(nm)至大約8奈米(nm)的範圍之間。
接著，如圖所示。參照圖2G，根據一些實施例，在襯墊層120的上方形成一填充層(filling layer)122。根據一些實施例，在襯墊層120形成之後，在襯墊層120的上方形成填充層122，以完全的填充相鄰的鰭部結構104-1和104-2之間的空間，並且進行一研磨製程(polishing process)直到包覆層118的頂表面暴露出來。
在一些實施例中，填充層122和襯裡層120皆由氧化物所製成，但是可通過不同的方法而形成。在一些實施例中，填充層122是由氮化矽(SiN)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氮氧化矽(SiON)、或其類似物而製成。填充層122可以使用一流動式化學氣相沉積(flowable CVD；FCVD)製程來沉積，此製程例如包括沉積一可流動材料(例如一液體化合物)，並且通過一合適的技術，例如熱退火(thermal annealing)以及/或紫外線照射(ultraviolet radiation)處理，將此可流動材料轉化為一固體材料。
接著，如第2H圖所示，根據一些實施例，在鰭部結構104-1和104-2之間形成凹槽(recesses)124。在一些實施例中，填充層122和襯墊層120通過進行一蝕刻製程而被下凹。在一些實施例中，填充層122是使用一流動式化學氣相沉積(flowable CVD)製程形成，使得在進行蝕刻製程之後，所得到的填充層122可以具有相對平坦的頂表面。
之後，如第2I圖所示，根據一些實施例，在凹槽124中形成一帽蓋層(cap layer)126，從而形成介電部件(dielectric features)134。在一些實施例中，介電部件134包括位於鰭部結構104-1和104-2的相對側的介電部件134-1、134-2以及134-3。在一些實施例中，帽蓋層126是由一高介電常數的介電材料製成，例如氧化鉿(HfO 2)、氧化鋯(ZrO 2)、氧化鋁鉿(HfAlO x)、氧化矽鉿(HfSiO x)、氧化鋁(Al 2O 3)、及其類似物。可以通過進行原子層沉積(ALD)製程、化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、基於氧化的沉積製程、其他合適的製程、或前述製程的組合來形成用於形成帽蓋層126的介電材料。根據一些實施例，在形成帽蓋層126之後，進行一化學機械研磨(CMP)製程直到暴露出遮罩結構110為止。在一些實施例中，帽蓋層126具有在大約5奈米(nm)至大約30奈米(nm)範圍之間的一高度H 1。帽蓋層126的厚度應該足夠厚，以在後續的蝕刻製程期間可以保護介電部件134，使得介電部件134可用來使隨後形成的相鄰的源極/汲極結構(source/drain structures)分離。
接著，如第2J圖所示，根據一些實施例，去除鰭部結構104-1和104-2上方的遮罩結構110和去除包覆層118的頂部，以暴露出最頂部(topmost)的第二半導體材料層108的頂表面。在一些實施例中，包覆層118的頂表面與最頂部的第二半導體層108的頂表面大致上齊平。
可以通過對遮罩結構110和包覆層118進行一個或多個蝕刻製程，且此(或此些)蝕刻製程比起對介電部件134是具有更高的蝕刻速率，以使遮罩結構110和包覆層118下凹，使得介電部件134是在此(或此些)蝕刻過程中僅輕微被蝕刻。此選擇性蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應性離子蝕刻、或其他可應用的蝕刻方法。
之後，如第2K圖所示，根據一些實施例，虛置閘極結構(dummy gate structures)136是跨過鰭部結構104-1和104-2以及介電部件134而形成。虛置閘極結構136可用來定義所製得的半導體結構100的源極/汲極區(source/drain regions)和通道區(channel regions)。
在一些實施例中，虛置閘極結構136包括一虛置閘極介電層(dummy gate dielectric layer)138和一虛置閘極電極層(dummy gate electrode layer)140。在一些實施例中，虛置閘極介電層138是由一種或多種的介電材料製成，例如氧化矽、氮化矽、氮氧化矽(SiON)、氧化鉿(HfO 2)、氧化鋯鉿(HfZrO)、氧化矽鉿(HfSiO)、氧化鈦鉿(HfTiO)、氧化鋁鉿(HfAlO)、或前述材料的組合。在一些實施例中，虛置閘極介電層138是藉由熱氧化、化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、其他合適的方法、或前述方法的組合來形成。
在一些實施例中，虛置閘極電極層140是由導電材料所製成，此些導電材料包括多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、或前述材料的組合。在一些實施例中，虛置閘極電極層140使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、或前述方法的組合而形成。
在一些實施例中，在虛置閘極結構136的上方形成硬質遮罩層(hard mask layers)142。在一些實施例中，硬質遮罩層142包括多個材料層，例如包括一氧化物層144和一氮化物層146。在一些實施例中，氧化物層144為氧化矽，氮化物層146為氮化矽。
虛置閘極結構136的形成可以包括共形的(conformally)形成一介電材料，以作為虛置閘極介電層138。之後，可以在此介電材料的上方形成一導電材料，以作為虛置閘極電極層140，並且硬質遮罩層142可以形成在導電材料的上方。接著，前述介電材料和前述導電材料可以通過硬質遮罩層142進行圖案化，以形成虛置閘極結構136。
在一些實施例中，介電部件134包括一底部部分(bottom portion)134B以及在底部部分134B上方的一頂部部分(top portion)134T。一示例中，此底部部分134B包括前述的襯墊層120和前述的填充層122，而頂部部分134T則包括前述的帽蓋層126。在隨後的蝕刻製程期間，帽蓋層126可以被配置為保護介電部件134。
由於介電部件134自對準(self-aligned)於鰭部結構104-1和104-2之間的空間，因此在形成介電部件134時不需要復雜的對準製程。此外，介電部件134的寬度可以由鰭部結構104-1和104-2之間的空間的寬度以及包覆層118的厚度來定義。在一些實施例中，介電部件134具有大致上相同的寬度。同時，在一些實施例中，鰭部結構104-1和104-2之間的空間具有不同的寬度，並且介電部件134也具有不同的寬度。如第1圖所示，根據一些實施例，介電部件134是形成在鰭部結構104-1和104-2之間，並且大致上平行於鰭部結構104-1和104-2。
之後，如第2L圖所示，根據一些實施例，在形成虛置閘極結構136之後，閘極間隔物(gate spacers)148沿著虛置閘極結構136的相對側壁而形成並覆蓋虛置閘極結構136的相對側壁。在一些實施例中，閘極間隔物148還覆蓋介電部件134的頂表面和側壁的一些部分。
之後，在一些實施例中，在鄰近閘極間隔物148處形成源極/汲極(source/drain；S/D)凹槽150。更具體的說，使沒有被虛置閘極結構136和閘極間隔物148覆蓋的鰭部結構104-1和104-2以及包覆層118下凹(recessed)。再者，根據一些實施例，介電部件134的頂部部分134T也被下凹，以在源極/汲極區具有凹陷部分(recessed portions)134T_R。在一些其他實施例中，帽蓋層126是被完全去除。
閘極間隔物148可以被配置為將源極/汲極結構(之後形成)與虛置閘極結構136分隔開來。在一些實施例中，閘極間隔物148是由介電材料製成，例如氧化矽(SiO 2)，氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、以及/或前述材料的組合。
在一些實施例中，鰭部結構104-1和104-2以及包覆層118是通過進行一蝕刻製程而凹陷(recessed)。此蝕刻製程可以是一非等向性蝕刻製程(anisotropic etching process)，例如乾式電漿蝕刻(dry plasma etching)，並且在此蝕刻製程期間，可以使用虛置閘極結構136和閘極間隔物148作為蝕刻遮罩(etching masks)。
第3A-1圖至第3O-1圖示出了根據本揭露的一些實施例，沿著第2K圖的線X 1-X 1'和線X 2-X 2'所截取的形成半導體裝置結構100a的各個階段剖面示意圖。第3A-2圖至第3O-2圖示出了根據本揭露的一些實施例，沿著第2K圖的線Y-Y'所截取的形成半導體裝置結構100a的各個階段剖面示意圖。第3A’-2圖至第3O’-2圖示出了根據本揭露的一些實施例，形成半導體裝置結構100b的各個階段剖面示意圖。
如第3A-1圖所示，基底102包括一第一區域10和一第二區域20。第一虛置閘極結構(first dummy gate structure)136a包括在第一基底102a的第一區域10上方的一第一虛置閘極介電層(first dummy gate dielectric layer)138a和一第一虛置閘極電極層(first dummy gate electrode layer)140a。第二虛置閘極結構(second dummy gate structure)136b包括在第二基底102b的第二區域20上方的一第二虛置閘極介電層(second dummy gate dielectric layer)138b和一第二虛置閘極電極層(second dummy gate electrode layer)140b。在第一虛置閘極結構136a的上方形成第一硬質遮罩層142a，在第二虛置閘極結構136b的上方形成第二硬質遮罩層142b。
如第3A-2圖所示，根據本揭露的一些實施例，在第一區域10的上方形成一第一包覆層(first cladding layer)118a，並且在第二區域20的上方形成一第二包覆層(second cladding layer)118b。第一介電部件(first dielectric feature)134a包括在第一區域10上方的一第一襯墊層(first liner layer)120a、一第一填充層(first filling layer)122a以及一第一帽蓋層(first cap layer)126a。第二介電部件(second dielectric feature)134b包括在第二區域20上方的一第二襯墊層(second liner layer)120b、一第二填充層(second filling layer)122b和一第二帽蓋層(second cap layer)126b。
第3A'-2圖的半導體結構100b與第3A-2圖的半導體結構100a相似或相同。而第3A'-2圖的半導體結構100b與第3A-2圖的半導體結構100a的不同之處在於，第一包覆層118a延伸至第一隔離結構(first isolation structure)116a中，而第二包覆層118b延伸至第二隔離結構116b(second isolation structure)中。換言之，第一包覆層118a的一部分是位於第一隔離結構116a的頂表面的下方，而第二包覆層118b的一部分是位於第二隔離結構116b的頂表面的下方。在一些實施例中，使第一隔離結構116a和第二隔離層116b下凹(recessed)以形成凹槽(recesses)，然後在此些凹槽中形成第一包覆層118a和第二包覆層118b。因此，第一包覆層118a的一部分與第二包覆層118b的一部分是位於第一隔離結構116a的頂表面與第二隔離層116b的頂表面下方。
接著，如第3B-1圖所示，根據本揭露的一些實施例，在第一區域10的上方形成一第一源極/汲極凹槽(first S/D recess)150a，並且在第二區域20的上方形成一第二源極/汲極凹槽(second S/D recess)150b。更具體地說，去除第一半導體層106的一部分以及去除第二半導體層108的一部分，以形成前述的第一源極/汲極(S/D)凹槽150a和前述的第二源極/汲極(S/D)凹槽150b。
之後，如第3B-2圖所示，根據本揭露的一些實施例，第一源極/汲極(S/D)凹槽150a的底表面低於第一隔離結構116a的頂表面，第二源極/汲極(S/D)凹槽150b的底表面低於第二隔離結構116b的頂表面。
第3B'-2圖的半導體結構100b與第3B-2圖的半導體結構100a相似或相同。而第3B'-2圖的半導體結構100b與第3B-2圖的半導體結構100a的不同之處在於，第一源極/汲極(S/D)凹槽150a具有一延伸部分(extending portion)延伸至第一隔離結構116a的一部分，且第二源極/汲極(S/D)凹槽150b具有一延伸部分延伸至第二隔離結構116b的一部分。
之後，如第3C-1圖所示，根據本揭露的一些實施例，去除在第一區域10上方的第一半導體層106a的一部分，以形成多個凹口(notches)，並且在這些凹口中形成第一內部間隔物(first inner spacers)156a。此外，去除第二區域20上方的第一半導體層106b的一部分以形成凹口，並在凹口中形成第二內部間隔物(second inner spacers)156b。第一內部間隔物156a和第二內部間隔物156b被配置為作為源極/汲極(S/D)結構(稍後形成)和閘極結構(稍後形成)之間的一阻障物(barrier)。第一內部間隔物156a和第二內部間隔物156b可以降低在源極/汲極(S/D)結構(稍後形成)與閘極結構(稍後形成)之間的寄生電容(parasitic capacitance)。
根據本揭露的一些實施例，第3C-2圖的半導體結構100a與第3C'-2圖的半導體結構100b相似或相同。
接著，如第3D-1圖所示，根據本揭露的一些實施例，在第一區域10上方的第一源極/汲極(S/D)凹槽150a中形成一第一底層(first bottom layer)158a，並且在第二區域20上方的第二源極/汲極(S/D)凹槽150b中形成一第二底層(second bottom layer)158b。在一些實施例中，此第一底層158a稱為EPI層或是稱為L0 EPI層。
如第3D-2圖所示，前述第一底層158a的頂表面大致上齊平於(level with)一個第一內部間隔物156a的底表面。再者，前述第二底層158b的頂表面大致上齊平於一個第二內部間隔物156b的底表面。第一底層158a的頂表面係高於第一隔離結構116a的頂表面。第二底層158b的頂表面係高於第二隔離結構116b的頂表面。
第一底層158a和第二底層158b是用來定義第一介電襯墊層(first dielectric liner layer)160a(後續形成)以及第一絕緣層164a(後續形成)的位置，並且進一步定義有效奈米結構的數目(例如奈米片的數目)以及實現多個奈米結構(multi-nanostructures)(例如多個奈米片)的共存。
在一些實施例中，第一底層158a和第二底層158b是同時形成，並且第一底層158a的頂表面和第二底層158b的頂表面是在相同水平面。
在一些實施例中，第一底層158a和第二底層158b是獨立地包括未摻雜的矽(un-doped Si)、未摻雜的矽鍺(un-doped SiGe)、或前述材料的組合。在一些實施例中，第一底層158a和第二底層158b是獨立地通過一磊晶或是磊晶(epi)製程而形成。磊晶製程可以包括一選擇性磊晶生長(selective epitaxial growth；SEG)製程、化學氣相沉積(CVD)技術(例如，氣相磊晶(VPE)以及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、或其他合適的磊晶過程。
如第3D'-2圖所示，第一底層158a具有一延伸部分(extending portion)延伸至第一隔離結構116a的一部分中，且第二底層158b亦具有一延伸部分(extending portion)延伸至第二隔離結構116b的一部分中。
接著，如第3E-1圖所示，根據本揭露的一些實施例，在第一虛置閘極結構136a、第二虛置閘極結構136b、第一底層158a和第二底層158b的上方形成一第一介電襯墊層160a和一第二介電襯墊層160b。更具體而言，在一些示例中，第一介電襯墊層160a和第二介電襯墊層160b係共形的(conformally)位於第一閘極間隔物148a、第二閘極間隔物148b、第一半導體層106a、106b的外部側壁(outer sidewalls)以及第二半導體層108a、108b的外部側壁之上。
在一些實施例中，第一介電襯墊層160a和第二介電襯墊層160b獨立地由氮化矽(SiN)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)、或其他可應用的材料製成。在一些實施例中，此第一介電襯墊層160a和此第二介電襯墊層160b是通過一沉積製程(deposition process)而獨立的形成，例如化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、其他可應用的製程、或前述製程的組合而形成。
如第3E-2圖所示，根據本揭露的一些實施例，前述的第一介電襯墊層160a是形成在第一帽蓋層126a、第一襯墊層120a以及第一底層158a的上方。並且，前述的第二介電襯墊層160b是形成在第二覆蓋層126b、第二襯墊層120b以及第二底層158b的上方。
第3E'-2圖的半導體結構100b與第3E-2圖的半導體結構100a相似或相同。而第3E'-2圖的半導體結構100b與第3E-2圖的半導體結構100a的不同之處在於，第一底層158a與第二底層158b具有延伸部分(extending portions)延伸進入第一隔離結構116a與第二隔離結構116b中。
之後，如第3F-1圖所示，根據本揭露的一些實施例，在第二區域20上方的第二底層158b的上方係形成一第二光阻(PR)層161b，並且去除第一介電襯墊層160a的一部分。結果，第一介電襯墊層160a的垂直部分(vertical portion)被留下，但第一介電襯墊層160a的水平部分(horizontal portion)被移除，以暴露第一底層158a的頂表面。
如第3F-2圖所示，形成前述的第二光阻(PR)層161b以覆蓋第二區域20上方的第二底層158b和第二介電襯墊層160b。通過一蝕刻製程，例如一濕式蝕刻製程或一乾式蝕刻製程，以去除第一介電襯墊層160a的水平部分。在一些實施例中，第一介電襯墊層160a的部分是通過一電漿蝕刻(plasma etching)去除以蝕刻移除水平部分。結果，第一介電襯墊層160a的垂直部分是被留下來。
第3F'-2圖的半導體結構100b與第3F-2圖的半導體結構100a相似或相同。而第3F'-2圖的半導體結構100b與第3F -2圖的半導體結構100a的不同之處在於，第一底層158a與第二底層158b具有延伸部分(extending portions)而分別延伸至第一隔離結構116a與第二隔離結構116b中。
接著，如第3G-1圖所示，根據本揭露的一些實施例，第一頂層(first top layer)162a是形成在第一底層158a和第一介電襯墊層160a的上方。接著，在形成第一頂層162a之後，去除在第二區域20上方的第二光阻(PR)161b。第一頂層162a的頂表面低於此些第一內部間隔物156a的其中一個的頂表面，並且高於此個第一內部間隔件156a的底表面。
第一頂層162a包括未摻雜的矽(un-doped Si)、未摻雜的矽鍺(un-doped SiGe)、或前述材料的組合。第一頂層162a和第一底層158a可以由相同材料製成或是由不同材料製成。如果第一頂層162a和第一底層158a以不同的材料製成，則在第一頂層162a和第一底層158a之間具有一界面(interface)。在一些實施例中，此界面基本上是此些第一內部間隔物156a的其中之一的底表面。在一些實施例中，第一頂層162a是通過一磊晶或是磊晶(epi)製程而形成。前述的磊晶製程可以包括一選擇性磊晶生長(selective epitaxial growth；SEG)製程、化學氣相沉積(CVD)技術(例如，氣相磊晶(VPE)以及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、或其他合適的磊晶過程。
如第3G-2圖所示，根據本揭露的一些實施例，前述的第一頂層162a是形成在第一底層158a和第一介電襯墊層160a的上方。
第3G'-2圖的半導體結構100b與第3G-2圖的半導體結構100a相似或相同。而第3G'-2圖的半導體結構100b與第3G-2圖的半導體結構100a的不同之處在於，第一底層158a與第二底層158b具有延伸部分(extending portions)分別延伸至第一隔離結構116a與第二隔離結構116b中。
之後，如第3H-1圖所示，根據本揭露的一些實施例，去除未被第一頂層162a覆蓋的第一介電襯墊層160a的一部分，並且去除第二介電襯墊層160b。留下的第一介電襯墊層160a是形成在第一頂層162a的相對側壁上。留下的第一介電襯墊層160a是與此些第一內部間隔物156a中的其中一個直接接觸。第一介電襯墊層160a的頂表面是低於第一內部間隔物156a的其中一個的頂表面。第一介電襯墊層160a的內表面(inner surface)與第一內部間隔物156a的其中一個的一外表面(outer surface)對齊。在第一區域10上方的第一頂層162a的頂表面是高於在第二區域20上方的第二底層158b的頂表面。
如第3H-2圖所示，根據本揭露的一些實施例，係去除第一介電襯墊層160a的部分，因此，留下的第一介電襯墊層160a是位於第一頂層162a和第一襯墊層120a之間。在一些實施例中，第一介電襯墊層160a是直接接觸第一介電部件134a的第一襯墊層120b。
第3H'-2圖的半導體結構100b與第3H-2圖的半導體結構100a相似或相同。而第3H'-2圖的半導體結構100b與第3H-2圖的半導體結構100a的不同之處在於，具有延伸部分的第二底層158b是位於第二區域20的上方，而具有延伸部分的第一底層158a則位於第一頂層162a的下方。
接著，如第3I-1圖所示，根據本揭露的一些實施例，在第一頂層162a和第二底層158b的上方係形成一第一絕緣層(first insulating layer)164a和一第二絕緣層(second insulating layer)164b。更具體地說，第一絕緣層164a和第二絕緣層164b是共形的形成(conformally formed)在第一閘極間隔物148a、第二閘極間隔物148b、第一內部間隔物156a其中之一的側壁、第二內部間隔物156b其中之一的側壁、第一頂層162a和第二底層158b之上。
如第3I-2圖所示，根據本揭露的一些實施例，第一絕緣層164a和第二絕緣層164b形成在第一覆蓋層126a、第二覆蓋層126b、第一襯墊層120a的側壁、第二襯墊層120b的側壁、第一頂層和第二底層158b之上。
第3I'-2圖的半導體結構100b與第3I-2圖的半導體結構100a相似或相同。而第3I'-2圖的半導體結構100b與第3I-2圖的半導體結構100a的不同之處在於，第一絕緣層164a是形成於具有延伸部分的第一底層158a的上方，而第二絕緣層164b是形成於具有延伸部分的第二底層158b的上方。
第一絕緣層164a和第一介電襯墊層160a是由不同的材料製成。在一些實施例中，第一絕緣層164a和第二絕緣層164b獨立地由氮化矽(SiN)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氧化矽(SiOx)、氧化鋁(AlOx)、氧化鉿(HfOx)、或其他可應用的材料製成。在一些實施例中，第一絕緣層164a和第二絕緣層164b是通過一沉積製程獨立地形成，例如化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、其他可應用的製程、或前述的組合。在一些實施例中，第一絕緣層164a和第二絕緣層164b是通過原子層沉積(ALD)或是一類似原子層沉積(ALD)的製程而形成。在一些實施例中，此原子層沉積(ALD)製程是在大約1托(Torr)至大約8托(Torr)的範圍之間的一壓力下進行。在一些實施例中，此原子層沉積(ALD)製程是在大約350℃至大約600℃的範圍之間的一溫度下進行。在一些實施例中，通過使用包括矽甲烷(SiH 4)、二氯矽烷(SiCl 2H 2)、氨氣(NH 3)、氬氣(Ar)、氮氣(N 2)的氣體、或是適用的氣體來進行原子層沉積(ALD)製程。
之後，如第3J-1圖所示，根據本揭露的一些實施例，去除第一絕緣層164a的一部分和去除第二絕緣層164b的一部分。更具體地說，對第一絕緣層164a和第二絕緣層164b進行一處理製程，然後進行一蝕刻製程，以去除一部分的第一絕緣層164a和一部分的第二絕緣層164b。因此，第一絕緣層164a形成在第一區域10上方的第一頂層162a的上方，並且第二絕緣層164b形成在第二區域20上方的第二底層158b的上方。
在一些實施例中，第一絕緣層164a是高於第二絕緣層164b。更具體地說，第一絕緣層164a的頂表面是高於第二絕緣層164b的頂表面。第一絕緣層164a的頂表面高於第一內部間隔物156a的其中之一的底表面，並且低於第一內部間隔物156的其中之一的頂表面。第一絕緣層164a的頂表面大致上齊平於(level with)第一內部間隔物156a的其中之一的頂表面。第一絕緣層164a高於位於第一區域10上方的最底部的第二半導體層(bottommost second semiconductor layer)108a。第二絕緣層164b是低於位於第二區域20上方的最底部的第二半導體層108b。再者，在一些實施例中，第一內部間隔件156a的其中一個是與第一絕緣層164a直接接觸，並且第二內間隔物156b的其中一個是與第二絕緣層164b直接接觸。
在一些實施例中，第一絕緣層164a的底面部分的性質是被處理製程(treatment process)而改變，因此在處理製程之後，直接位於第一頂層162a和第二絕緣層164b上方的底面部分並不容易被蝕刻製程去除。換言之，在處理製程後，第一絕緣層164a的垂直部分會變得脆弱，因此此垂直部分會容易地被蝕刻製程去除。第一絕緣層164a的底面部分的蝕刻速率是小於第一絕緣層164a的垂直部分的蝕刻速率。在一些實施例中，前述的處理製程是通過一電漿製程進行，此電漿製程使用的氣體係包括氮化物、碳(C)、氬(Ar)、氪(Kr)、氙(Xe)、碳化矽(SiC)、氮氣(N 2)、氨(NH 3)、氫(H 2)、或其他可應用的材料。
此些第一內部間隔物156a的其中一者的高度是大於第一絕緣層164a沿著一垂直方向(Z軸)的高度。第二內部間隔物156b的其中一者的高度是大於第二絕緣層164b的高度。在一些實施例中，此些第一內部間隔物156a的其中一者沿著一垂直方向(Z軸)的高度是在大約7奈米(nm)至大約15奈米(nm)的範圍之間。在一些實施例中，此些第二內部間隔物156b的其中一者沿著一垂直方向(Z軸)的高度是在大約7奈米(nm)至大約15奈米(nm)的範圍之間。在一些實施例中，第一絕緣層164a沿著一垂直方向(Z軸)的高度是在大約3奈米(nm)至大約8奈米(nm)的範圍之間。在一些實施例中，第二絕緣層164b沿著一垂直方向(Z軸)的高度是在大約3奈米(nm)至大約8奈米(nm)的範圍之間。
如第3J-2圖所示，根據本揭露的一些實施例，第一絕緣層164a是形成在第一區域10上方的第一襯墊層120a的側壁上，並且第二絕緣層164b是形成在第二區域20上方的第二襯墊層120b的側壁上。
第3J'-2圖的半導體結構100b是與第3J-2圖的半導體結構100a相似或相同。並且，第3J'-2圖的半導體結構100b與第3J-2圖的半導體結構100a的不同之處在於，第一區域10上方的第一絕緣層164a是形成於具有延伸部分(extending portion)的第一底層158a的上方，而第二區域20上方的第二絕緣層164b則形成於具有延伸部分的第二底層158b的上方。
接著，如第3K-1圖所示，根據本揭露的一些實施例，第一源極/汲極(S/D)結構166a、168a形成在第一絕緣層164a的上方，並且第二源極/汲極(S/D)結構166b、168b形成在第二絕緣層164b的上方。在一些實施例中，第一源極/汲極(S/D)結構的子部分(sub-portion)166a和子部分168a是由相同的材料製成，但是具有不同的摻雜濃度。在一些其他實施例中，第一源極/汲極(S/D)結構的子部分166a和子部分168a是由不同的材料製成。第一源極/汲極(S/D)結構166a、168a通過第一區域10上方的第一絕緣層164a而與第一底層158a相隔離。第二源極/汲極(S/D)結構166b、168b通過在第二區域20上方的第二絕緣層164b而與第二底層158b相隔離。
在一些實施例中，第一源極/汲極(S/D)結構166a、168a的第一高度(first height)是小於第二源極/汲極(S/D)結構166b、168b的第二高度(second height)。第一源極/汲極(S/D)結構166a、168a和第二源極/汲極(S/D)結構166b、168b可以獨立地包括矽鍺(SiGe)、砷化銦(InAs)、砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化鎵(GaAs)、銻化鎵 (GaSb)、磷化銦鋁 (InAlP)、磷化銦 (InP)、或前述材料之組合。第一源極/汲極(S/D)結構166a、168a和第二源極/汲極(S/D)結構166b、168b可以摻雜有一種或多種的摻雜物(dopants)。在一些實施例中，第一源極/汲極(S/D)結構166a、168a或是第二源極/汲極(S/D)結構166b、168b是摻雜有磷(P)、砷(As)、銻(Sb)或其他合適的摻雜物的矽(Si)。或者，第一源極/汲極(S/D)結構166a、168a或是第二源極/汲極(S/D)結構166b、168b是摻雜有硼(B)或是其他合適的摻雜物的矽鍺(SiGe)。
在一些實施例中，第一源極/汲極(S/D)結構166a、168a以及第二源極/汲極(S/D)結構166b、168b是通過一磊晶或一磊晶(epi)製程而形成。磊晶製程可以包括一選擇性磊晶生長(SEG)製程、化學氣相沉積(CVD)沉積技術(例如，氣相磊晶(VPE)以及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、或其他合適的磊晶過程。
在一些實施例中，當需要形成一N型場效電晶體 (NFET)裝置時，第一源極/汲極(S/D)結構166a、168a和第二源極/汲極(S/D)結構166b、168b包括一磊晶生長的矽(epi Si)。或者，當需要形成一P型場效電晶體(PFET)裝置時，第一源極/汲極(S/D)結構166a、168a和第二源極/汲極(S/D)結構166b、168b包括一磊晶生長的矽鍺(SiGe)。
如第3K-2圖所示，在一些實施例中，第一源極/汲極(S/D)結構168a和第二源極/汲極(S/D)結構168b是形成在第一絕緣層164a和第二絕緣層164b的上方。第一源極/汲極(S/D)結構168a的頂表面是低於第一覆蓋層126a的頂表面，並且高於第一填充層122a的頂表面。換言之，第一覆蓋層126a的頂表面是高於第一源極/汲極(S/D)結構168a的頂表面。第二源極/汲極(S/D)結構168b的頂表面是低於第二覆蓋層126b的頂表面，並且高於第二填充層122b的頂表面。
第3K'-2圖的半導體結構100b與第3K-2圖的半導體結構100a相似或相同。而第3K'-2圖的半導體結構100b與第3K-2圖的半導體結構100a的不同之處在於，第一絕緣層164a形成在具有延伸部分的第一底層158a的上方，而第二絕緣層164b形成在具有延伸部分的第二底層158b的上方。
之後，如第3L-1圖所示，根據一些實施例，在第一源極/汲極(S/D)結構166a、168a以及第二源極/汲極(S/D)結構166b、168b的上方形成一接觸蝕刻停止層(contact etch stop layer；CESL)170，並且在接觸蝕刻停止層(CESL)170的上方形成一層間介電(ILD)層172。接著，移除一部分的層間介電層172，以暴露出第一虛置閘極電極層140a的頂表面和第二虛置閘極電極層140b的頂表面。在一些實施例中，通過一平坦化製程(planarizing process)、一化學機械研磨(CMP)製程，而去除一部分的層間介電層172。
如第3L-2圖所示，根據本揭露的一些實施例，接觸蝕刻停止層(CESL)170是形成在第一覆蓋層126a和第二覆蓋層126b的上方。
第3L'-2圖的半導體結構100b與第3L-2圖的半導體結構100a相似或相同。而第3L'-2圖的半導體結構100b與第3L-2圖的半導體結構100a的不同之處在於，接觸蝕刻停止層是(CESL)170形成在具有延伸部分的第一底層158a的上方，以及形成在具有延伸部分的第二底層158b的上方。
之後，如第3M-1圖所示，根據本揭露的一些實施例，去除第一虛置閘極結構136a以及第二虛置閘極結構136b，以在第一區域10的上方形成第一溝槽(first trench)175a，並且在第二區域20的上方形成第二溝槽(second trench)175b。
根據本揭露的一些實施例，第3M-2圖的半導體結構100a與第3L-2圖的半導體結構100a相似或是相同，而第3M’-2圖的半導體結構100b則與第3L’-2圖的半導體結構100b相似或是相同。
接著，如第3N-1圖所示，根據一些實施例，去除位於第一區域10上方的第一半導體層106a，以及除位於第二區域20上方的第一半導體層106b，以在第一區域10的上方形成多個第一間隙(first gaps)177a，以及在第二區域20的上方形成多個第二間隙(second gaps)177b。因此，獲得了由第二半導體層108a/108b所組成的多個堆疊結構(stacked structures)。多個奈米結構(例如第二半導體層108a/108b)是在垂直方向(vertical direction)上堆疊。
根據本揭露的一些實施例，第3N-2圖的半導體結構100a與第3L-2圖的半導體結構100a相似或是相同，而第3N’-2圖的半導體結構100b則與第3L’-2圖的半導體結構100b相似或是相同。
之後，如第3O-1圖所示，根據一些實施例，在第一區域10上方的第一溝槽(first trench)175a和第一間隙(first gaps)177a中是形成一第一閘極結構(first gate structure)186a，在第二區域20上方的第二溝槽(second trench)175b和第二間隙(second gaps)177b中則形成一第二閘極結構(second gate structure)186b。因此，在一些實施例中，多個奈米結構(例如第一區域10中的第二半導體層108a)是被第一區域10中的第一閘極結構186a所包圍，並且多個奈米結構(例如第二區域10中的第二半導體層108b)是被第二區域20中的第二閘極結構186b所包圍。位於第一區域10中被第一閘極結構186a覆蓋的第二半導體層108a的部分可以被稱為一通道區(channel region)。同樣的，位於第二區域20中被第二閘極結構186b覆蓋的第二半導體層108a的部分可以被稱為一通道區。
在一些實施例中，上述的第一閘極結構186a是包括第一閘極介電層(first gate dielectric layer)182a和第一閘極電極層(first gate electrode layer)184a。上述的第二閘極結構186b是包括第二閘極介電層(second gate dielectric layer)182b和第二閘極電極層(second gate electrode layer)184b。第一閘極介電層182a是沿著第二半導體層108a/108b的主要表面共形地形成，以圍繞第二半導體層108a/108b。
第一內部間隔物156a是位於第一閘極結構186a與第一源極/汲極(S/D)結構166a、168a之間。而第二內部間隔物156b則位於第二閘極結構186b與第二源極/汲極(S/D)結構166b、168b之間。
在一些實施例中，第一閘極介電層182a和第二閘極介電層182b是獨立地包括高介電常數之介電層。在一些實施例中，高介電常數之閘極介電層是由一層或多層介電材料製成，例如二氧化鉿(HfO 2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、另一種合適的高介電常數的介電材料，或前述材料的組合。在一些實施例中，是使用化學氣相沉積(CVD)、原子層沉積(ALD)、另一種合適的方法、或前述方法的組合來形成高介電常數之閘極介電層。
在一些實施例中，第一閘極電極層184a和第二閘極電極層184b是獨立地包括一層或多層的導電材料，導電材料例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他一種合適的材料、或前述材料的組合。
再者，第一閘極電極層184a和第二閘極電極層184b是獨立地包括一層或多層的n型功函數層(n-work function layer)或是一層或多層的p型功函數層(p-work function layer)。在一些實施例中，上述之n型功函數層是包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭(TaC)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、或前述材料的組合。在一些實施例中，上述之p型功函數層是包括鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭(TaC)、氮化鉬、氮化鎢(WN)、釕(Ru) 、或前述材料的組合。
根據本揭露的一些實施例，第3O-2圖的半導體結構100a與第3L-2圖的半導體結構100a相似或是相同，而第3O’-2圖的半導體結構100b則與第3L’-2圖的半導體結構100b相似或是相同。
第一介電襯墊層160a的位置決定了奈米結構(例如第一區域10中的第二半導體層108a)的功能是否可以執行(workable)。第一區域10中的最底部的奈米結構(bottommost nanostructure)(例如，位於第一區域10中的第二半導體層108a)是位於第一介電層160a的頂表面之下。因此，最底部的奈米結構(例如第一區域10中的第二半導體層108a)不能執行半導體裝置結構100b的一通道功能。
此外，根據本揭露的一些實施例，第一絕緣層164a是高於最底部的奈米結構(例如位於第一區域10中的第二半導體層108a)，因此，最底部的奈米結構(例如位於第一區域10中的第二半導體層108a)不能作為半導體裝置結構100a的一個通道(channel)。
如上所述，第一介電襯墊層160a、第一絕緣層164a和第二絕緣層164b是用於定義有效的(或主動)奈米結構數量(例如奈米片數量)，並且實現多個奈米結構(例如奈米片)的共存。在第一區域10中，第一介電襯墊層160a和第一絕緣層164a是提供隔離功能(isolation functions)，因此第一源極/汲極(S/D)結構166a、168a是通過第一絕緣層164a而與第一頂層162a隔離。再者，第一源極/汲極(S/D)結構166a、168a是通過第一介電襯墊層160a而與第一底層158a隔離。
第一介電襯墊層160a與第一區域10上方的第二半導體層108a(作為奈米結構)的其中一個相鄰，並且第二半導體層108a(作為奈米結構)的其中一個是通過第一介電襯墊層160a與第一頂層162a隔離。因此，位於第一區域10中的半導體裝置結構100a的有效奈米結構的數量(effective nanostructure number)是兩個。
在第一區域10中，存在三個奈米結構(例如，第一區域10中的三個第二半導體層108a)，但是由於第一介電襯墊層160a和第一絕緣層164a的形成，有效(或主動)奈米結構的數量變成兩個。在第二區域20中，存在著三個奈米結構(例如第二區域20中的三個第二半導體層108a)，並且有效(或主動)奈米結構數量也是三個。
更多數目的奈米結構(例如，位於第二區域20中的三個第二半導體層108a)可以提供大的通道有效寬度(large effective width；W eff)。通道的大的有效寬度(W eff)可以提供高速的半導體裝置結構。但是，通道的有效寬度越大，消耗的功率就越多。出於高速的性能考慮，通過具有更多奈米結構可以形成更大的有效寬度(W eff)。對於功率效率(power efficiency)，更少的奈米結構會形成更小的有效寬度(W eff)。為了滿足區域內的不同需求，可以通過定義第一介電襯墊層160a、第一絕緣層164a和第二絕緣層164b的位置，來控制奈米結構的有效數量。第一區域10中的半導體裝置結構100a的有效奈米結構的數量是少於第二區域20中的半導體裝置結構100a的有效奈米結構的數量。因此，為了功率效率而形成第一區域10中的半導體裝置結構100a，為了高速性能而形成第二區域20中的半導體裝置結構100a。
需要注意的是，通道的有效寬度(W eff)可以通過沿著X方向或是沿著Y方向調整奈米結構的寬度來控制。如果通道的有效寬度(W eff)較大的半導體裝置結構是沿著X方向或沿著Y方向設計，可能會佔用過多的面積。如果沿著X方向或沿著Y方向設計通道有效寬度(Weff)小的半導體裝置結構，則用於填充閘極結構或形成源極/汲極(S/D)結構的製程窗口(process window)可能會減小。因此，在本發明中，通道的有效寬度(W eff)是通過沿著Z方向，而不是沿著X方向或著Y方向，來定義奈米結構的有效數量而控制的。
第4A-1圖至第4D-1圖示出了根據本揭露的一些實施例的形成一半導體裝置結構100c的各個階段的剖面示意圖。第4A-2圖至第4D-2圖示出了根據本揭露的一些實施例的形成一半導體裝置結構100c的各個階段的剖面示意圖。第4A'-2圖至第4D'-2圖示出了形成一半導體裝置結構100d的各個階段的剖面示意圖。第4D-1圖的半導體結構100c與第3O-1圖的半導體結構100a相似或相同。第4D-1圖的半導體結構100c與第3O-1圖的半導體結構100a不同的是，在第4D-1圖中的第一頂層162a的上方沒有絕緣層，且在第二底層158b的上方沒有絕緣層。
如第4A-1圖所示，根據本揭露的一些實施例，第一頂層162a是形成在第一底層158a的上方，並且第一介電襯墊層160a是形成在第一頂層162a的側壁上。第一頂層162a的頂表面是高於第二底層158b的頂表面。
如第4A-2圖所示，根據本揭露的一些實施例，第一介電襯墊層160a是位於第一頂層162a和第一介電部件134a的第一襯墊層120a之間。
第4A'-2圖的半導體結構100d與第4A-2圖的半導體結構100c相似或相同。而第4A'-2圖的半導體結構100d與第4A-2圖的半導體結構100c的不同之處在於，具有延伸部分(extending portion)的第一底層158a是位於第一區域10上方的第一頂層162a的下方，而具有延伸部分的第二底層158b是位於第二區域20的上方。
之後，根據本揭露的一些實施例，第一源極/汲極結構(first S/D structures)166a、168a形成在第一頂層162a的上方，並且第二源極/汲極結構(second S/D structures)166b、168b形成在第二底層158b的上方。
如第4B-2圖所示，第一源極/汲極(S/D)結構168a以及第二源極/汲極(S/D)結構168b分別形成在第一頂層162a和第二底層158b的上方。第一源極/汲極(S/D)結構168a的頂表面是低於第一介電部件134a的第一帽蓋層126a的頂表面，並且高於第一介電部件134a的第一填充層122a的頂表面。而第二源極/汲極(S/D)結構168b的頂表面是低於第二介電部件134b的第二帽蓋層126b的頂表面，並且高於第二介電部件134b的第二填充層122b的頂表面。
第4B'-2圖的半導體結構100d與第4B-2圖的半導體結構100c相似或相同。而第4B'-2圖的半導體結構100d與第4B-2圖的半導體結構100c的不同之處在於，第一源極/汲極(S/D)結構168a形成於具有延伸部分(extending portion)的第一底層158a的上方，而第二源極/汲極(S/D)結構168b形成於具有延伸部分的第二底層158b的上方。
之後，如第4C-1圖所示，根據一些實施例，接觸蝕刻停止層(CESL)是形成在第一源極/汲極(S/D)結構166a、168a和第二源極/汲極(S/D)結構166b、168b的上方，並且層間介電層172是形成在接觸蝕刻停止層(CESL)170的上方。
如第4C-2圖所示，根據本揭露的一些實施例，接觸蝕刻停止層(CESL)170形成在第一介電部件134a的第一帽蓋層126a的上方，以及形成在第二介電部件134b的第二帽蓋層126b的上方。
第4C'-2圖的半導體結構100d與第4C-2圖的半導體結構100c相似或相同。而第4C'-2圖的半導體結構100d與第4C-2圖的半導體結構100c的不同之處在於，接觸蝕刻停止層(CESL)形成於具有延伸部分(extending portion)的第一底層158a的上方，以及形成於具有延伸部分的第二底層158b的上方。
接著，如第4D-1圖所示，根據一些實施例，第一閘極結構186a形成在第一區域10的上方，並且第二閘極結構186b形成在第二區域20的上方。
根據本揭露的一些實施例，第4D-2圖的半導體結構100c與第4C-2圖的半導體結構100c相似或是相同，而第4D’-2圖的半導體結構100d則與第4C’-2圖的半導體結構100d相似或是相同。
第5A-1圖至第5K-1圖示出了根據本揭露的一些實施例的形成半導體裝置結構100e的各個階段的剖面示意圖。第5A-2圖至第5K-2圖示出了根據本揭露的一些實施例的形成半導體裝置結構100e的各個階段的剖面示意圖。再者，第5A'-2圖至第5K'-2圖示出了形成半導體裝置結構100f的各個階段的剖面示意圖。
第5K-1圖的半導體結構100e與第3O-1圖的半導體結構100a相似或相同。第5K-1圖的半導體結構100e與第3O-1圖的半導體結構100a的不同之處在於，第5K-1圖中的介電襯墊層160a的外部側壁(outer sidewalls)與第一內部間隔物156a的其中一個的外部側壁對齊。
根據本揭露的一些實施例，第5A-1圖的半導體結構100e與第3D-1圖的半導體結構100a相似或相同。
接著，如第5A-1圖所示，第一底層158a是形成在位於第一區域10上方的第一源極/汲極凹槽(first S/D recess)150a中，第二底層158b是形成在位於第二區域20上方的第二源極/汲極凹槽150b(second S/D recess)中。
如第5A-2圖所示，第一底層158a的頂表面與第一內部間隔物156a的其中之一的底表面大致上齊平。再者，第二底層158b的頂表面與第二內部間隔物156b的其中之一的底表面大致上齊平。
如第5A'-2圖所示，第一底層158a具有一延伸部分延伸至第一隔離結構116a的一部分之中，且第二底層158b亦具有一延伸部分延伸至第二隔離結構116b的一部分之中。
接著，如第5B-1圖所示，根據本揭露的一些實施例，係去除位於第一區域10上方的第二半導體層108a的一部分，以及去除位於第二區域20上方的第二半導體層108b的一部分，以分別形成第一凹槽(first recess)159a和第二凹槽(second recess)159b。
第一凹槽159a的第一凹槽深度(first recessed depth)d 1是從第一閘極間隔物148a的外部側壁量測到位於第一區域10上方的凹陷的第二半導體層108b的外部側壁。第二凹槽159b的第二凹槽深度(second recessed depth)d 2是從第二閘極間隔物148b的外部側壁量測到位於第二區域20上方的凹陷的第二半導體層108b的外部側壁。
在一些實施例中，位於第一區域10上方的第一凹槽159a的第一凹槽深度d 1是在從大約1奈米(nm)至大約5奈米(nm)的範圍之間。在一些實施例中，位於第二區域20上方的第二凹槽159b的第二凹槽深度d 2是在大約1奈米(nm)至大約5奈米(nm)的範圍之間。在一些實施例中，第一內部間隔物156a的其中之一的深度是在大約4奈米(nm)至大約10奈米(nm)的範圍之間。
根據本揭露的一些實施例，第5B-2圖的半導體結構100e與第5A-2圖的半導體結構100e相似或是相同，而第5B'-2圖的半導體結構100f則與第5A’-2圖的半導體結構100f相似或是相同。
接著，如第5C-1圖所示，根據本揭露的一些實施例，第一介電襯墊層160a和第二介電襯墊層160b形成在第一虛置閘極結構136a、第二虛置閘極結構136b、第一底層158a以及第二底層158b的上方。接著，去除位於第一凹槽159a和第二凹槽159b以外的第一介電襯墊層160a的一部分和第二介電襯墊層160b的一部分。去除後其結構為第一介電襯墊層160a和第二介電襯墊層160b是留在第一凹槽159a和第二凹槽159b中。第一介電襯墊層160a的外部側壁與第一內部間隔物156a的其中之一的外部側壁對齊。
根據本揭露的一些實施例，第5C-2圖的半導體結構100e與第5B-2圖的半導體結構100e相似或是相同，而第5C'-2圖的半導體結構100f則與第5B’-2圖的半導體結構100f相似或是相同。
之後，如第5D-1圖所示，根據本揭露的一些實施例，第一硬質遮罩層(first hard mask layer)165a和第二硬質遮罩層(second hard mask layer)165b是分別形成在第一虛置閘極結構136a和第二虛置閘極結構136b的上方。
如第5D-2圖所示，根據本揭露的一些實施例，前述的第一硬質遮罩層165a和前述的第二硬質遮罩層165b是形成在第一帽蓋層126a和第二帽蓋層126b的上方。
第5D’-2圖的半導體結構100f與第5D-2圖的半導體結構100e相似或相同。而第5D’-2圖的半導體結構100f與第5D-2圖的半導體結構100e的不同之處在於，第一硬質遮罩層165a和第二硬質遮罩層165b是形成在具有延伸部分的第一底層158a和具有延伸部分的第二底層158b的上方。
接著，如第5E-1圖所示，根據本揭露的一些實施例，去除第一硬質遮罩層165a以暴露出第一介電襯墊層160a，並且第二硬遮罩層165b仍然留在第二區域20的上方。接著，在第一介電襯墊層160a和第一底層158a的上方形成第一頂層162a。第一硬質遮罩層165a可通過一蝕刻製程而去除，例如通過一濕式蝕刻製程(wet etching process)或是一乾式蝕刻製程(dry etching process)而去除。
如第5E-2圖所示，第一頂層162a形成在第一襯墊層120a的上方，並且第二硬質遮罩層165b仍在第二襯墊層120b的上方。
第5E’-2圖的半導體結構100f與第5E-2圖的半導體結構100e相似或相同。而第5E’-2圖的半導體結構100f與第5E-2圖的半導體結構100e的不同之處在於，第一頂層162a是形成在具有一延伸部分的第一底層158a的上方。
之後，如第5F-1圖所示，根據本揭露的一些實施例，位於第一區域10上方且在第一頂層162a之上的第一介電襯墊層160a的一部分被移除，並且位於第二區域20上方的第二硬質遮罩層165b和第二介電襯墊層160b被移除。
如第5F-2圖所示，去除第二硬質遮罩層165b。根據本揭露的一些實施例，第5F’-2圖的半導體結構100f與第5F-2圖的半導體結構100e相似或相同。
接著，如第5G-1圖所示，根據本揭露的一些實施例，第一絕緣層164a和第二絕緣層164b分別形成在第一頂層162a和第二底層158b的上方。在一些實施例中，此第一絕緣層164a和第一介電襯墊層160a是由不同的材料而製成。
如第5G-2圖所示，根據本揭露的一些實施例，第一絕緣層164a是形成在第一頂層162a的上方，並且第二絕緣層164b是形成在第二底層158b的上方。
第5G’-2圖的半導體結構100f與第5F-2圖的半導體結構100e相似或相同。而第5G’-2圖的半導體結構100f與第5F-2圖的半導體結構100e的不同之處在於，第一絕緣層164a是形成在具有延伸部分的第一底層158b的上方。
接著，如5H-1圖所示，根據本揭露的一些實施例，第一源極/汲極結構(first S/D structures)166a、168a是形成在第一絕緣層164a的上方，並且第二源極/汲極結構(second S/D structures)166b、168b是形成在第二絕緣層164b的上方。
如第5H-2圖所示，在一些實施例中，第一源極/汲極(S/D)結構168a和第二源極/汲極(S/D)結構168b是形成在第一絕緣層164a和第二絕緣層164b的上方。第一源極/汲極(S/D)結構168a的頂表面是低於第一帽蓋層126a的頂表面，並且是高於第一填充層122a的頂表面。再者，第二源極/汲極(S/D)結構168b的頂表面是低於第二帽蓋層126b的頂表面，且高於第二填充層122b的頂表面。
第5H’-2圖的半導體結構100f與第5H-2圖的半導體結構100e相似或相同。第5H’-2圖的半導體結構100f與第5H-2圖的半導體結構100e的不同之處在於，第一絕緣層164a是形成於具有延伸部分的第一底層158a的上方，而第二絕緣層164b是形成於具有延伸部分的第二底層158b的上方。
之後，如第5I-1圖所示，根據一些實施例，接觸蝕刻停止層(CESL)170是形成在第一源極/汲極結構(first S/D structures)166a、168a和第二源極/汲極結構(second S/D structures)166b、168b的上方，並且層間介電層172是形成在接觸蝕刻停止層(CESL)170之上。
如第5I-2圖所示，根據本揭露的一些實施例，接觸蝕刻停止層(CESL)170是形成在第一帽蓋層126a和第二帽蓋層126b的上方。
第5I’-2圖的半導體結構100f與第5I-2圖的半導體結構100e相似或相同。第5I’-2圖的半導體結構100f與第5I-2圖的半導體結構100e的不同之處在於，接觸蝕刻停止層(CESL)170是形成於具有延伸部分的第一底層158a和具有延伸部分的第二底層158b的上方。
接著，如第5J-1圖所示，根據本揭露的一些實施例，去除第一虛置閘極結構136a和去除第二虛置閘極結構136b，以形成第一溝槽175a和第二溝槽175b。接著，去除位於第一區域10上方的第一半導體層106a和去除位於第二區域20上方的第一半導體層106b，以在第一區域10上方形成多個第一間隙(first gaps)177a，以及在第二區域20上方形成多個第二間隙(second gaps)177b。
根據本揭露的一些實施例，第5J-2圖的半導體結構100e與第5I-2圖的半導體結構100e相似或是相同，並且，第5J'-2圖的半導體結構100f是與第5I’-2圖的半導體結構100f相似或是相同。
之後，如第5K-1圖所示，根據一些實施例，第一閘極結構186a是形成在位於第一區域10上方的第一溝槽175a中和第一間隙177a中，第二閘極結構186b則形成在位於第二區域20上方的第二溝槽175b中和第二間隙177b中。
根據本揭露的一些實施例，第5K-2圖的半導體結構100e與第5J-2圖的半導體結構100e相似或是相同，並且，第5K'-2圖的半導體結構100f是與第5J’-2圖的半導體結構100f相似或是相同。
第6A-1圖至第6D-1圖示出了根據本揭露的一些實施例的形成一半導體裝置結構100g的各個階段的剖面示意圖。第6A-2圖至第6D-2圖示出了根據本揭露的一些實施例的形成半導體裝置結構100g的各個階段的剖面示意圖。第6A'-2圖至第6D'-2圖示出了形成半導體裝置結構100h的各個階段的剖面示意圖。第6D-1圖的半導體結構100g與第5K-1圖的半導體結構100e相似或相同。第6D-1圖的半導體結構100g與第5K-1圖的半導體結構100e不同的是，第6D-1圖中第一頂層162a的上方沒有絕緣層，並且第二底層158b的上方沒有絕緣層。
根據本揭露的一些實施例，第6A-1圖的半導體結構100g與第5F-1圖的半導體結構100e相似或相同。在此一實施例中，第一頂層(first top layer)162a是形成在第一介電襯墊層160a的上方，而位於第二區域20上方的第二介電襯墊層160b則是被完全去除。
根據本揭露的一些實施例，第6A-2圖的半導體結構100g是與第5F-2圖的半導體結構100e相似或相同。並且，第6A’-2圖的半導體結構100h是與第5F’-2圖的半導體結構100f相似或相同。
之後，如第6B-1圖所示，根據本揭露的一些實施例，第一源極/汲極結構166a、168a(first S/D structures)是形成在第一絕緣層164a的上方，並且第二源極/汲極(second S/D structures)結構166b、168b是形成在第二絕緣層164b的上方。
如第6B-2圖所示，第一源極/汲極(S/D)結構168a和第二源極/汲極(S/D)結構168b形成在第一頂層162a和第二底層158b的上方。在一些實施例中，第一源極/汲極(S/D)結構168a的頂表面是低於第一帽蓋層126a的頂表面，並且高於第一填充層122a的頂表面。再者，第二源極/汲極(S/D)結構168b的頂表面是低於第二覆蓋層126b的頂表面，並且高於第二填充層122b的頂表面。
第6B’-2圖的半導體結構100h是與第6B-2圖的半導體結構100g相似或相同。第6B’-2圖的半導體結構100h與第6B-2圖的半導體結構100g的不同之處在於，第一絕緣層164a是形成在具有延伸部分的第一底層158a的上方，而第二絕緣層164b是形成在具有延伸部分的第二底層158b的上方。
接著，如第6C-1圖所示，根據一些實施例，接觸蝕刻停止層(CESL)170是形成在第一源極/汲極(S/D)結構166a、168a和第二源極/汲極(S/D)結構166b、168b的上方，並且層間介電層172是形成在接觸蝕刻停止層(CESL)170之上。
如第6C-2圖所示，根據本揭露的一些實施例，接觸蝕刻停止層(CESL)170是形成在第一帽蓋層126a和第二帽蓋層126b的上方。
第6C’-2圖的半導體結構100h是與第6C-2圖的半導體結構100g相似或相同。第6C’-2圖的半導體結構100h與第6C-2圖的半導體結構100g的不同之處在於，接觸蝕刻停止層(CESL)是形成於具有延伸部分的第一底層158a和具有延伸部分的第二底層158b的上方。
接著，如第6D-1圖所示，根據一些實施例，第一閘極結構(first gate structure)186a是形成在第一區域10的上方，並且第二閘極結構(second gate structure)186b是形成在第二區域20的上方。
根據本揭露的一些實施例，第6D-2圖的半導體結構100g是與第6C-2圖的半導體結構100g相似或相同。並且，第6D’-2圖的半導體結構100h是與第6C’-2圖的半導體結構100h相似或相同。
第7圖示出了根據一些實施例的半導體結構200a/200b/200c/200d的俯視圖。為了清楚起見，第7圖已被簡化繪示，以更好地理解本揭露的發明概念。可以在半導體結構200a/200b/200c/200d中添加其他的附加部件，並且可以替換、修改或是消除下面所描述的一些部件。
如第7圖所示，在第一區域10中存在第一單元cell 1，在第二區域20中存在第二單元cell 2。在第一區域10中，存在一n型場效電晶體(NFET)N-1和一p型FET場效電晶體(PFET)P-1。在第二區域20中，存在一n型場效電晶體(NFET)N-2和一p型場效電晶體(PFET)P-2。
第8圖示出了根據一些實施例的半導體裝置結構200a的剖面示意圖。半導體裝置結構200a包括位於第一區域10上方的電晶體N-1和電晶體P-1，以及位於第二區域20上方的電晶體N-2和電晶體P-2。電晶體N-1和電晶體N-2與第3O-1圖的半導體結構100a相似或相同。電晶體P-1和電晶體P-2與第3O-1圖的半導體結構100a相似或相同。
電晶體N-1具有兩個有效(或主動)的奈米結構(例如第二半導體層108)，並且電晶體P-1也具有兩個有效(或主動)的奈米結構(例如第二半導體層108)。因此，出於功率效率(power efficiency)的考量，第一單元cell 1是形成包括電晶體N-1和電晶體P-1。電晶體N-2具有三個有效(或主動)的奈米結構(例如第二半導體層108)，並且電晶體P-2也具有三個有效(或主動)的奈米結構(例如第二半導體層108)。因此，出於速度性能(speed performance)的考量，第二單元cell 2是形成包括電晶體N-2和電晶體P-2。
在一些實施例中，對於p型電晶體，源極/汲極(S/D)結構166a、166b、168a、168b包括矽鍺或是鍺，並且可以摻雜有硼、其他p型摻雜物、或前述摻雜物之組合(例如，形成 矽：鍺：硼(Si：Ge：B )磊晶的源極/汲極(S/D)結構)。在一些實施例中，對於n型電晶體，源極/汲極(S/D)結構166a、166b、168a、168b包括矽，並且可以摻雜有碳、磷、砷、其他n型摻雜物、或前述摻雜物之組合(例如，形成矽：碳(Si：C)磊晶的源極/汲極(S/D)結構、矽：磷(Si：P)磊晶的源極/汲極(S/D)結構、或是矽：碳：磷(Si：C：P)磊晶的源極/汲極(S/D)結構)。
第9圖示出了根據一些實施例的半導體裝置結構200b的剖面示意圖。半導體裝置結構200b包括位於第一區域10上方的電晶體N-1和電晶體P-1，以及位於第二區域20上方的電晶體N-2和電晶體P-2。電晶體N-1和電晶體N-2是與第3O-1圖的半導體結構100a相似或相同。電晶體P-1和電晶體P-2是與第4D-1圖的半導體結構100c相似或相同。
電晶體N-1具有兩個有效(或主動)的奈米結構(例如第二半導體層108)，電晶體P-1也具有兩個有效(或主動)的奈米結構(例如第二半導體層108)。因此，出於功率效率(power efficiency)的考量，是形成包括電晶體N-1和電晶體P-1的第一單元Cell 1。電晶體N-2具有三個有效(或主動)的奈米結構(例如第二半導體層108)並且電晶體P-2也具有三個有效(或主動 的奈米結構(例如第二半導體層108)。因此，出於速度性能(speed performance)的考量，是形成包括電晶體N-2和電晶體P-2的第二單元Cell 2。
第10圖示出了根據一些實施例的半導體裝置結構200c的剖面示意圖。半導體裝置結構200c包括位於第一區域10上方的電晶體N-1和電晶體P-1，以及位於第二區域20上方的電晶體N-2和電晶體P-2。電晶體N-1和電晶體N-2與第5K-1圖的半導體結構100a相似或相同。電晶體P-1和電晶體P-2與第5K-1圖的半導體結構100a相似或相同。
電晶體N-1具有兩個有效(或主動)的奈米結構(例如第二半導體層108)，並且電晶體P-1也具有兩個有效(或主動)的奈米結構(例如第二半導體層108)。因此，出於功率效率的考量，形成包括電晶體N-1和電晶體P-1的第一單元cell 1。電晶體N-2具有三個有效(或主動)的奈米結構(例如第二半導體層108)，並且電晶體P-2也具有三個有效(或主動)的奈米結構(例如第二半導體層108)。因此，出於速度性能的考量，形成包括電晶體N-2和電晶體P-2的第二單元cell 2。
第11圖示出了根據一些實施例的半導體裝置結構200d的剖面示意圖。半導體裝置結構200d包括位於第一區域10上方的電晶體N-1和電晶體P-1，以及位於第二區域20上方的電晶體N-2和電晶體P-2。電晶體N-1和電晶體N-2與第5K-1圖的半導體結構100a相似或相同。電晶體P-1和電晶體P-2與第6D-1圖的半導體結構100g相似或相同。
文中提供了用於形成半導體裝置結構的實施例及其形成方法。第一鰭部結構(first fin structure)形成在一基底的上方，並且此第一鰭部結構包括多個奈米結構(nanostructures)。一第一底層(first bottom layer)與第一鰭部結構相鄰，以及形成在第一底層上方的一第一介電襯墊層(first dielectric liner layer)。此第一介電襯墊層的內部側壁或外部側壁可以與一內部間隔物(inner spacer)的外部側壁對齊。在此第一介電襯墊層的上方形成一第一源極/汲極(first S/D structure)結構。第一介電襯墊層的頂表面是高於最底部的奈米結構(bottommost nanostructure)。此外，一絕緣層是形成在此第一介電襯墊層的上方。
有效(或主動)的奈米結構是通過定義前述之第一介電襯墊層和前述之第一絕緣層的位置來控制。通過控制第一介電襯墊層和第一絕緣層的位置，多個奈米結構得以共存。更多個有效(或主動)的奈米結構可以提高半導體裝置結構的速度，更少個有效(或主動)的奈米結構可以提高功率效率。因此，半導體裝置結構可以在一個區域中包括更多個有效(或主動)的奈米結構，以出於對速度性能(speed performance)的考量，而在另一個區域中包括更少個有效(或主動)的奈米結構，以出於對功率效率(power efficiency)的考量。因此，根據實施例，可以增進半導體裝置結構的表現。
在一些實施例中，提供了一種半導體裝置結構。此半導體裝置結構包括複數個第一奈米結構(first nanostructures)沿著一垂直方向堆疊在一基底(substrate)上。此半導體裝置結構還包括一第一底層(first bottom layer)與前述第一奈米結構相鄰形成，以及一第一介電襯墊層(first dielectric liner layer)形成於前述第一底層的上方並且與前述第一奈米結構相鄰。此半導體裝置結構還包括一第一源極/汲極結構(first source/drain S/D structure)形成在前述第一介電襯墊層的上方，其中前述第一源極/汲極結構通過前述第一介電襯墊層而與前述第一底層隔離。
在一些實施例中，所述的半導體裝置結構，還包括一第一頂層(first top layer)形成在前述第一底層的上方，其中前述第一介電襯墊層形成在前述第一頂層的相對側壁(opposite sidewalls)上。
在一些實施例中，所述的半導體裝置結構還包括一閘極結構(gate structure)，圍繞前述第一奈米結構；以及一內部間隔物(inner spacer)，位於前述閘極結構與前述第一源極/汲極(S/D)結構之間，其中前述內部間隔物是直接接觸前述第一介電襯墊層。
在一些實施例的所述半導體裝置結構中，前述第一介電襯墊層的一頂表面低於(lower than)前述內部間隔物的一頂表面。
在一些實施例的所述半導體裝置結構中，前述第一介電襯墊層的一外部表面(outer surface)與前述內部間隔物的一外部表面對齊。
在一些實施例中，所述的半導體裝置結構還包括一第一絕緣層(first insulating layer)形成在前述第一介電襯墊層的上方，並且前述第一源極/汲極(S/D)結構通過前述第一絕緣層而與前述第一底層隔離。
在一些實施例的所述半導體裝置結構中，前述第一絕緣層是高於(higher than)前述第一奈米結構中一最底部的奈米結構(bottommost nanostructure)的一頂表面。
在一些實施例中，所述的半導體裝置結構還包括複數個第二奈米結構(second nanostructures)，沿著前述垂直方向堆疊在前述基板上；一第二底層(second bottom layer)，與前述第二奈米結構相鄰形成；以及一第二絕緣層(second insulating layer)，形成在前述第二底層的上方，其中前述第二絕緣層是低於一最底部的第二奈米結構(bottommost second nanostructure)的一頂表面。
在一些實施例中，所述的半導體裝置結構還包括一介電部件(dielectric feature)位於前述第一奈米結構和前述第二奈米結構之間，其中前述介電部件包括一襯墊層(liner layer)和形成在前述襯墊層上方的一填充層(filling layer)，其中前述第一介電襯墊層是與前述介電部件的前述襯墊層直接接觸(direct contact)。
在一些實施例中，提供了一種半導體裝置結構。半導體裝置結構包括一基底，其中前述基底包括一第一區域(first region)和一第二區域(second region)。此半導體裝置結構包括複數個第一奈米結構(first nanostructures)沿著一垂直方向堆疊在前述第一區域的上方。此半導體裝置結構包括複數個第二奈米結構(second nanostructures)沿著前述垂直方向堆疊在前述第二區域的上方。此半導體裝置結構包括一第一介電襯墊層(first dielectric liner layer)與前述第一奈米結構相鄰，以及一第一絕緣層(first insulating layer)形成於前述第一介電襯墊層的上方。此半導體裝置結構還包括一第一源極/汲極結構(first S/D structure)形成於前述第一絕緣層的上方，以及一第二絕緣層(second insulating layer)，與前述第二奈米結構相鄰形成。此半導體裝置結構還包括一第二源極/汲極結構(second S/D structure)形成於前述第二絕緣層的上方，其中前述第一絕緣層的一頂表面是高於前述第二絕緣層的一頂表面。
在一些實施例的半導體裝置結構中，前述第一源極/汲極結構的一第一高度(first height)是小於前述第二源極/汲極結構的一第二高度(second height)。
在一些實施例中，所述的半導體裝置結構還包括一第一閘極結構(first gate structure)圍繞前述第一奈米結構；以及一內部間隔物(inner spacer)，位於前述第一閘極結構與前述第一源極/汲極(S/D)結構之間，其中前述內部間隔物是與前述第一介電襯墊層直接接觸。
在一些實施例的半導體裝置結構中，前述第一介電襯墊層的一外部表面是對齊(aligned with)於前述內部間隔物的一外部表面。
在一些實施例中，所述的半導體裝置結構還包括一第一底層(first bottom layer)形成於前述第一介電襯墊層的下方；以及一第一頂層(first top layer)形成在前述第一底層的上方，其中前述第一介電襯墊層是形成在前述第一頂層的相對側壁(opposite sidewalls)上。
在一些實施例中，所述的半導體裝置結構還包括一介電部件(dielectric feature)位於前述第一奈米結構和前述第二奈米結構之間，其中前述介電部件包括一襯墊層(liner layer)和形成在前述襯墊層上方的一填充層(filling layer)，並且一帽蓋層(cap layer)形成在前述襯墊層和前述填充層的上方，其中前述帽蓋層的一頂表面是高於(higher than)前述第一源極/汲極(S/D)結構的一頂表面。
在一些實施例的半導體裝置結構中，前述第一底層由未摻雜的矽(un-doped Si)、未摻雜的矽鍺(un-doped SiGe)、或前述的組合而製成。
在一些實施例中，提供了一種半導體裝置結構的形成方法。此半導體裝置結構的形成方法包括在一基底(substrate)上形成一第一鰭部結構(first fin structure)和一第二鰭部結構(second fin structure)，其中前述第一鰭部結構包括沿著一垂直方向堆疊的複數個第一奈米結構(first nanostructures)，前述第二鰭部結構包括沿著一垂直方向堆疊的複數個第二奈米結構(second nanostructures)。此半導體裝置結構的形成方法包括在前述第一鰭部結構和前述第二鰭部結構的上方形成一虛置閘極結構(dummy gate structure)，以及去除一部分的前述第一鰭片結構和一部分的前述第二鰭片結構，以形成一第一凹槽(first recess)和一第二凹槽(second recess)。此半導體裝置結構的形成方法包括在前述第一凹槽中形成一第一底層(first bottom layer)，並且在前述第二凹槽中形成一第二底層(second bottom layer)。此半導體裝置結構的形成方法包括在前述第一底層的上方形成一第一介電襯墊層(first dielectric liner layer)，以及在前述第一介電襯墊層的上方形成一第一頂層(first top layer)。此半導體裝置結構的形成方法包括在前述第一頂層的上方形成一第一源極/汲極結構(first S/D structure)，在前述第二底層的上方形成一第二源極/汲極結構(second S/D structure)。
在一些實施例中，所述的半導體裝置結構的形成方法，還包括：在前述第一頂層的上方形成一第一絕緣層(first insulating layer)，以及在前述第二底層上方形成一第二絕緣層(second insulating layer)。
在一些實施例的半導體裝置結構的形成方法中，前述第一奈米結構包括複數個第一半導體層(first semiconductor layers)與複數個第二半導體層(second semiconductor layers)交替堆疊，其中前述方法包括：去除一部分的前述第一半導體層，以形成一凹槽(recess)；在前述凹槽中形成一內部間隔物(inner spacer)；以及形成前述第一介電襯墊層鄰近於前述內部間隔物，其中前述第一介電襯墊層是與前述內部間隔物直接接觸。
在一些實施例中，形成半導體裝置結構的方法還包括：在前述第一鰭部結構和前述第二鰭部結構之間形成一介電部件(dielectric feature)，其中前述介電部件包括一襯墊層(liner layer)和形成在前述襯墊層上方的一填充層(filling layer)，其中前述第一介電襯墊層與前述介電部件的前述襯墊層直接接觸。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100,100a,100b,100c,100d,100e,100f,100g,100h, 200a,200b,200c,200d:半導體結構(半導體裝置結構) C1:虛線方塊 10:第一區域 20:第二區域 102:基底 102a:第一基底 102b:第二基底 104-1,104-2:鰭部結構 105:基底鰭部結構 106,106a,106b:第一半導體層 108,108a,108b:第二半導體層 110:遮罩結構 112:襯墊氧化層 114,146,146a,146b:氮化物層 116:隔離結構(淺溝槽隔離部件) 116a:第一隔離結構 116b:第二隔離結構 118:包覆層 118a:第一包覆層 118b:第二包覆層 119:絕緣層 120:襯墊層 120a:第一襯墊層 120b:第二襯墊層 122:填充層 122a:第一填充層 122b:第二填充層 124:凹槽 126:帽蓋層 126a:第一帽蓋層 126b:第二帽蓋層 134:介電部件 134a:第一介電部件 134b:第二介電部件 134B:底部部分 134T:頂部部分 134T_R:凹陷部分 136:虛置閘極結構 136a:第一虛置閘極結構 136b:第二虛置閘極結構 138:虛置閘極介電層 138a:第一虛置閘極介電層 138b:第二虛置閘極結構 140:虛置閘極電極層 140a:第一虛置閘極電極層 140b:第二虛置閘極電極層 142:硬質遮罩層 142a:第一硬質遮罩層 142b:第二硬質遮罩層 144,144a,144b:氧化物層 148:閘極間隔物 148a:第一閘極間隔物 148b:第二閘極間隔物 150:源極/汲極凹槽 150a:第一源極/汲極凹槽 150b:第二源極/汲極凹槽 156a:第一內部間隔物 156b:第二內部間隔物 158a:第一底層 158b:第二底層 159a:第一凹槽 159b:第二凹槽 160a:第一介電襯墊層 160b:第二介電襯墊層 161b:第二光阻(PR)層 162a:第一頂層 164a:第一絕緣層 164b:第二絕緣層 165a:第一硬質遮罩層 165b:第二硬質遮罩層 166a,168a:第一源極/汲極結構(子部分) 166b,168b:第二源極/汲極結構(子部分) 170:接觸蝕刻停止層(CESL) 172:層間介電層 175a:第一溝槽 175b:第二溝槽 177a:第一間隙 177b:第二間隙 182a:第一閘極介電層 182b:第二閘極介電層 184a:第一閘極電極層 184b:第二閘極電極層 186a:第一閘極結構 186b:第二閘極結構 Cell 1:第一單元 Cell 2:第二單元 N-1,N-2:n型場效電晶體(NFET) P-1,P-2:p型FET場效電晶體(PFET) H 1:高度 d 1:第一凹槽深度 d 2:第二凹槽深度 X 1-X 1',X 2-X 2',Y-Y':線
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖示出了根據一些實施例的半導體結構的俯視圖。 第2A圖到第2L圖示出了根據一些實施例的製造一半導體結構的中間階段的透視圖。 第3A-1圖至第3O-1圖示出了根據本揭露的一些實施例，沿著第2K圖的線X 1-X 1'和線X 2-X 2'所截取的形成半導體裝置結構的各個階段剖面示意圖。 第3A-2圖至第3O-2圖示出了根據本揭露的一些實施例，沿著第2K圖的線Y-Y'所截取的形成半導體裝置結構的各個階段剖面示意圖。 第3A’-2圖至第3O’-2圖示出了根據本揭露的一些實施例，形成半導體裝置結構的各個階段剖面示意圖。 第4A-1圖至第4D-1圖示出了根據本揭露的一些實施例的形成一半導體裝置結構的各個階段的剖面示意圖。 第4A-2圖至第4D-2圖示出了根據本揭露的一些實施例的形成一半導體裝置結構的各個階段的剖面示意圖。 第4A'-2圖至第4D'-2圖示出了形成一半導體裝置結構的各個階段的剖面示意圖。 第5A-1圖至第5K-1圖示出了根據本揭露的一些實施例的形成半導體裝置結構的各個階段的剖面示意圖。 第5A-2圖至第5K-2圖示出了根據本揭露的一些實施例的形成半導體裝置結構的各個階段的剖面示意圖。 第5A'-2圖至第5K'-2圖示出了形成半導體裝置結構的各個階段的剖面示意圖。 第6A-1圖至第6D-1圖示出了根據本揭露的一些實施例的形成一半導體裝置結構的各個階段的剖面示意圖。 第6A-2圖至第6D-2圖示出了根據本揭露的一些實施例的形成半導體裝置結構的各個階段的剖面示意圖。 第6A'-2圖至第6D'-2圖示出了形成半導體裝置結構的各個階段的剖面示意圖。 第7圖示出了根據一些實施例的一半導體結構的俯視圖。 第8圖示出了根據一些實施例的一半導體結構的俯視圖。 第9圖示出了根據一些實施例的一半導體結構的俯視圖。 第10圖示出了根據一些實施例的一半導體結構的俯視圖。 第11圖示出了根據一些實施例的一半導體結構的俯視圖。
100a:半導體結構(半導體裝置結構)
10:第一區域
20:第二區域
102a:第一基底
102b:第二基底
106a,106b:第一半導體層
108a,108b:第二半導體層
136a:第一虛置閘極結構
136b:第二虛置閘極結構
138a:第一虛置閘極介電層
138b:第二虛置閘極結構
140a:第一虛置閘極電極層
140b:第二虛置閘極電極層
142a:第一硬質遮罩層
142b:第二硬質遮罩層
144a,144b:氧化物層
146a,146b:氮化物層
148a:第一閘極間隔物
148b:第二閘極間隔物
150a:第一源極/汲極凹槽
150b:第二源極/汲極凹槽
156a:第一內部間隔物
156b:第二內部間隔物
158a:第一底層
158b:第二底層
160a:第一介電襯墊層
162a:第一頂層
164a:第一絕緣層
164b:第二絕緣層
166a,168a:第一源極/汲極結構(子部分)
166b,168b:第二源極/汲極結構(子部分)

Claims (15)

  1. 一種半導體裝置結構，包括：複數個第一奈米結構(first nanostructures)沿著一垂直方向堆疊在一基底(substrate)上；一第一底層(first bottom layer)，與該些第一奈米結構相鄰形成；一第一介電襯墊層(first dielectric liner layer)，形成於該第一底層的上方並且與該些第一奈米結構相鄰；以及一第一源極/汲極結構(first source/drain S/D structure)形成在該第一介電襯墊層的上方，其中該第一源極/汲極結構通過該第一介電襯墊層而與該第一底層隔離。
  2. 如請求項1所述的半導體裝置結構，還包括：一第一頂層(first top layer)形成在該第一底層的上方，其中該第一介電襯墊層形成在該第一頂層的相對側壁(opposite sidewalls)上。
  3. 如請求項1所述的半導體裝置結構，還包括：一閘極結構(gate structure)，圍繞該些第一奈米結構；以及一內部間隔物(inner spacer)，位於該閘極結構與該第一源極/汲極(S/D)結構之間，其中該內部間隔物是直接接觸該第一介電襯墊層。
  4. 如請求項3所述的半導體裝置結構，其中該第一介電襯墊層的一頂表面低於(lower than)該內部間隔物的一頂表面。
  5. 如請求項3所述的半導體裝置結構，其中該第一介電襯墊層的一外部表面(outer surface)與該內部間隔物的一外部表面對齊。
  6. 如請求項1-3任一項所述的半導體裝置結構，還包括： 一第一絕緣層(first insulating layer)形成在該第一介電襯墊層的上方，並且該第一源極/汲極(S/D)結構通過該第一絕緣層而與該第一底層隔離，其中該第一絕緣層是高於(higher than)該些第一奈米結構中一最底部的奈米結構(bottommost nanostructure)的一頂表面。
  7. 如請求項1-3任一項所述的半導體裝置結構，還包括：複數個第二奈米結構(second nanostructures)，沿著該垂直方向堆疊在該基板上；一第二底層(second bottom layer)，與該些第二奈米結構相鄰形成；一第二絕緣層(second insulating layer)，形成在該第二底層的上方，其中該第二絕緣層是低於一最底部的第二奈米結構(bottommost second nanostructure)的一頂表面；以及一介電部件(dielectric feature)位於該些第一奈米結構和該些第二奈米結構之間，其中該介電部件包括一襯墊層(liner layer)和形成在該襯墊層上方的一填充層(filling layer)，其中該第一介電襯墊層是與該介電部件的該襯墊層直接接觸(direct contact)。
  8. 一種半導體裝置結構，包括：一基底，其中該基底包括一第一區域(first region)和一第二區域(second region)；複數個第一奈米結構(first nanostructures)沿著一垂直方向堆疊在該第一區域的上方；複數個第二奈米結構(second nanostructures)沿著該垂直方向堆疊在該第二區域的上方； 一第一介電襯墊層(first dielectric liner layer)與該些第一奈米結構相鄰；一第一絕緣層(first insulating layer)形成於該第一介電襯墊層的上方；一第一源極/汲極結構(first S/D structure)，形成於該第一絕緣層的上方；一第二絕緣層(second insulating layer)，與該些第二奈米結構相鄰形成；以及一第二源極/汲極結構(second S/D structure)形成於該第二絕緣層的上方，其中該第一絕緣層的一頂表面是高於該第二絕緣層的一頂表面。
  9. 如請求項8所述的半導體裝置結構，其中該第一源極/汲極結構的一第一高度(first height)是小於該第二源極/汲極結構的一第二高度(second height)。
  10. 如請求項8或9所述的半導體裝置結構，還包括：一第一閘極結構(first gate structure)圍繞該些第一奈米結構；以及一內部間隔物(inner spacer)，位於該第一閘極結構與該第一源極/汲極(S/D)結構之間，其中該內部間隔物是與該第一介電襯墊層直接接觸，其中該第一介電襯墊層的一外部表面是對齊(aligned with)於該內部間隔物的一外部表面。
  11. 如請求項8或9所述的半導體裝置結構，還包括：一第一底層(first bottom layer)形成於該第一介電襯墊層的下方；以及一第一頂層(first top layer)形成在該第一底層的上方，其中該第一介電襯墊層是形成在該第一頂層的相對側壁(opposite sidewalls)上。
  12. 一種半導體裝置結構的形成方法，包括：在一基底(substrate)上形成一第一鰭部結構(first fin structure)和一第二鰭部結構(second fin structure)，其中該第一鰭部結構包括沿著一垂直方向堆疊的複數個 第一奈米結構(first nanostructures)，該第二鰭部結構包括沿著一垂直方向堆疊的複數個第二奈米結構(second nanostructures)；在該第一鰭部結構和該第二鰭部結構的上方形成一虛置閘極結構(dummy gate structure)；去除一部分的該第一鰭片結構和一部分的該第二鰭片結構，以形成一第一凹槽(first recess)和一第二凹槽(second recess)；在該第一凹槽中形成一第一底層(first bottom layer)，並且在該第二凹槽中形成一第二底層(second bottom layer)；在該第一底層的上方形成一第一介電襯墊層(first dielectric liner layer)；在該第一介電襯墊層的上方形成一第一頂層(first top layer)；以及在該第一頂層的上方形成一第一源極/汲極結構(first S/D structure)，在該第二底層的上方形成一第二源極/汲極結構(second S/D structure)。
  13. 如請求項12所述的半導體裝置結構的形成方法，還包括：在該第一頂層的上方形成一第一絕緣層(first insulating layer)，以及在該第二底層上方形成一第二絕緣層(second insulating layer)。
  14. 如請求項12或13所述的半導體裝置結構的形成方法，其中該些第一奈米結構包括複數個第一半導體層(first semiconductor layers)與複數個第二半導體層(second semiconductor layers)交替堆疊，其中該方法包括：去除一部分的該些第一半導體層，以形成一凹槽(recess)；在該凹槽中形成一內部間隔物(inner spacer)；以及形成該第一介電襯墊層鄰近於該內部間隔物，其中該第一介電襯墊層是與該內部間隔物直接接觸。
  15. 如請求項12或13所述的形成半導體裝置結構的方法，還包括：在該第一鰭部結構和該第二鰭部結構之間形成一介電部件(dielectric feature)，其中該介電部件包括一襯墊層(liner layer)和形成在該襯墊層上方的一填充層(filling layer)，其中該第一介電襯墊層與該介電部件的該襯墊層直接接觸。
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