JP2012033731A - 電力用半導体素子 - Google Patents

Abstract

【課題】 この発明は、電力用半導体素子において、短絡事故時の耐量を向上することを目的にする。
【解決手段】 電力用半導体素子は、第１導電型の基板の第１主面に形成された第１導電型のエピタキシャル層と、基板の第１主面と対向する第２主面に形成されたドレイン電極と、エピタキシャル層に間隔を設けて埋設された複数の第２導電型のウエル領域と、ウエル領域に埋設された第１導電型のソース領域と、ウエル領域、エピタキシャル層およびソース領域を被覆するゲート絶縁膜と、ゲート絶縁膜を被覆するゲート電極と、ウエル領域とソース領域を被覆するソース電極とを備えている。ウエル領域において第２導電型の不純物が最大濃度を示す深さをＤとし、相対するウエル領域の間隔をＬとすると、Ｌは２Ｄ以下であることを特徴とするものである。
【選択図】 図１

Description

本発明は、電力用半導体素子に関し、特に短絡耐量の向上を目的とした素子構造の改良に関する。

インバーターなどのパワーエレクトロニクス機器分野では、省エネのために、スイッチング素子の損失を低減する研究が進められている。損失はスイッチング素子のいわゆるＯＮ抵抗により決定される。ＯＮ抵抗を低減するためにＳｉＣなどの新しい半導体材料が用いられるようになっている。短絡耐量は短絡事故時に発生する大電流に対する素子の耐量を指す。

負荷短絡時に流れる電流値はＯＮ抵抗値に反比例して大きくなる。すなわちＯＮ抵抗値の小さい素子ほど、過大な電流が流れる。この結果、自己発熱により素子の破損が発生しやすくなるので、短絡時の耐量が低下する。このトレードオフの関係（損失の低減と短絡耐量の低下）を改善することが、低ＯＮ抵抗素子を実用化する際に求められている技術課題である。

通常のインバーター制御システムには外部制御回路系に保護回路が設けられている。保護回路は負荷電流値をモニターし、一定電流以上になるとゲート電圧を低下させる。電流値が抑制される結果として素子の発生熱量が減少する。保護回路の動作には１０μ秒程度の時間を必要とするため、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）等のスイッチング素子自身には短絡時に上述の時間以上の耐性が求められる。

ワイドバンドギャップ半導体を用いたＦＥＴ（Field Effect Transistor）では金属電極にアルミニウム（Ａｌ）を用いることが多い。半導体とアルミニウム電極の境界面の温度がアルミニウムの融点（６６０℃）を超えると、素子破壊が生じなくても、アルミニウム電極の溶融が起こり、電極の信頼性を低下させる。従って、ワイドバンドギャップ半導体を用いる場合には、Ｓｉを用いる場合とは異なる放熱設計や損失制御を行う必要がある。負荷短絡時の発生損失と放熱条件は、金属電極と半導体の境界面がある一定の温度以下になるように設定される。

特許文献１はＭＯＳＦＥＴの構造を開示している。この先行技術には、ワイドバンドギャップ半導体よりなる半導体素子部の表側の面（ソース電極面に相当）に５０μｍ以上の厚さの金属電極を接触させて放熱効果を高めた縦型の主ＦＥＴと、負荷短絡時に主ＦＥＴを流れる飽和電流を制限する過電流制限手段が提案されている。過電流制限手段は、主ＦＥＴと並列に接続された電流検出用トランジスタを備えており、電流検出用トランジスタを流れる電流が大きくなると主ＦＥＴのゲート電圧を低くするように動作して、主ＦＥＴを流れる電流量を制限する。

縦型のパワーＭＯＳＦＥＴは、ドレイン電極、支持基板、ドリフト層（第１の半導体層）、ｐベース層（第１の半導体層の上に積層された第２の半導体層）から構成されている。第２の半導体層には半導体素子の表面構造部が作製される。例えば、半導体材料としてＳｉＣを用いて、絶対定格が１２００ＶであるＦＥＴを作製する場合には、第１の半導体層の厚さ、支持基板の厚さ、半導体領域全体の厚さは、それぞれ、１５μｍ、８５μｍ、１００μｍとする。ＳｉＣに限らず、ＧａＮ（窒化ガリウム）やＺｎＯ（酸化亜鉛）やダイアモンドなどの他のワイドバンドギャッブ半導体材料を用いる場合も、同様の構成とすることができる。

第２の半導体層はｐ型の不純物層でできている。第２の半導体層の表面から第２の半導体層を貫通して、第１の半導体層に達するトレンチが形成されている。トレンチの底は、第１の半導体層と第２の半導体層の界面よりも深くなっている。トレンチの内面にはゲート絶縁膜が形成されており、さらにその内側はゲート電極で埋められている。

ソース電極は、多層構造になっており、全体の厚さは５０μｍ以上である。ソース電極の、少なくとも半導体素子部の表側の面と接触する部分は、ＡｌまたはＡｌ合金でできている。このＡｌまたはＡｌ合金でできた層の上には、Ｔｉ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、ＷおよびＭｏのいずれか一つ、または二つ以上の組み合わせよりなる積層構造もしくは合金が、スパッタや真空蒸着法により形成されている。

負荷短絡が発生すると、インバーター制御システムが異常を検出して、素子に流れる電流を制限したり、システムを遮断したりする。しかし負荷短絡時にその保護回路が動作するまでの短期間においては、素子は高電圧、大電流のストレス状態に曝される。従って、各アーム部に用いられるＩＧＢＴやＦＥＴには、負荷短絡耐量と呼ばれる破壊耐量に高度なものが要求される。

負荷短絡耐量は、負荷短絡時に保護回路が動作するまでの短期間において、素子が高電圧、大電流のストレス状態に耐えられる期間で表わされる。負荷短絡耐量の規格としては、素子の絶対定格の２／３の電源電圧において、通常オン状態のゲート電圧が印加されたときに、１０μ秒以内に素子が破壊しないこと、というのが一般的である。

上記公知発明によれば、ワイドバンドギャップ半導体でできている半導体素子部の表側の面に５０μｍ以上の厚さを有する金属電極が接触していることによって、素子表面側の放熱効果が向上する。金属電極の、ワイドバンドギャップ半導体に接する部分の温度がその接する部分の金属の融点よりも低くなるので、金属電極の、ワイドバンドギャップ半導体に接する部分が溶融するのを防ぐことができる。

特開２００６−３１９２１３（図１〜図３参照）

背景技術で説明したように、スイッチング素子（半導体デバイス）の低ＯＮ抵抗化が進むことによりインバーター駆動時に発生する事故に対する耐量が低減する。短絡事故が発生した場合、素子抵抗が小さくなるにしたがって非常に大きな電流が素子に流れることになる。この結果として短時間の間に大きな発熱が発生し素子が破損する。

上記公知先行例では素子のフロント面上に５０μｍ以上の金属膜を形成することを要件としている。金属膜を形成することは不可能ではないが以下の課題が考えられる。
１）厚膜形成は一般的には蒸着ないしはスパッタリング工程を用いて行う。膜の厚みが厚くなるにしたがって長い時間が必要となるため、成膜時に非常に長い時間が必要となり素子作製のスループットを低減する。
２）積層構造を有している材料間には熱膨張率の差が存在する。素子使用時と非使用時では素子温度が異なるためにヒートサイクルが発生する。この影響によりＡｌ膜と素子の熱膨張率の差により応力が発生する。応力は厚膜部の剥離を引き起こし、長期的な信頼性が低下する。

本発明は、上記のような課題を解決することを目的になされたもので、電力用半導体素子において、短絡事故時の耐量を向上することを目的にする。

本発明に関わる電力用半導体素子は、第１導電型の基板の第１主面に形成された第１導電型のエピタキシャル層と、基板の第１主面と対向する第２主面に形成されたドレイン電極と、エピタキシャル層に間隔を設けて埋設された複数の第２導電型のウエル領域と、ウエル領域に埋設された第１導電型のソース領域と、ウエル領域、エピタキシャル層およびソース領域を被覆するゲート絶縁膜と、ゲート絶縁膜を被覆するゲート電極と、ウエル領域とソース領域を被覆するソース電極とを備えていて、ウエル領域において第２導電型の不純物が最大濃度を示す深さをＤとし、相対するウエル領域の間隔をＬとすると、Ｌは２Ｄ以下であることを特徴とするものである。

本発明を用いることにより、半導体素子を用いた電力変換装置の短絡事故時の発熱による素子破壊を抑制することが可能となり、より信頼性の高い半導体電力変換装置を得ることが出来る。

実施の形態１を説明するＭＯＳＦＥＴの構成図である。 実施の形態１に関わるＰウエル領域の不純物濃度分布を示す図である。 ＪＦＥＴ幅と飽和電流値の関係を示す図である。 実施の形態２を説明するための試験結果を示す図である。 実施の形態３を説明するためのＰウエル領域のプロファイルである。

実施の形態１．
以下、本発明の実施例を図面に基づいて説明する。図１は本発明の実施の形態１に係るＮチャネルＭＯＳＦＥＴを示す断面図である。実施の形態１に係るＭＯＳＦＥＴ１００では、炭化珪素基板２に、窒素（Ｎ）などを含むＮ型の低抵抗基板を使用する。炭化珪素基板２の第１の主面には、窒素（Ｎ）などを含むＮ−型のエピタキシャル層１が形成されている。本実施の形態では、炭化珪素基板２はＮ＋型のドレイン領域２に相当する。エピタキシャル層１の内部にはＰウエル領域４が形成されている。Ｐウエル領域４の内部にはＮ＋型のソース領域５が形成されている。炭化珪素基板２の第２の主面にはドレイン領域２に接続されるドレイン電極６が形成されている。

相対するウエル領域４の間隙はＪＦＥＴ領域９と呼ばれる。本実施の形態のＭＯＳＦＥＴ１００では、Ｎ＋型ソース領域５の表面からＪＦＥＴ領域９の表面にわたって、厚さおよそ５０ｎｍのゲート絶縁膜３が形成されている。Ｐウエル領域４とソース領域５に接続されるソース電極８に加えて、ゲート絶縁膜３の上にはゲート電極７が設けられている。層間絶縁膜１１はゲート電極７とソース電極８の間に設けられる。

Ｐウエル領域４は本発明の効果を実現するための特徴的な濃度分布を有している。本願のポイントは、Ｐウエル領域４の深さ方向の不純物濃度が最大となる深さの２倍を超えないように、ＭＯＳＦＥＴのＪＦＥＴ幅を設定することにある。これにより所定時間内に過電流が流れること制限して素子破壊を防止できる。縦型ＭＯＳＦＥＴのオン時の抵抗は、チャネル部抵抗（Ｒ_ＣＨ）とＪＦＥＴ部抵抗（Ｒ_ＪＦＥＴ）に大別される。通常オン時にはドレイン電圧が低く、チャネル部抵抗が律速段階となり、ＪＦＥＴ部抵抗がオン抵抗を制限しないようにしておく。

これに対して、短絡発生時（またはその直前）には、電流電圧特性の非線形性により通常オン時と異なり、ドレイン電圧が高い。このため、チャネル部抵抗が短絡時抵抗を制限するようにＪＦＥＴ部抵抗を大きめにしておく。これにより、通常オン時のオン抵抗を増大させないで、短絡検知から保護回路による保護（ゲート電圧オフ等）の開始までの間に、素子が破壊することを防止できる。

具体的には、Ｐウエル領域４を、表面付近は不純物濃度が低く、基板の深さ方向に濃度が増大していくレトログレードにする。電流経路をより上側（ゲート電極側）によせ、その出口であるＪＦＥＴ領域上部から、ドレイン電極にかけての電流経路の幅を狭くする。電流経路の幅（ＪＦＥＴ領域の間隔：Ｌ）を、レトログレードの不純物濃度が最大値を示す深さ（Ｄ）の２倍以下にすることで、短絡発生時にはＪＦＥＴ部抵抗律速、通常オン時にはチャネル部抵抗律速にすることができる。

次に本実施の形態にかかるＭＯＳＦＥＴ１００の動作上の効果を説明する。一般的なＭＯＳＦＥＴと同様に、ゲート電極７に正電圧を加えることによって、Ｐウエル領域４とゲート絶縁膜３の境界上に反転層が形成される。反転層の電荷は、ＪＦＥＴ境界面の電位によって形成される水平方向の電界によって引き出されるため、チャンネル領域１０に電流が流れる。電流はＪＦＥＴ領域９を通過し、ドレイン領域２を経てドレイン電極６に流れ込む。

ＪＦＥＴ領域９に流れる電流が大きくなるとチャンネル領域１０でピンチオフ状態となり、それ以上の電流が流れにくくなる、いわゆる飽和状態に陥る。よく知られているように、この電流値はチャンネル領域１０の抵抗値（もしくは移動度）に依存する。抵抗値が小さくなると大きな飽和電流が流れ、抵抗値が大きくなると飽和電流値は抑えられる（例えば「半導体デバイス」、Ｓ．Ｍ．ジィー著；産業図書１９８７）。

次に短絡事故状態について考えてみる。短絡事故状態はドレイン電極６に非常に大きな電圧が印加されている状態になるため、飽和状態に等しい電流が流れることになる。飽和電流が流れることにより素子内部で発熱が発生し素子温度上昇、素子破壊につながっていく。一方で、ＪＦＥＴ領域９の表面部分の電圧（チャンネル領域１０の出口部分の電圧）とドレイン電圧の差が大きくなるとＪＦＥＴ領域９の両側にあるＰウエル領域４の影響でＪＦＥＴ領域９が空乏化する。このとき流れる電流に対してＭＯＳＦＥＴと同様に飽和特性が存在することはよく知られている。したがって飽和電流値を低減するには、チャンネル領域１０の飽和電流値を低減する方法とＪＦＥＴ領域９の飽和電流値を低減する方法がある。

前者の方法により飽和電流値を低減することはチャンネルの抵抗値を上げることに繋がるため、通常の用途には向かない。本発明は後者の方法を取り入れて飽和電流値の低減を実現するものである。しかしながら、通常のＰウエル領域の濃度分布（深さ方向に一様に分布している）では短絡耐量を改善する程度に飽和電流値を抑制すべくＪＦＥＴ領域９の飽和特性を設計した場合、非飽和時のＪＦＥＴ領域９の抵抗が非常に大きな値となるため、通常動作時に適さない。また、Ｐウエル領域４の濃度を低減してＪＦＥＴ領域９の抵抗を下げた場合には、耐圧が不足することになる。

本実施の形態において望ましいＰウエル領域４の不純物分布を図２に示す。縦軸は絶対値｜Ｎａ−Ｎｄ｜を表している。Ｎａはアクセプタ密度、Ｎｄはドナー密度を示していて、単位は（個／ｃｍ^３）である。横軸は、Ｐウエル領域４における深さｄ（μｍ）を表している。図の実線が示すように深さ０．６５μｍで最大値をとる分布となっている。不純物濃度の最大値は概略１×１０^１８（個／ｃｍ^３）であり、分布の半値幅は０．２〜０．３μｍである。Ｎ−型のエピタキシャル層１とゲート絶縁膜３の接合部分の不純物濃度がＮ−型のエピタキシャル層１の他の部分に対して高濃度になっていることを示している。

本実施の形態では、ＪＦＥＴ領域９において、ある程度深い領域にＰ濃度の濃い領域が狭い間隔を介して相対する構造としている。この構造をとることにより飽和特性を有する領域を局所的に形成できることとなり、通常動作条件下でのＪＦＥＴ領域９の抵抗値を低下させることのないＭＯＳＦＥＴを実現できる。

本実施の形態を持つＭＯＳＦＥＴの動作を計算した結果を図３に示す。図３は、Ｌｊｆｅｔ（ＪＦＥＴ幅）と飽和電流密度の関係を示している。横軸のＬｊｆｅｔは相対するＪＦＥＴ領域９の間隔を示している。縦軸は、ゲート電圧を１５Ｖ、ドレイン電圧を５０Ｖとした時の電流密度を示している。Ｐウエル領域４の高濃度領域の深さＤは０．６５μｍとしている。図に示されるようにＪＦＥＴ幅が狭くなると共に飽和電流値は徐々に下がり、電流値は１．３μｍ近傍で急激に低下している。

Ｐウエル領域４において第２導電型の不純物が最大濃度を示す深さをＤとし、ＪＦＥＴ領域の間隔をＬとする。深さＤと間隔Ｌの間に、[Ｌ≦２Ｄ]の関係が成立する場合に、飽和電流値は急激に減少することが一般的に成立することを見出した。以上のように本実施の形態により飽和電流値を十分低減できると共にＭＯＳＦＥＴの抵抗値の劣化を抑えた動作の両立が可能となる。

さらに、帰還容量を小さく出来ることを本願発明者は見出した。ここで、帰還容量とは、ＭＯＳＦＥＴのドレイン電極６とゲート電極７の間の静電容量を指している。本実施の形態のようにＪＦＥＴ幅を短くすることによりドレイン電極６からゲート電極７を見込む面積を小さくすることが出来、帰還容量の低減につながる。

実施の形態２．
実施の形態２を図４に基づいて説明する。実施の形態２は実施の形態１で示したＭＯＳＦＥＴ構造を元に更に低抵抗を実現するものである。チャンネルドープ領域１２はエピタキシャル層１とＰウエル領域４とソース領域５の表面上のＮ型不純物濃度が濃くなっている領域を指している。チャンネルドープ領域１２には、本実施の形態ではＮを注入している。

チャンネルドープにより、エピタキシャル層１とＰウエル領域４とソース領域５では、ゲート絶縁膜３との境界面から深さ１０〜１００ｎｍの領域の不純物濃度をエピタキシャル層１の下層部（ドレイン領域２との境界近傍）１ａにたいして濃くする。エピタキシャル層１とゲート絶縁膜（酸化膜）３の近傍の表面部分の不純物濃度がエピタキシャル層１の他の部分に対して高濃度になっていることを示している。

この構造を用いることによりチャンネル領域１０の抵抗値が低減される。この結果としてよりオン抵抗の小さいＭＯＳＦＥＴ１００を実現することが出来る。一方飽和電流値はＪＦＥＴ領域９で制限されるためにチャンネルドープの影響を受けて飽和電流値が増大することはない。この結果として、低ＯＮ抵抗でありながら飽和電流値の小さいＭＯＳＦＥＴを実現することが出来る。

実施の形態３．
実施の形態３を図５に基づいて説明する。実施の形態３は実施の形態１で示したＭＯＳＦＥＴ構造を元に更に飽和電流値を低減できる構造を示している。本実施の形態によれば、Ｐウエル領域４で不純物プロファイルが図５に示されるように、ピーク部分にフラットな形状を入れた構造となっている。不純物濃度は、チャンネル領域１０の近傍では２×１０１０^１６（個／ｃｍ^３）であるが、深度方向に徐々に濃くなり０．４μｍのところで、３×１０^１７（個／ｃｍ^３）となる。その後ほぼ一定値を０．３μｍの深さにわたって取ることになる。実施の形態３では、Ｐウエル領域４において第２導電型の不純物が最大濃度を示す深さをＤは、フラット部分の中間点と定義する。

本実施の形態をとることによりＪＦＥＴ領域９の飽和特性をより強くすることが可能となり飽和電流値の低減と短絡大量の改善が期待できる。本実施の形態では、深度の深い領域の不純物濃度を薄くした場合でも実施の形態１、２に示されるのと同じ効果が期待できる。通常の不純物注入時には、不純物エネルギーを高めることで深度の深いところへの注入を行っている。しかしながらイオン注入機の特性として高エネルギーのイオン電流値は低エネルギーに比べて小さくなる。本実施の形態では、もっとも深い領域の不純物濃度は実施の形態１、２に対して低いため、イオン注入時のドーズ量も少なくてすむ。高エネルギーのイオンを注入する場合、注入イオン電流値は小さくなるために実施の形態１、２に対して実施の形態３では注入に必要となる時間が短縮できる効果を有する。

１ エピタキシャル層、２ ドレイン領域、３ ゲート絶縁膜、４ Ｐウエル領域、５ ソース領域、６ ドレイン電極、７ ゲート電極、８ ソース電極、９ ＪＦＥＴ領域、１０ チャンネル領域、１２ チャンネルドープ領域、１００ ＭＯＳＦＥＴ

Claims (4)

1. 第１導電型の基板の第１主面に形成された第１導電型のエピタキシャル層と、
   基板の第１主面と対向する第２主面に形成されたドレイン電極と、
   エピタキシャル層に間隔を設けて埋設された複数の第２導電型のウエル領域と、
   ウエル領域に埋設された第１導電型のソース領域と、
   ウエル領域、エピタキシャル層およびソース領域を被覆するゲート絶縁膜と、
   ゲート絶縁膜を被覆するゲート電極と、
   ウエル領域とソース領域を被覆するソース電極とを備えていて、
   ウエル領域において第２導電型の不純物が最大濃度を示す深さをＤとし、相対するウエル領域の間隔をＬとすると、Ｌは２Ｄ以下であることを特徴とする電力用半導体素子。
2. エピタキシャル層とウエル領域とソース領域の表層に、エピタキシャル層の下層部よりも第１導電型不純物の濃度が高いチャネルドープ領域が形成されていることを特徴とする請求項１に記載の電力用半導体素子。
3. ウエル領域における第２導電型の不純物は、深さ方向に０．３μｍ以上にわたってフラットなプロファイルを有することを特徴とする請求項１に記載の電力用半導体素子。
4. 基板は、炭化珪素基板であることを特徴とする請求項１に記載の電力用半導体素子。

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