JP2021012996A - 半導体装置 - Google Patents

Abstract

【課題】大電流が流れたときに絶縁ゲート部と表面電極が短絡することが抑えられる半導体装置を提供する。【解決手段】化合物半導体層を有する縦型の半導体装置は、化合物半導体層の上面に配置されているゲート電極を備える。半導体装置は、上面に露出する位置であってゲート電極の周囲に配置されている第１導電型のソース領域を備える。半導体装置は、ゲート電極を覆うように配置されているとともにソース領域の表面の少なくとも一部が上面に露出するように配置されている層間絶縁膜を備える。半導体装置は、層間絶縁膜の端部近傍の部位を覆うように配置されている導電膜を備える。半導体装置は、上面上に配置されており層間絶縁膜および導電膜を覆う表面電極であって、層間絶縁膜によってゲート電極と絶縁されているとともに上面に露出しているソース領域に接触している表面電極を備える。導電膜の融点は表面電極の融点よりも高い。【選択図】図１

Description

本明細書が開示する技術は、化合物半導体層を有する縦型の半導体装置に関する。

化合物半導体層を有する縦型の半導体装置の開発が進められており、その一例が特許文献１に開示されている。このような半導体装置では、化合物半導体の物性値により、低いオン抵抗が実現可能として期待されている。しかしながら、特許文献１でも指摘されるように、この種の半導体装置では、低いオン抵抗によって短絡時には大電流が流れることから、短絡耐量が低くなることが懸念されている。このため、化合物半導体層を有する縦型の半導体装置では、短絡耐量を向上させる技術が必要とされている。

特開２０１２−３３７３１号公報

縦型の半導体装置は、化合物半導体層の表面に設けられているプレーナ型又はトレンチ型のゲート電極と、ゲート電極を覆って設けられている層間絶縁膜と、層間絶縁膜を覆うとともに化合物半導体層の表面上に設けられている表面電極であって、ソース領域に接触している表面電極と、を備えている。

このような半導体装置において、例えば負荷等が短絡したときに化合物半導体層内に大電流が流れると、化合物半導体層の一部が局所的に熱膨張する。本発明者らの検討によると、このような局所的な熱膨張により、化合物半導体層の表面が上に凸となるように変形し、層間絶縁膜に高い応力が加わり、層間絶縁膜が破損して絶縁ゲート部と表面電極が短絡してしまう虞があることが分かってきた。したがって、本明細書は、大電流が流れたときに絶縁ゲート部と表面電極が短絡することが抑えられる半導体装置を提供することを目的とする。

本明細書は、化合物半導体層を有する縦型の半導体装置を開示する。この半導体装置は、化合物半導体層の上面に配置されているゲート電極を備える。半導体装置は、上面に露出する位置であってゲート電極の周囲に配置されている第１導電型のソース領域を備える。半導体装置は、ゲート電極を覆うように配置されているとともにソース領域の表面の少なくとも一部が上面に露出するように配置されている層間絶縁膜を備える。半導体装置は、層間絶縁膜の端部近傍の部位を覆うように配置されている導電膜を備える。半導体装置は、上面上に配置されており層間絶縁膜および導電膜を覆う表面電極であって、層間絶縁膜によってゲート電極と絶縁されているとともに上面に露出しているソース領域に接触している表面電極を備える。導電膜の融点は表面電極の融点よりも高い。

大電流により化合物半導体層が熱膨張した場合に、層間絶縁膜の端部近傍の位置にクラックが発生する場合がある。また、大電流による発熱によって表面電極の一部が溶融する場合がある。溶融した表面電極がクラックに入り込むと、ゲート電極と表面電極が短絡する虞がある。本明細書に開示の半導体装置では、層間絶縁膜の端部近傍の位置が導電膜で覆われている。導電膜の融点は表面電極の融点よりも高いため、大電流による発熱によって溶融することが防止されている。また導電膜は、絶縁膜に比して一般的に延性が高いため、耐クラック性が高い。よって、大電流による発熱により層間絶縁膜の端部近傍にクラックが発生した場合においても、クラックの表面が導電膜で塞がれている状態を維持することができる。溶融した電極材料がクラックに入り込むことがない。ゲート電極と表面電極が短絡することを防止できるため、高い信頼性を得ることが可能となる。

導電膜は、上面の垂直上方から見たときに、ゲート電極の外周端部よりも外側の領域を覆っていてもよい。効果の詳細は実施例で説明する。

導電膜は、ゲート電極の外周端部から上面に対して斜め上方向の領域を覆っていてもよい。効果の詳細は実施例で説明する。

ゲート電極は、上面上にゲート絶縁膜を介して配置されているプレーナ型の電極であってもよい。化合物半導体層は、第１導電型のドリフト領域と、ドリフト領域上に配置されており、上面に露出する位置に配置されている第１導電型のＪＦＥＴ領域と、ドリフト領域上に配置されており、ＪＦＥＴ領域に隣接しており、上面に露出する位置に配置されている第２導電型のボディ領域と、を有していてもよい。ソース領域は、ボディ領域によってドリフト領域及びＪＦＥＴ領域から隔てられていてもよい。ゲート電極は、ＪＦＥＴ領域に対向するとともに、ＪＦＥＴ領域とソース領域を隔てている部分のボディ領域にも対向するように配置されていてもよい。

導電膜は、上面の垂直上方から見たときにＪＦＥＴ領域が形成されている領域には配置されていなくてもよい。効果の詳細は実施例で説明する。

化合物半導体層は、第１導電型のドリフト領域と、ドリフト領域上に配置されており、上面に露出する位置に配置されている第２導電型のボディ領域と、を有していてもよい。ソース領域は、ボディ領域によってドリフト領域から隔てられていてもよい。ゲート電極は、上面からソース領域およびボディ領域を貫通してドリフト領域に到達するように深部に向けて伸びているトレンチ型の電極であってもよい。ゲート電極は、ドリフト領域とソース領域を隔てる位置のボディ領域にゲート絶縁膜を介して対向していてもよい。

導電膜は、上面の垂直上方から見たときにゲート電極が形成されている領域には配置されていなくてもよい。効果の詳細は実施例で説明する。

導電膜は、ソース領域の表面の少なくとも一部が上面に露出するように配置されていてもよい。効果の詳細は実施例で説明する。

導電膜の材料が、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、または、これらの金属の少なくとも１つを含んだ合金、または、これらの金属のシリコン化合物であってもよい。

表面電極の材料が、アルミニウムまたはアルミニウムを含んだ合金であってもよい。

化合物半導体層の材料が、ＳｉＣまたはＧａＮであってもよい。

実施例１に係る半導体装置１の要部断面図である。 熱膨張時の半導体装置１の状態を示す要部断面図である。 半導体装置１の一製造工程における要部断面図である。 半導体装置１の一製造工程における要部断面図である。 実施例２に係る半導体装置１００の要部断面図である。 熱膨張時の半導体装置１００の状態を示す要部断面図である。 半導体装置１００の一製造工程における要部断面図である。 半導体装置１００の一製造工程における要部断面図である。 実施例３に係る半導体装置２００の要部断面図である。 実施例４に係る半導体装置３００の要部断面図である。 変形例に係る半導体装置１００ａの要部断面図である。

（半導体装置１の構造）
図１に、実施例１に係る半導体装置１の要部断面図を示す。半導体装置１は、プレーナゲート構造を有する縦型のＭＯＳＦＥＴである。半導体装置１は、ドレイン電極２２、化合物半導体層１０、ゲート絶縁膜２６、ゲート電極２７、層間絶縁膜４０、導電膜５０、ソース電極２４、を備えている。

化合物半導体層１０は、ＳｉＣ（炭化珪素）を材料とする。化合物半導体層１０は、ｎ⁺型のドレイン領域１１と、ｎ型のドリフト領域１２と、ｎ型のＪＦＥＴ（Junction Field Effect Transistor）領域１３と、ｐ型のボディ領域１４と、ｎ⁺型のソース領域１５と、を有している。ドレイン領域１１は、化合物半導体層１０の裏面に露出する位置に設けられており、ドレイン電極２２にオーミック接触している。ドリフト領域１２は、ドレイン領域１１上に設けられており、ドレイン領域１１とＪＦＥＴ領域１３の間、且つ、ドレイン領域１１とボディ領域１４の間に配置されている。ドリフト領域１２は、エピタキシャル成長技術を利用して、ドレイン領域１１の表面から結晶成長して形成される。

ＪＦＥＴ領域１３は、ドリフト領域１２上に設けられており、ドリフト領域１２の表面から化合物半導体層１０の表面１０ａまで化合物半導体層１０の厚み方向（＋ｚ方向）に沿って伸びており、ドリフト領域１２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域１３は、化合物半導体層１０の表面１０ａからボディ領域１４を貫通してドリフト領域１２まで伸びている。この例では、ＪＦＥＴ領域１３の不純物濃度は、ドリフト領域１２の不純物濃度と等しい。

ボディ領域１４は、ドリフト領域１２上に設けられており、ＪＦＥＴ領域１３を間に置いて配置されており、ＪＦＥＴ領域１３の側面に隣接している。ボディ領域１４は、化合物半導体層１０の表面１０ａに露出する位置に設けられており、ソース電極２４にオーミック接触している。

ソース領域１５は、ボディ領域１４上に設けられており、ボディ領域１４によってドリフト領域１２及びＪＦＥＴ領域１３から隔てられている。ソース領域１５は、化合物半導体層１０の表面１０ａに露出する位置に設けられており、ソース電極２４にオーミック接触している。

ゲート電極２７は、化合物半導体層１０の表面１０ａ上にゲート絶縁膜２６を介して配置されている。ゲート絶縁膜２６は酸化シリコンである。ゲート電極２７はポリシリコンである。ゲート電極２７は、プレーナ型の電極である。ゲート電極２７は、ＪＦＥＴ領域１３の全体にゲート絶縁膜２６を介して対向している。ゲート電極２７はさらに、ＪＦＥＴ領域１３とソース領域１５を隔てる部分のボディ領域１４に、ゲート絶縁膜２６を介して対向している。ゲート電極２７は、紙面奥行き方向（＋ｙ方向）に伸びており、不図示のゲート電極と接触している。

層間絶縁膜４０は、ゲート電極２７を覆って配置されている。層間絶縁膜４０は、酸化シリコンである。導電膜５０は、層間絶縁膜４０の端部近傍の部位を覆って配置されている。具体的には、導電膜５０は、化合物半導体層１０の表面１０ａの垂直上方（＋ｚ方向）から見たときに、ゲート電極２７の端部Ｅ１よりも外側の領域Ｒ１の少なくとも一部を覆っている。また導電膜５０は、ゲート電極２７の端部Ｅ１の近傍を起点として、表面１０ａに対して斜め上方向（矢印Ａ１方向）の領域を覆っている。導電膜５０は、化合物半導体層１０の表面１０ａの垂直上方から見たときに、ＪＦＥＴ領域１３が形成されている領域ＲＪには配置されていない。導電膜５０は、ソース領域１５の表面の少なくとも一部が、化合物半導体層１０の表面１０ａに露出するように配置されている。

導電膜５０の融点は、ソース電極２４の融点よりも高い。導電膜５０の材料は、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、または、これらの金属の少なくとも１つを含んだ合金、または、これらの金属のシリコン化合物（シリサイド）である。本実施例では、導電膜５０の材料はタングステン（Ｗ）であり、その融点は３３８０℃である。

ソース電極２４は、化合物半導体層１０の表面１０ａ上に配置されており、層間絶縁膜４０および導電膜５０を覆っている。ソース電極２４は、表面１０ａに露出しているソース領域１５に接触している。ソース電極２４は、層間絶縁膜４０によってゲート電極２７と絶縁されている。本実施例では、ソース電極２４の材料はアルミニウムであり、その融点は６６０℃である。

（半導体装置１の動作）
半導体装置１の使用時には、ドレイン電極２２に正電圧が印加され、ソース電極２４が接地される。ゲート電極２７にゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域１３とソース領域１５を隔てる部分のボディ領域１４に反転層ＩＬ１が形成され、半導体装置１がターンオンする。このとき、反転層ＩＬ１を経由してソース領域１５からＪＦＥＴ領域１３に電子が流入する。ＪＦＥＴ領域１３に流入した電子は、ＪＦＥＴ領域１３とドリフト領域１２を縦方向に流れてドレイン電極２２に向かう。これにより、ドレイン電極２２とソース電極２４が導通する。ゲート電極２７が接地されると、反転層ＩＬ１が消失し、半導体装置１がターンオフする。このように、半導体装置１は、ゲート電極２７に印加する電圧に基づいてスイッチング動作を実行することができる。

（効果）
半導体装置１がターンオンしているときに、半導体装置１に接続されている負荷が短絡すると、ドレイン電極２２とソース電極２４の間に大電流が流れる。この場合、ＪＦＥＴ領域１３とドリフト領域１２を縦方向に流れる電流経路の温度が、ジュール熱によって上昇する。具体的には、図２に示すように、熱集中領域ＴＲ１の温度がピークとなるように、化合物半導体層１０の温度が局所的に上昇する。熱集中領域ＴＲ１は、ゲート電極２７の中央部Ｃ１の下方側の位置であって、ＪＦＥＴ領域１３とドリフト領域１２の境界近傍に位置している領域である。熱集中領域ＴＲ１とその外側領域との間には、大きな温度差が生じる。従って、ゲート電極２７の中央部Ｃ１近傍の化合物半導体層１０が、ゲート電極２７の端部Ｅ１近傍の化合物半導体層１０よりも大きく熱膨張する。図２に示すように、中央部Ｃ１近傍の表面が上方向（＋ｚ方向）に突出するように変形する。従って、ゲート電極２７の端部近傍の領域（端部Ｅ１よりも外側の領域Ｒ１）に配置されている層間絶縁膜４０に、応力が集中する。その結果、ゲート電極２７の端部Ｅ１の近傍を起点として、表面１０ａに対して斜め上方向（図１の矢印Ａ１方向）へクラックＣＲ１が進展してしまう場合がある。これは、層間絶縁膜４０の端部近傍にせん断応力が発生し、引張りの主応力が作用する主面に沿ってクラックが発生するためである。また、大電流による発熱によってソース電極２４の一部が溶融してしまう場合がある。溶融したソース電極２４がクラックＣＲ１に入り込むと、ゲート電極２７とソース電極２４が短絡する虞がある。

実施例１に係る半導体装置１では、層間絶縁膜４０の端部近傍の部位を導電膜５０で覆っている。換言すると、層間絶縁膜４０の応力集中部位であって、クラックＣＲ１が発生する部位（表面１０ａに対して斜め上方向に位置する部位）を、導電膜５０で覆っている。また導電膜５０の融点（３３８０℃）は、ソース電極２４の融点（６６０℃）よりも高いため、大電流による発熱によって溶融することが防止されている。また導電膜５０は、層間絶縁膜４０に比して延性が高いため、耐クラック性が高い。よって、大電流による発熱によって層間絶縁膜４０にクラックＣＲ１が発生した場合においても、クラックの進展を導電膜５０で停止することができる。すなわち、クラックＣＲ１が発生した場合においても、クラックＣＲ１の表面が導電膜５０で塞がれている状態を維持することができる。溶融したソース電極２４がクラックＣＲ１に入り込むことを防止できる。ゲート電極２７とソース電極２４との短絡を防止できるため、高い信頼性を得ることが可能となる。

ＪＦＥＴ領域１３が形成されている領域ＲＪは、領域Ｒ１に比して中央近傍に位置しており、領域Ｒ１よりも応力が集中しにくい領域である。すなわち領域ＲＪに配置されている層間絶縁膜４０は、領域Ｒ１に配置されている層間絶縁膜４０に比してクラックが発生しにくい。実施例１に係る半導体装置１では、領域ＲＪを導電膜５０で覆わないことにより、短絡を防止する機能を維持しながら、導電膜５０の面積を小さくすることができる。導電膜５０自体に発生する応力を低減できるため、導電膜５０の耐クラック性をより向上させることが可能となる。

ソース電極２４を形成するアルミニウムは、導電膜５０を形成するタングステンよりも電気抵抗が低く、約半分の電気抵抗である。実施例１に係る半導体装置１では、ソース領域１５の表面の一部が化合物半導体層１０の表面１０ａに露出するように、導電膜５０を配置している（図１、コンタクト領域ＲＣを参照）。これにより、電気抵抗の低いソース電極２４をソース領域１５に直接に接触させることができるため、コンタクト抵抗の上昇を抑制することが可能となる。

（半導体装置１の製造方法）
ドレイン領域１１、ドリフト領域１２、ＪＦＥＴ領域１３、ボディ領域１４、ソース領域１５が形成された化合物半導体層１０の表面１０ａに、ゲート絶縁膜２６、ゲート電極２７および層間絶縁膜４０が配置されている構造を用意する。図３に示すように、ＣＶＤ技術を利用して、層間絶縁膜４０の表面を覆うように化合物半導体層１０の表面１０ａ上に導電膜５０を成膜する。

図４に示されるように、異方性エッチング（例：Ａｒイオンを用いたスパッタエッチング）によって、導電膜５０の全面をエッチバックする。層間絶縁膜４０の側壁にのみ、導電膜５０を残存させることができる。これにより、マスクを用いないセルフアライン技術によって導電膜５０を形成できるため、製造コストを削減することが可能となる。

その後、化合物半導体層１０の裏面を被覆するようにドレイン電極２２を形成する。また、化合物半導体層１０の表面を被覆するようにソース電極２４を形成する。これにより、図１に示す半導体装置１が完成する。

（半導体装置１００の構造）
図５に、実施例２に係る半導体装置１００の要部断面図を示す。半導体装置１００は、トレンチゲート構造を有する縦型のＭＯＳＦＥＴである。実施例１の半導体装置１（図１）と共通の部位には同一符号を付すことで、説明を省略する。

ゲート電極１２７は、化合物半導体層１０の表面１０ａから深部（−ｚ方向）に向けて伸びている、トレンチ型の電極である。ゲート電極１２７は、表面１０ａからソース領域１５およびボディ領域１４を貫通してドリフト領域１２に到達している。ゲート電極１２７は、ドリフト領域１２とソース領域１５を隔てる位置のボディ領域１４に、ゲート絶縁膜１２６を介して対向している。

層間絶縁膜１４０は、ゲート電極１２７の上面を覆って配置されている。導電膜１５０は、層間絶縁膜１４０の端部近傍の部位を覆って配置されている。具体的には、導電膜１５０は、化合物半導体層１０の表面１０ａの垂直上方（＋ｚ方向）から見たときに、ゲート電極１２７の端部Ｅ２よりも外側の領域Ｒ２の少なくとも一部を覆っている。また導電膜１５０は、ゲート電極１２７の端部Ｅ２から表面１０ａに対して斜め上方向（矢印Ａ２方向）の領域を覆っている。導電膜１５０は、化合物半導体層１０の表面１０ａの垂直上方から見たときに、ゲート電極１２７が形成されている領域ＲＧには配置されていない、なお、層間絶縁膜１４０および導電膜１５０の内容は、実施例１の層間絶縁膜４０および導電膜５０と同様であるため、説明を省略する。

（半導体装置１００の動作）
ゲート電極１２７にゲート閾値電圧よりも高い正電圧が印加されると、ドリフト領域１２とソース領域１５を隔てる部分のボディ領域１４に反転層ＩＬ２が形成され、半導体装置１００がターンオンする。一方、ゲート電極１２７が接地されると、反転層ＩＬ２が消失し、半導体装置１００がターンオフする。このように、半導体装置１００は、ゲート電極１２７に印加する電圧に基づいてスイッチング動作を実行することができる。

（効果）
半導体装置１００がターンオンしているときに、半導体装置１００に接続されている負荷が短絡すると、半導体装置１００のドレイン電極２２とソース電極２４の間に大電流が流れる。この場合、図６に示すように、熱集中領域ＴＲ２の温度がピークとなるように、化合物半導体層１０の温度が局所的に上昇する。すると図６に示すように、中央部Ｃ２近傍の表面が上方向（＋ｚ方向）に突出するように変形する。ゲート電極１２７の端部近傍の領域（端部Ｅ２よりも外側の領域Ｒ２）に配置されている層間絶縁膜１４０に、応力が集中する。その結果、ゲート電極１２７の端部Ｅ２の近傍を起点として、表面１０ａに対して斜め上方向（図５の矢印Ａ２方向）へクラックＣＲ２が進展してしまう場合がある。また、大電流による発熱によって溶融したソース電極２４がクラックＣＲ２に入り込むと、ゲート電極１２７とソース電極２４が短絡する虞がある。

実施例２に係る半導体装置１００では、層間絶縁膜１４０の端部近傍の部位を導電膜１５０で覆っている。換言すると、層間絶縁膜１４０の応力集中部位であって、クラックＣＲ２が発生する部位（表面１０ａに対して斜め上方向に位置する部位）を、導電膜１５０で覆っている。また導電膜１５０の融点（３３８０℃）は、ソース電極２４の融点（６６０℃）よりも高い。よって、クラックＣＲ２が発生した場合においても、クラックＣＲ２の表面が導電膜１５０で塞がれている状態を維持することができる。溶融したソース電極２４がクラックＣＲ２に入り込むことを防止できる。

ゲート電極１２７が形成されている領域ＲＧに配置されている層間絶縁膜１４０は、領域Ｒ１に配置されている層間絶縁膜１４０に比してクラックが発生しにくい。領域ＲＧを導電膜１５０で覆わないことにより、短絡を防止する機能を維持しながら、導電膜１５０の面積を小さくすることができる。導電膜１５０自体に発生する応力を低減できるため、導電膜１５０の耐クラック性をより向上させることが可能となる。

（半導体装置１００の製造方法）
ドレイン領域１１、ドリフト領域１２、ボディ領域１４、ソース領域１５が形成された化合物半導体層１０に、ゲート絶縁膜１２６、ゲート電極１２７および層間絶縁膜１４０が配置されている構造を用意する。図７に示すように、ＣＶＤ技術を利用して、層間絶縁膜１４０の表面を覆うように化合物半導体層１０の表面１０ａ上に導電膜１５０を成膜する。

図８に示されるように、異方性エッチング（例：Ａｒイオンを用いたスパッタエッチング）によって、導電膜１５０の全面をエッチバックする。セルフアライン技術によって、層間絶縁膜１４０の側壁にのみ導電膜1５０を残存させることができる。その後、ドレイン電極２２およびソース電極２４を形成することで、図５に示す半導体装置１００が完成する。

（半導体装置２００の構造）
図９に、実施例３に係る半導体装置２００の要部断面図を示す。半導体装置２００は、実施例１の半導体装置１（図１）の導電膜５０が、導電膜５０ａに置き換わった構造を備えている。導電膜５０ａは、ゲート電極２７の端部Ｅ１よりも外側の領域に配置されている層間絶縁膜４０の表面全体を覆っている。なお、実施例１の半導体装置１と共通の部位には同一符号を付すことで、説明を省略する。

導電膜５０ａの製造方法を説明する。図３に示す状態において、導電膜５０を残すマスク領域ＲＭ１（図９参照）をレジストマスクで覆う。マスク領域ＲＭ１は、領域Ｒ１を含む領域である。異方性エッチングによって、レジストマスクで覆われていない領域の導電膜５０を除去する。これにより、図９に示す導電膜５０ａを形成することができる。

（効果）
層間絶縁膜４０に発生するクラックは、ゲート電極２７の端部Ｅ１の近傍を起点として、表面１０ａに対して斜め上方向に進展する。よって、クラックの先端が層間絶縁膜４０の表面に現れる位置は、ゲート電極２７の端部Ｅ１よりも外側の位置になる。すると例えば、図９のクラックＣＲ１ａに示すように、クラックの先端ＦＥ１が層間絶縁膜４０の上面に現れる場合がある。実施例３に係る半導体装置２００では、導電膜５０ａによって、端部Ｅ１よりも外側の領域に配置されている層間絶縁膜４０の表面全体を覆っている。これにより、クラックの先端を導電膜５０ａで確実に塞ぐことができる。

（半導体装置３００の構造）
図１０に、実施例４に係る半導体装置３００の要部断面図を示す。半導体装置３００は、実施例２の半導体装置１００（図５）の導電膜１５０が、導電膜１５０ａに置き換わった構造を備えている。導電膜１５０ａは、ゲート電極１２７の端部Ｅ２よりも外側の領域Ｒ２内に配置されている層間絶縁膜１４０の上面の、少なくとも一部を覆っている。また導電膜１５０ａは、層間絶縁膜１４０の側面と上面を連続的に覆っている。なお、実施例２の半導体装置１００と共通の部位には同一符号を付すことで、説明を省略する。

導電膜１５０ａの製造方法を説明する。図７に示す状態において、導電膜１５０を残すマスク領域ＲＭ２（図１０参照）をレジストマスクで覆う。マスク領域ＲＭ２は、領域Ｒ２に含まれた領域である。異方性エッチングによって、レジストマスクで覆われていない領域の導電膜１５０を除去する。これにより、図１０に示す導電膜１５０ａを形成することができる。

（効果）
層間絶縁膜１４０に発生するクラックの先端が層間絶縁膜１４０の表面に現れる位置は、ゲート電極１２７の端部Ｅ２よりも外側の位置になる。すると例えば、図１０のクラックＣＲ２ａに示すように、クラックの先端ＦＥ２が層間絶縁膜１４０の上面に現れる場合がある。実施例４に係る半導体装置３００では、導電膜１５０ａによって、端部Ｅ２よりも外側の領域に配置されている層間絶縁膜１４０の上面の少なくとも一部を覆っている。これにより、クラックの先端を導電膜１５０ａで確実に塞ぐことができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

（変形例）
層間絶縁膜４０（図１）の断面形状や、層間絶縁膜１４０（図５）の断面形状は、矩形形状に限られず、様々な形状であってよい。例えば図１１の半導体装置１００ａに示すように、トレンチゲート構造において、半円形状の層間絶縁膜１４０ａを備えていてもよい。この場合においても、層間絶縁膜１４０ａの端部近傍の部位を導電膜１５０ａで覆うことができる。なお、実施例２の半導体装置１００（図１）と共通の部位には同一符号を付すことで、説明を省略する。

ソース電極２４の材料は、アルミニウムに限られない。例えば、アルミニウムを含んだ合金等であってもよい。

化合物半導体層１０の材料はＳｉＣに限定されるものではない。例えば、ＧａＮ（窒化ガリウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＩｎＧａＮ（窒化インジウムガリウム）または、その混晶等であってもよい。

層間絶縁膜４０および１４０や、導電膜５０および１５０を成膜する方法は、ＣＶＤ法に限られない。スパッタ法などの各種の成膜方法を使用可能である。

ｎ型は、第１導電型の一例である。ｐ型は、第２導電型の一例である。ソース電極２４は、表面電極の一例である。

１：半導体装置、 １０：化合物半導体層、 １１：ドレイン領域、 １２：ドリフト領域、 １３：ＪＦＥＴ領域、 １４：ボディ領域、 １５：ソース領域、 ２２：ドレイン電極、 ２４：ソース電極、 ２６および１２６：ゲート絶縁膜、 ２７および１２７：ゲート電極、 ４０および１４０：層間絶縁膜、 ５０および１５０：導電膜、 ＣＲ１およびＣＲ２：クラック

Claims (11)

1. 化合物半導体層を有する縦型の半導体装置であって、
   前記化合物半導体層の上面に配置されているゲート電極と、
   前記上面に露出する位置であって前記ゲート電極の周囲に配置されている第１導電型のソース領域と、
   前記ゲート電極を覆うように配置されているとともに前記ソース領域の表面の少なくとも一部が前記上面に露出するように配置されている層間絶縁膜と、
   前記層間絶縁膜の端部近傍の部位を覆うように配置されている導電膜と、
   前記上面上に配置されており前記層間絶縁膜および前記導電膜を覆う表面電極であって、前記層間絶縁膜によって前記ゲート電極と絶縁されているとともに前記上面に露出している前記ソース領域に接触している前記表面電極と、
   を備え、
   前記導電膜の融点は前記表面電極の融点よりも高い、半導体装置。
2. 前記導電膜は、前記上面の垂直上方から見たときに、前記ゲート電極の外周端部よりも外側の領域を覆っている、請求項１に記載の半導体装置。
3. 前記導電膜は、前記ゲート電極の外周端部から前記上面に対して斜め上方向の領域を覆っている、請求項２に記載の半導体装置。
4. 前記ゲート電極は、前記上面上にゲート絶縁膜を介して配置されているプレーナ型の電極であり、
   前記化合物半導体層は、
   第１導電型のドリフト領域と、
   前記ドリフト領域上に配置されており、前記上面に露出する位置に配置されている第１導電型のＪＦＥＴ領域と、
   前記ドリフト領域上に配置されており、前記ＪＦＥＴ領域に隣接しており、前記上面に露出する位置に配置されている第２導電型のボディ領域と、
   を有しており、
   前記ソース領域は、前記ボディ領域によって前記ドリフト領域及び前記ＪＦＥＴ領域から隔てられており、
   前記ゲート電極は、前記ＪＦＥＴ領域に対向するとともに、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域にも対向するように配置されている、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記導電膜は、前記上面の垂直上方から見たときに前記ＪＦＥＴ領域が形成されている領域には配置されていない、請求項４に記載の半導体装置。
6. 前記化合物半導体層は、
   第１導電型のドリフト領域と、
   前記ドリフト領域上に配置されており、前記上面に露出する位置に配置されている第２導電型のボディ領域と、
   を有しており、
   前記ソース領域は、前記ボディ領域によって前記ドリフト領域から隔てられており、
   前記ゲート電極は、前記上面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に到達するように深部に向けて伸びているトレンチ型の電極であり、
   前記ゲート電極は、前記ドリフト領域と前記ソース領域を隔てる位置の前記ボディ領域にゲート絶縁膜を介して対向している、請求項１〜３のいずれか一項に記載の半導体装置。
7. 前記導電膜は、前記上面の垂直上方から見たときに前記ゲート電極が形成されている領域には配置されていない、請求項６に記載の半導体装置。
8. 前記導電膜は、前記ソース領域の表面の少なくとも一部が前記上面に露出するように配置されている、請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記導電膜の材料が、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、または、これらの金属の少なくとも１つを含んだ合金、または、これらの金属のシリコン化合物である、請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記表面電極の材料が、アルミニウムまたはアルミニウムを含んだ合金である、請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記化合物半導体層の材料が、ＳｉＣまたはＧａＮである、請求項１〜１０のいずれか一項に記載の半導体装置。
    

Images