CN102637737B - 沟槽式场效应管及其制备方法 - Google Patents
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Abstract
沟槽式场效应管及其制备方法，属于半导体器件领域，包括：半导体衬底，覆盖半导体衬底表面的外延层，位于外延层内的源掺杂区，位于外延层内且在源掺杂区下方的沟道区，位于外延层内且与源掺杂区和沟道区均相邻接触的沟槽，用于连接外电极的源/漏/栅电极，以及位于沟道区下方且与沟道区相邻接处的第一掺杂区。通过所述第一掺杂区的引入，减小寄生三极管中基区电压降，抑制寄生三极管导通，从而降低三极管的基极电流，有效减小寄生三极管效应，改善沟槽式场效应管的性能。
Description
技术领域
本发明涉及一种场效应晶体管，具体涉及一种垂直结构的沟槽式场效应管，属于半导体技术领域。
背景技术
功率沟槽式MOS场效应管作为一种在平面式MOS场效应管基础上发展起来的新型大功率MOS场效应管，与其他场效应管相比，它消除了平面式MOS场效应管的寄生JFET效应；导通电阻减小，饱和压降低，开关速度快；沟道密度高，芯片尺寸小，是中低压大功率MOS场效应管发展的主流。
图1为普通沟槽式场效应管100剖面结构示意图。如图1所示，沟槽式场效应管100在N+硅衬底110上生长一层N-外延层120，电子由N+源掺杂区101流经沟道102后改为垂直方向由衬底110流出。因此，硅片底面的金属层109c引出漏电极113，硅片表面的金属层109b引出源电极112，且金属层109a引出栅电极111，其中，多晶硅栅104位于衬底硅表面的沟槽中，且沟槽多晶硅栅104、源掺杂区101和沟道区102包围，多晶硅栅104与源掺杂区101、沟道区102及外延层120之间有一栅氧化层105，用于将多晶硅栅104和其他结构域隔开。
图2为公开号为CN101764155A的专利中提出的一种沟槽式场效应管。如图2所示，在该沟槽式场效应管中，N+源源掺杂区201、P型沟道区202与N-外延层220构成寄生的NPN三极管，其中，N+源源掺杂区201为NPN三极管的发射极E，P型沟道区202为NPN三极管的基极B，N-外延层220为三极管的集电极C。当沟槽式场效应管处于大电流大电压状态时，寄生的NPN三极管可能导通，N-外延层220中靠近集电结B-C处产生大量的空穴，形成较大的空穴电流，即NPN三极管的基极电流，影响器件性能，降低器件的使用寿命。
发明内容
本发明要解决的技术问题是提供一种沟槽式场效应管，减小寄生三极管中基区电压降，抑制寄生三极管导通，有效减小寄生三极管效应，改善沟槽式场效应管的性能，改善器件的耐用性。
为解决上述技术问题，本发明提供的沟槽式场效应管包括：半导体衬底，其具有第一导电类型；具有第一导电类型的外延层，其覆盖半导体衬底表面；具有第一导电类型的源掺杂区，其位于外延层内；具有第二导电类型的沟道区，位于外延层内，且位于源掺杂区下方；沟槽，位于外延层内，且与源掺杂区和沟道区均相邻接触，沟槽深度小于外延层厚度，大于沟道区注入深度，沟槽侧壁与底部均覆有栅氧化层，沟槽内填充多晶硅，形成多晶硅栅；源/漏/栅电极，用于连接外电极；具有第一导电类型的第一掺杂区，位于沟道区下方，且与沟道区相邻接触。
本发明提供的沟槽式场效应管中，栅氧化层的厚度为500～1200第一掺杂区通过离子注入形成，其宽度为0.5微米至0.8微米，离子注入并高温推进后的深度为1.5微米至2.5微米，且第一掺杂区与栅氧化层相邻两边的间距为0.2微米至0.5微米。
本发明提供的沟槽式场效应管中，半导体衬底的掺杂浓度大于外延层的掺杂浓度，此外，源掺杂区的掺杂浓度约为1E21cm-3，远大于外延层的掺杂浓度；沟道区为轻掺杂区域，其掺杂浓度约为1E17cm-3；第一掺杂区为掺杂浓度约为1E12cm-3。
作为较佳技术方案，第一半导体类型为N型，第二半导体类型为P型。
作为可选技术方案，第一半导体类型为P型，第二半导体类型为N型。
本发明还提供了一种上述沟槽式场效应管的制备方法，减小寄生三极管中基区电压降，有效减小寄生三极管效应，改善沟槽式场效应管的性能，其步骤包括：
(1)提供半导体衬底，并在半导体衬底表面生长外延层；
(2)在外延层表面掺杂形成沟道区，并在表面依次沉积二氧化硅和氮化硅，以此作为掩膜在外延层表面刻蚀形成沟槽，在沟槽侧壁与底部生长栅氧化层，在沟槽中沉积多晶硅形成多晶硅栅，最后依次去除外延层表面的氮化硅与二氧化硅；
(3)在外延层表面掺杂形成第一掺杂区；
(4)在外延层表面掺杂形成源掺杂区，并完成源、漏电极的制备。
本发明提供的沟槽式场效应管制备方法中，采用离子注入并高温推进方式形成第一掺杂区，其宽度为0.5微米至0.8微米，离子注入并高温推进后的深度为1.5微米至2.5微米，且第一掺杂区与栅氧化层相邻两边的间距为0.2微米至0.5微米；沟槽的刻蚀采用硬掩膜刻蚀实现，且其刻蚀深度大于源掺杂区以及沟道区的深度；栅氧化层采用热氧化方法生长，其厚度为500～1200该方法中，外延层表面作为掩膜的氮化硅和二氧化硅采用湿法腐蚀或干法刻蚀方法去除。
本发明提供的沟槽式场效应管制备方法中，沟道区为轻掺杂区域，其掺杂方式为扩散或低能离子注入，并经高温推进形成，而源掺杂区的掺杂方式为高浓度离子注入，且沟道区环绕包围整个源掺杂区域。
本发明提供的沟槽式场效应管制备方法中，多晶硅栅的淀积、沟道区和源区的掺杂以及源、漏电极的制备均采用标准常规半导体工艺实现，其制备方法与普通沟槽式场效应管一致。在该制备方法中，半导体衬底的掺杂浓度大于外延层的掺杂浓度，此外，源掺杂区的掺杂浓度约为1E21cm-3，大于半导体衬底的掺杂浓度，远大于外延层的掺杂浓度；而沟道区为轻掺杂区域，其掺杂浓度约为1E17cm-3，第一掺杂区的掺杂浓度约为1E12cm-3。作为可选技术方案，第一半导体类型为N型，第二半导体类型为P型；作为另一可选技术方案，第一半导体类型为P型，第二半导体类型为N型。
本发明的技术效果是通过增加较高掺杂浓度的第一掺杂区，抑制空穴电流，减小基区的电压降，抑制寄生三极管导通，有效降低基区电流，从而改善沟槽式场效应管的性能。
附图说明
图1为普通沟槽式场效应管剖面结构示意图；
图2为公开号为CN101764155A的专利中提出的一种沟槽式场效应管剖面结构示意图；
图3为本发明提供的沟槽式场效应管剖面结构示意图；
图4为本发明提供的沟槽式场效应管制备方法流程图；
图5a～图5f为本发明提供的沟槽式场效应管制备方法工艺步骤结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图3为本发明提供的沟槽式场效应管剖面结构示意图。
如图3所示，沟槽式场效应管300包括：第一导电类型的半导体衬底310以及覆盖其上表面的第一导电类型的外延层320，位于外延层320内的第一导电类型的第一掺杂区306，位于外延层310内的第一导电类型的源掺杂区301和第二导电类型的沟道区302，位于外延层320内、且与源掺杂区301和沟道区302均相邻接触的沟槽，沟槽侧壁与底部均覆有栅氧化层305，源掺杂区301和沟道区302包围的沟槽多晶硅栅304，用于连接外电极的源/漏/栅电极312/313/311。
在本具体实施方式中，沟槽式场效应管300的沟槽多晶硅栅304的宽度W为1μm，深度为2μm；栅氧化层305的厚度为500～1200第一掺杂区通过离子注入并高温推进形成，其宽度为0.5微米至0.8微米，离子注入并高温推进后的深度为1.5微米至2.5微米，且第一掺杂区与栅氧化层相邻两边的间距为0.2微米至0.5微米。
在本具体实施方式中，沟槽式场效应管300所选用的半导体衬底310的掺杂浓度大于外延层320的掺杂浓度，此外，源掺杂区301的掺杂浓度约为1E21cm-3，远大于外延层320的掺杂浓度；沟道区302为轻掺杂区域，其掺杂浓度约为1E17cm-3；第一掺杂区为掺杂浓度约为1E12cm-3。
作为最佳实施例，第一半导体类型为N型，第二半导体类型为P型。即：在N+掺杂的半导体衬底310上外延一N-掺杂的外延层320，在外延层320表面掺杂形成P-沟道区302，在外延层320表面刻蚀形成沟槽，在沟槽侧壁与底部热氧化形成栅氧化层305，之后在沟槽内填充多晶硅形成多晶硅栅304，在外延层320表面掺杂形成N+第一掺杂区306，在外延层320表面掺杂形成N+源掺杂区301，最后通过位于外延层320表面并覆盖沟槽多晶硅栅304的金属层309a引出栅电极311，通过位于外延层320表面并覆盖源掺杂区301的金属层309b引出源电极312，通过位于半导体衬底310地面的金属层309c引出漏电极313，该沟槽式场效应管300为NMOS晶体管。
作为又一实施例，第一半导体类型为P型，第二半导体类型为N型。即：在P+掺杂的半导体衬底310上外延一P-掺杂的外延层320，在外延层320表面掺杂形成N-沟道区302，在外延层320表面刻蚀形成沟槽，之后在沟槽侧壁与底部热氧化形成栅氧化层305，此后，在沟槽内填充多晶硅形成多晶硅栅304，之后在外延层320表面掺杂形成P+第一掺杂区306，在外延层320表面掺杂形成P+源掺杂区301，最后通过位于外延层320表面并覆盖沟槽多晶硅栅304的金属层309a引出栅电极311，通过位于外延层320表面并覆盖源掺杂区301的金属层309b引出源电极312，通过位于半导体衬底310地面的金属层309c引出漏电极313，该沟槽式场效应管300为NMOS晶体管。
作为最佳实施例的参数选择，沟槽式场效应管300的多晶硅栅极303宽度W为1μm，深度为2μm，栅氧化层305的厚度为800源掺杂区301掺杂浓度为1E21cm-3，沟道区302的掺杂浓度为1E17cm-3，且沟道区302中间区域的掺杂浓度较高，边缘区域的掺杂浓度较低，第一掺杂区注入磷离子，离子注入并高温推进后的深度为2微米，且掺杂浓度为1E12cm-3，第一掺杂区与栅氧化层的相邻两边的间距为0.5微米至0.8微米，第一掺杂区的宽度为0.2微米至0.5微米。
本具体实施方式还提供了一种沟槽式场效应管的制备方法，图4为本具体实施方式提供的沟槽式场效应管制备方法流程图。
在本具体实施方式中，沟槽式场效应管300的制备方法包括以下步骤：
步骤一，提供半导体衬底310，并在半导体衬底310表面生长一外延层320。
该步骤中，如图5a所示，所涉及的半导体衬底310及外延层320均为第一半导体类型掺杂，其中，外延层320位于半导体衬底310表面，半导体衬底310的掺杂浓度高于外延层320的掺杂浓度。
步骤二，完成沟道区302、栅氧化层305与多晶硅栅304的制备。
在该步骤中，首先采用扩散或离子注入并高温推进的方法形成沟道区302，沟道区302为第二导电类型的轻掺杂区域，其掺杂浓度约为1E17cm-3，且其边缘位置的掺杂浓度略低于中间位置。
如图5b所示，在外延层320表面依次沉积二氧化硅及氮化硅层，并以此作掩膜在外延层320表面刻蚀形成沟槽330。用作掩膜的二氧化硅及氮化硅层厚度较薄，沟槽330的刻蚀采用硬掩膜刻蚀或硅回蚀方法实现。
如图5c所示，采用湿法腐蚀或干法刻蚀方法去除覆盖在外延层320表面用作掩膜的二氧化硅和氮化硅薄膜，并热氧化在沟槽330底部形成栅氧化层305，其厚度为500～1200之后在沟槽330内沉积多晶硅形成多晶硅栅304，并采用刻蚀方法去除多余的多晶硅，该沟槽多晶硅栅304的宽度W为1μm，深度为2μm。最后去除用作掩膜的二氧化硅和氮化硅薄膜。
步骤三，在外延层320表面掺杂形成所述第一掺杂区306。
该步骤中，如图5d所示，在外延层320表面依次沉积二氧化硅及氮化硅层，并以此作掩膜进行离子注入并高温推进，形成第一掺杂区306，其宽度为0.5微米至0.8微米，深度为2微米，掺杂浓度为1E12cm-3，最后去除用作掩膜的二氧化硅及氮化硅。
步骤四，在外延层表面掺杂形成源掺杂区301，并完成源、漏电极的制备。
该步骤中，源掺杂区301为第一导电类型的轻掺杂区域，其掺杂浓度约为1E21cm-3，大于半导体衬底的掺杂浓度，远大于外延层的掺杂浓度，其掺杂方式为高浓度离子注入，如图5e所示，源掺杂区301位于外延层320表面，位于沟道区302上方，并与之相邻接触。
该步骤中，如图5f所示，外延层320表面溅射形成金属层309a，金属层309a与沟槽多晶硅栅304直接接触并与源掺杂区301相隔离，用以引出沟槽式场效应管300的栅电极311；外延层320表面溅射形成金属层309b，金属层309b与源掺杂区301直接接触并与沟槽多晶硅栅304相隔离，用以引出沟槽式场效应管300的源电极312；半导体衬底310地面溅射形成一金属层309c，用以引出漏电极313。
作为最佳实施例，第一半导体类型为N型，第二半导体类型为P型，该沟槽式场效应管300为NMOS晶体管。
作为又一实施例，第一半导体类型为P型，第二半导体类型为N型，该沟槽式场效应管300为PMOS晶体管。
该具体实施方式中，通过增加较高掺杂浓度的第一掺杂区，减小寄生三极管中基区电压降，抑制寄生三极管导通，有效减小寄生三极管效应，改善沟槽式场效应管的性能，改善器件的耐用性。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
Claims (11)
1.一种沟槽式场效应管，包括：
具有第一导电类型的半导体衬底；
具有第一导电类型的外延层，覆盖所述半导体衬底表面；
具有第一导电类型的源掺杂区，位于所述外延层内；
具有第二导电类型的沟道区，位于所述外延层内，且位于所述源掺杂区下方；
沟槽，位于所述外延层内，且与所述源掺杂区和沟道区均相邻接触，所述沟槽深度小于所述外延层厚度，大于所述沟道区注入深度，所述沟槽侧壁与底部均覆有栅氧化层，沟槽内填充多晶硅，形成多晶硅栅；
源/漏/栅电极，用于连接外电极；
其特征在于，所述沟槽式场效应管还包括：具有第一导电类型的第一掺杂区，位于所述沟道区下方，且与所述沟道区相邻接触；
所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度，所述源掺杂区的掺杂浓度大于所述半导体衬底的掺杂浓度，所述第一掺杂区的掺杂浓度小于所述沟道区的掺杂浓度。
2.根据权利要求1所述的沟槽式场效应管，其特征在于，所述第一掺杂区的宽度为0.5微米至0.8微米，其与所述栅氧化层的相邻两边的间距为0.2微米至0.5微米。
3.根据权利要求1所述的沟槽式场效应管，其特征在于，所述第一掺杂区掺杂浓度为1E12cm-3，其离子注入并高温推进后的深度为1.5微米至2.5微米。
4.根据权利要求1-3任意一项所述的沟槽式场效应管，其特征在于，第一导电类型为N型，第二导电类型为P型。
5.根据权利要求1-3任意一项所述的沟槽式场效应管，其特征在于，第一导电类型为P型，第二导电类型为N型。
6.一种沟槽式场效应管制备方法，其步骤包括：
(1)提供具有第一导电类型的半导体衬底，并在所述半导体衬底表面生长具有第一导电类型的外延层；
(2)在所述外延层表面掺杂形成具有第二导电类型的沟道区，并在表面依次沉积二氧化硅和氮化硅，以此作为掩膜在所述外延层表面刻蚀形成沟槽，在沟槽侧壁与底部生长栅氧化层，之后在沟槽中沉积多晶硅，形成多晶硅栅，最后依次去除所述外延层表面的氮化硅与二氧化硅；
(3)在所述外延层表面掺杂形成具有第一导电类型的第一掺杂区，所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度，源掺杂区的掺杂浓度大于所述半导体衬底的掺杂浓度，所述第一掺杂区的掺杂浓度小于所述沟道区的掺杂浓度；
(4)在所述外延层表面掺杂形成具有第一导电类型的源掺杂区，并完成源、漏电极的制备。
7.根据权利要求6所述的沟槽式场效应管制备方法，其特征在于，所述第一掺杂区通过离子注入形成。
8.根据权利要求6所述的沟槽式场效应管制备方法，其特征在于，所述第一掺杂区的宽度为0.5微米至0.8微米，其与所述栅氧化层的相邻两边的间距为0.2微米至0.5微米。
9.根据权利要求6所述的沟槽式场效应管制备方法，其特征在于，所述第一掺杂区的掺杂浓度为1E12cm-3，其离子注入并高温推进后的深度为1.5微米至2.5微米。
10.根据权利要求7-9任意一项所述的沟槽式场效应管制备方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
11.根据权利要求7-9任意一项所述的沟槽式场效应管制备方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
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|---|---|---|---|---|
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341011A (en) * | 1993-03-15 | 1994-08-23 | Siliconix Incorporated | Short channel trenched DMOS transistor |
| CN1941417A (zh) * | 2005-09-26 | 2007-04-04 | 谢福渊 | 超高密度沟槽mosfet雪崩改进的结构 |
| CN101764155A (zh) * | 2009-11-18 | 2010-06-30 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621121B2 (en) * | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
| JP2000228520A (ja) * | 1999-02-05 | 2000-08-15 | Toshiba Corp | 半導体装置及びその製造方法 |
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- 2011-02-10 CN CN201110035876.6A patent/CN102637737B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341011A (en) * | 1993-03-15 | 1994-08-23 | Siliconix Incorporated | Short channel trenched DMOS transistor |
| CN1941417A (zh) * | 2005-09-26 | 2007-04-04 | 谢福渊 | 超高密度沟槽mosfet雪崩改进的结构 |
| CN101764155A (zh) * | 2009-11-18 | 2010-06-30 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
Also Published As
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140507 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140507 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |