JP3677304B2 - Ｄｍｏｓトランジスタの形成方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、耐用年数の長い改良された抵抗特性を有する溝を備えたＤＭＯＳトランジスタに関する。特に、本発明は、性能を改良するためのボディ領域の抵抗と、トランジスタの導通抵抗とを減少させるための、高いドーピングレベル及び“短い”チャネルの形成に関する。
【０００２】
【従来の技術】
ＤＭＯＳ（二重拡散型金属酸化膜半導体）は、Ｎ＋ソース領域のドーパント（典型的には砒素またはリン）に比べ、Ｐボディ領域のドーパントのより高い拡散速度によってチャネル長が決定される電界効果トランジスタ（ＦＥＴ）として当業者に良く知られている。ボディ領域によって画定されるチャネルは、低濃度にドープされたドリフト領域の上に配置されている。ＤＭＯＳトランジスタは、非常に“短い”チャネルを有し、そのチャネル長は概ねリソグラフマスク（lithographic mask）とは無関係に決定される。そのようなＤＭＯＳトランジスタは、高濃度にドープされたＰボディシールド゛によって、良好なパンチスルー制御（punch-through control）を有する。低濃度にドープされたドリフト領域は、速度を飽和させるための均一な電界を保持することによって、チャネル領域での電圧降下を最小にする。ドレイン領域近傍の電界はドリフト領域の電界と等しいので、アバランシェ降伏、多重化及び酸化は従来のＭＯＳＦＥＴと比べ軽減される。ある形式のＤＭＯＳトランジスタでは、“溝”がゲート構造を形成するために用いられている。これらのトランジスタは概ね、基層から５４．７度傾斜した側壁を備えた溝を形成するべく、異方性エッチングを用いて、＜１００＞のシリコン基層（ウエハー）上に形成されている。ドーパントの濃度の分布は、上述されたＤＭＯＳトランジスタと等しい。２つのチャネルがエッチングされた溝の両側に各々配置されている。デバイスは、基層底部に配置された共通ドレイン接触部を有する。多数のデバイスを並列に接続することができるために、これらのトランジスタは電力用スイッチングに適した大電流及び大電力を取り扱うことができる。等方性エッチングによって形成された垂直な側壁を有する溝を備えたＤＭＯＳデバイスは当業者には良く知られており、その溝の断面は長方形または“Ｕ”型である。
【０００３】
溝全体には、不純物を添加して導電性にして、ゲート電極として動作させるためのポリシリコンが充填されている。これは更に、所望のプレーナ構造、即ち略平坦な主面を提供するものである。
【０００４】
図１４に示された従来技術の溝を備えたＤＭＯＳトランジスタは、Ｎ＋にドープされた基層６２と、基層６２の上に形成されたＮ−にドープされたエピタキシャル層６１と、Ｐにドープされたボディ領域６３と、Ｎ＋にドープされたソース領域６５とを有する。ゲート電極６９は、ゲート酸化膜絶縁層６６が内張りされた溝６６ａ内に形成された導電性ポリシリコンから成る。図１４に示すように、溝６６ａの断面はＵ型またはＶ型である。ソース接触部６７は、ボディ領域６３をソース領域６５に短絡させ、ドレイン接触部９８は基層６２の裏側主面に形成されている。チャネル長は、Ｐボディ領域６３ａのゲート電極６９に隣接した部分の長さである。図１４に示された構造は単なる例であり、公知の他の構造では、溝６６ａにはゲート電極６９が充填され平坦な主面が形成されているものもある。
【０００５】
溝を備えたＤＭＯＳトランジスタは、平坦な主面を有するＦＥＴと比べて、長所を有するが、またいくつかの欠点をも有する。これらの欠点は、Ｐボディ領域の導通抵抗及びチャネル領域の導通抵抗に関するものである。
【０００６】
プレーナー型（溝を備えていない）ＤＭＯＳＦＥＴと等しい閾値電圧を保持するために、各々の領域６５、６３ａ、６１によって形成されるＮ＋／Ｐ−／Ｎ−ＪＦＥＴ（寄生トランジスタ）の面抵抗によって決定されるデバイスの耐用年数は短くなっている。更に、犠牲的な酸化過程（sacrificial oxidation step）が溝を形成するための非常に高い温度で実施され、次にＰ−ボディ領域を所望の深さよりも深く延在させる溝エッチング過程が実施されるために、Ｕ型の溝の近傍に短いチャネルを形成することは困難である。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、溝の近傍に短いチャネルを形成しかつボディ領域を高濃度とすることによって、Ｐボディ領域の導通抵抗及びチャネル領域の導通抵抗を減少させることである。
【０００８】
【課題を解決するための手段】
上述された目的は、第１の導電型の基層から電界効果トランジスタを形成する方法であって、前記基層の主面から延出する第２の導電型のボディ領域を形成する過程と、マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも浅く延出するより高いドーピング濃度を備えた第１の導電型のソース領域を形成する過程と、前記マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも深く延出する少なくとも１つの溝を前記基層内に形成する過程と、前記主面から前記ボディ領域よりも浅く延出し、かつ前記溝の片側の前記基層の前記主面に沿って横方向に前記ソース領域を延在させることによって、前記ソース領域を再び形成する過程とを有することを特徴とする電界効果トランジスタの形成方法を提供することによって達成される。
【０００９】
【作用】
本発明に基づけば、トランジスタのボディ領域が“短い”チャネルを保持しながらより高濃度にまたはより深く形成されるように、溝を備えたゲートを有するＤＭＯＳトランジスタが基層に形成される。ボディ領域のドーパント濃度を増加させることまたはボディ領域を深く形成することによってボディ領域の抵抗が減少させられたデバイスの耐用年数が延長され、一方短いチャネルによってトランジスタの導通抵抗が減少させられトランジスタの性能が向上する。
【００１０】
そのようなデバイスの性能を向上させるためには、チャネルを狭くまたは“短く”することが重要であると考えられている。そのようなデバイスのチャネル領域はＰボディ拡散領域内にあるので、電子の速度を増加させるためには、このＰボディ拡散領域をできるだけ“短く”する必要がある。Ｐボディ拡散領域の長さを減少させることは、トランジスタの動作時のブレイクダウン電圧に影響を及ぼすことはない。溝は、隣接するＰボディ領域よりも少なくとも僅かに深く延在することが重要である。従って本発明に基づけば、イオン注入及びイオン拡散過程が溝を形成する前にＰボディ領域内にＮ＋ソース領域の一部を形成するために用いられる。このＮ＋ソース領域は、後に溝のエッチングに用いられるマスクを用いて注入される。ある実施例では、“高濃度にドープされた”Ｐ＋ボディ領域もまた、溝の壁と間隔を置いて配置されかつＰボディ領域内に形成される。次に溝には酸化膜層が内張りされ、ドープされたポリシリコンがゲート電極として充填される。次に、Ｐボディ領域の一部に比較的浅いＮ＋ソース領域の拡張部分が形成される。最後に、従来通り酸化膜絶縁層と金属接続層が基層の主面の上に形成される。
【００１１】
比較的浅いソース領域の拡張部分を形成することは２つの目的を有する。第１の目的は、このＮ＋の注入が、チャネル近傍のＰボディ領域のドーパント濃度を相殺することである。第２は、自己整合した短いチャネルが製造過程内で形成され、かつＰ−ピーク濃度によって決定される閾値電圧を調節することができる。Ｎ＋ドーパントによる不純物濃度の相殺（dopant compemsation）とホウ素（Ｐ型）拡散阻止効果（boron diffusion retardation effect）の組合せによって、この短いチャネルが達成される。
【００１２】
チャネルを形成するための浅いＮ＋ソース領域の注入のドーズ量がより大きくなる程、拡散阻止効果は強くなる。この効果を用いて、改善された抵抗特性を備えた非常に短いチャネルが製造される。
【００１３】
第２の実施例では、Ｐタブ領域が基層内に形成され、かつＮソース領域がタブ領域内に形成される。次に溝がＮソース領域を通してエッチングされ、ゲート電極が溝内に形成され、かつＰボディ領域が溝の片側に形成される。次に砒素を添加されたＮ＋ソース拡張領域が形成される。
【００１４】
第３の実施例では（第２の実施例とは異なり）、Ｎ＋拡張ソース領域にはリンが注入されている。
【００１５】
他の実施例では、さまざまな半導体領域の導電型は、これまで述べられた導電型と相異なるものであって良い。
【００１６】
【実施例】
図１を参照すると、Ｎ＋シリコン基層（ドレイン領域）の上に従来通り５〜２５μｍ（１μｍ＝１０4Å）の深さに成長させられた第１実施例のＮ−エピタキシャル層が示されている。エピタキシャル層１は、０．２〜５．０Ωcmの範囲の抵抗率を有する。
【００１７】
図２は、基層の主面を通過して実施されるホウ素によるＰボディ領域３の（マスクを用いない）注入及び拡散が描かれている。領域３は、３０〜６０ｋｅＶのイオン加速電圧と５×１０13〜２×１０14／cm2のドーズ量で注入され、５×１０17〜２×１０18／cm3の不純物濃度及び１．０〜２．０μｍの深さの表面を有する比較的高濃度にドープされたＰボディ領域である。
【００１８】
図３は、Ｎ＋ソース領域の注入と溝のエッチングとに使用される基層の主面上に形成された従来通りのフォトリソグラフマスク層４を示している。マスク層４は、概ね４０００〜６０００Åの厚さを有する酸化膜である。
【００１９】
図４では、ドーズ量３×１０13〜１×１０15／cm2とイオン加速電圧６０〜８０ｋｅＶで、マスク層４によって画定されるように基層の主面を通して深さ０．５〜１．０μｍ、最終的な表面の不純物濃度が１×１０18〜５×１０19／cm3となるように注入され拡散された砒素をドープされたＮ＋ソース領域５の第１部分が示されている。Ｐボディ領域３内に形成されたＮ＋拡散領域５は、Ｎ＋ソース領域５とＮ−エピタキシャル層１との間のＰボディ領域３ａの一部の厚みを約０．５〜１．５μｍに減少させる。これはホウ素拡散阻止効果として知られている（ホウ素の拡散は、砒素が存在する場合にはより遅くなる）。注入されたＮ＋ソース領域には２つの目的がある。第１の目的は、Ｎ＋注入によって、チャネル領域近傍のＰボディ領域３ａの不純物濃度を相殺することである。第２の目的は、自己整合した“短い”チャネルを製造工程内で形成し、Ｐ−ピーク濃度によって決定される閾値電圧の調整を可能とすることである。この“短い”チャネルは、Ｎ＋ソース領域５の不純物濃度の相殺と、ソース拡散領域に注入された砒素によるホウ素拡散阻止効果との組合せによって形成される。
【００２０】
図５は、Ｎ＋ソース領域層５と、Ｐボディ領域の薄い部分３ａとを通過し、かつＮ−領域１まで延出する幅１．０〜３．０μｍ、深さ１．０〜６．０μｍのＵ型（四角形の）溝６を示している。溝６は、使用後に除去されるマスク４を用いて、従来通りの等方性エッチング過程によって主面を通して形成される。マスク４を除去した後に、溝６は厚さ５００〜１０００Åのゲート酸化層６ａを従来通り内張りされる。
【００２１】
次に図６には、２０〜２５Ω／cm2の面抵抗を有するようにドープされたポリシリコン６ｂを充填された溝６が示されている。ホウ素をドープされた高濃度のＰ＋ボディ領域７が、ドーズ量１×１０15〜１×１０16／cm2、イオン加速電圧２０〜４０ｋｅＶで、Ｐ領域のマスクを用いてＰボディ領域３の主面を通して注入及び拡散され、最終的な接続深さ０．５〜１．０μｍ及び最終的な表面の不純物濃度１×１０19〜１×１０20／cm3で形成される。Ｐ＋領域７は、溝６からは１．０μｍ、Ｎ＋領域５からは０．５μｍ隔てられて各々Ｐボディ領域３内に配置されている。
【００２２】
図７は、主面を通過するＮ＋ソース領域５のソース拡張領域８の、Ｐボディ領域３の上の溝から遠ざかる方向及び高濃度Ｐ＋ボディ領域７内での横方向への、ソース拡張領域マスクを用いた浅い砒素の注入及び拡散過程を示している。領域８は、ドーズ量５×１０15〜８×１０15／cm2、イオン加速電圧６０〜８０ｋｅＶで注入及び拡散され、深さ０．３〜０．５μｍ及び幅１．０〜２．０μｍで形成される。他の実施例では、ソース拡張領域８は溝のエッチング過程の前に形成される。
【００２３】
最後に、図８は、溝を備えたＤＭＯＳトランジスタを完成させるために、主面の上に酸化膜絶縁層１０と金属接続層９とを形成する様子を表している。
【００２４】
この実施例では、ホウ素拡散阻止効果は、“短い”チャネルを形成するために、領域５に比べて領域８に注入された砒素のドーズ量をより高濃度に（１０倍の濃度に）することでより強くなる。この効果を用いることによって、改良された抵抗特性を備えた非常に好ましい“短い”チャネルが製造される。更に、チャネルに接近して形成されたＰボディ領域３によって、Ｐボディ領域３の寄生抵抗が減少され、デバイスの耐用年数が長くなる。
【００２５】
平面図での溝の形は、四角形、直線状、円形または六角形のような任意の形状でよい。
【００２６】
第２の実施例のための一連の製造過程が図９〜図１２に示されている。図９では、その上にＮ−エピタキシャル層２２が成長させられたＮ＋基層２０が、酸化膜マスク層２４によってマスクされ、イオン加速電圧４０〜６０ｋｅＶ、ドーズ量１×１０13〜１×１０14／cm2で、ボロンが注入かつ拡散され、深さ１〜３μｍ、最終的な表面のドーピングレベルが３×１０15〜１×１０18／cm3のＰタブ２６が形成される。
【００２７】
次に図１０では、Ｐタブ２６が拡散した後に、溝酸化膜マスク層３０が従来通り形成され、砒素またはリンのＮソース領域３２が、イオン加速電圧６０〜８０ｋｅＶ、ドーズ量３×１０13〜２×１０14／cm2で注入及び拡散され、深さ０．５〜１．５μｍ及び最終的な表面のドーピングレベル１×１０18〜５×１０18／cm3となる。
【００２８】
次に図１１では、溝３４がマスク層３０を通して等方性エッチングされる。次に溝マスク層３０が除去され、従来通りのゲート酸化膜３６が溝３４の側壁に成長させられる。次に、溝３４には、ゲート電極として働くドープされたポリシリコン３８が充填される。
【００２９】
次に図１２では、Ｐボディ領域４２が、イオン加速電圧２０〜６０ｋｅＶ、ドーズ量３×１０13〜２×１０14／cm2で注入かつ拡散され、深さ０．８〜１．５μｍ及び最終的な表面のドーピングレベル５×１０17〜２×１０18／cm3となる。次に、Ｎ＋ソース拡張領域４４が、イオン加速電圧６０〜８０ｋｅＶ及びドーズ量８×１０15〜１×１０16／cm2の砒素を用いて、深さ０．３〜０．５μｍ及び最終的な表面のドーピングレベル４×１０19〜６×１０19／cm3となるように注入され、その後に拡散される場合と拡散されない場合とがある。このようにして図１２の実施例では、“短い”チャネルが、ソース拡張領域の中程度のドーズ量のドーパント（Ｎ）を用いた注入による不純物濃度の相殺と、ホウ素（Ｐ）の拡散阻止効果との組み合わせによって形成される。この実施例では、ホウ素の拡散は、砒素が存在するために低速度となる。
【００３０】
図１２とは異なり、図１３の他の実施例では、Ｎ＋ソース拡張領域５０は、砒素を注入される代わりに、リンがイオン加速電圧６０〜８０ｋｅＶ、ドーズ量１×１０13〜１×１０14／cm2で注入されかつ拡散され、深さ１．０〜１．５μｍ及び最終的な表面のドーピングレベル１×１０17〜１×１０18／cm3となる。従って図１３は、溝の領域内に（砒素の代わりに）リン（Ｎ）ソース拡張領域を注入した、溝を備えたＤＭＯＳトランジスタの第３の実施例を示しており、この実施例ではリンの拡散速度が砒素の拡散速度よりも大きいために、“より短い”チャネルが形成されている。
【００３１】
従って、図９〜図１２及び図１３の過程では、１つの実施例に対して、Ｐタブマスク、溝マスク、Ｐ＋拡散マスク、Ｎ＋拡散マスク、接触開口部マスク、メタルマスク、及びボンディングパット開口部マスク（後者の３個のマスクは従来通りであり、図示されていない）という７個のマスクが用いられている。
【００３２】
図１２及び図１３のトランジスタは、酸化膜絶縁層５４及び金属化層５６を形成することによって完成する。図８、図１２及び図１３の構造のＰボディ領域のピークドーパント濃度は、等しい閾値電圧を保つために等しい値となっている。
【００３３】
本発明が、１つの例としての特定の実施例に関して説明されたが、添付の請求項によって定義される本発明の技術的視点を逸脱することなしに、種々の変形及び変更が実施可能なことは当業者には明かである。
【００３４】
【発明の効果】
本発明に基づけば、トランジスタのボディ領域が“短い”チャネルを保持しながらより高濃度に形成されるように、溝を備えたゲートを有するＤＭＯＳトランジスタが基層に形成される。ボディ領域のドーパント濃度を増加させることによってボディ領域の抵抗が減少させられ、即ちデバイスの耐用年数が延長され、一方短いチャネルによってトランジスタの導通抵抗が減少させられトランジスタの性能が向上する。
【図面の簡単な説明】
【図１】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図２】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図３】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図４】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図５】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図６】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図７】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図８】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図９】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１０】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１１】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１２】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１３】ＤＭＯＳトランジスタのソース領域に注入されたリンを備えた第３の実施例をを示す図。
【図１４】従来技術による、溝を備えたＤＭＯＳトランジスタを示す図。
【符号の説明】
１ エピタキシャル層
２ 基層
３ Ｐボディ領域
３ａ Ｐボディ領域
４ マスク層
５ Ｎ＋ソース領域
６ 溝
６ａ ゲート酸化層
６ｂ ポリシリコン
７ Ｐ＋高濃度のボディ領域
８ ソース領域の延出部
９ 金属接続層
１０ 酸化膜絶縁層
２０ Ｎ＋基層
２２ Ｎ−エピタキシャル層
２４ 酸化膜マスク層
２６ Ｐタブ
３０ 溝酸化膜マスク層
３２ Ｎソース領域
３６ ゲート酸化膜
３８ ポリシリコン
４２ Ｐボディ領域
４４ Ｎ＋ソース拡張領域
５０ Ｎ＋ソース拡張領域
５４ 酸化膜絶縁層
５６ 金属化層
６１ エピタキシャル層
６２ 基層
６３ ボディ領域
６３ａ Ｐボディ領域
６５ ソース領域
６６ ゲート酸化膜絶縁層
６６ａ 溝
６７ ソース接触部
６９ ゲート電極
９８ ドレイン接触部
【産業上の利用分野】
本発明は、耐用年数の長い改良された抵抗特性を有する溝を備えたＤＭＯＳトランジスタに関する。特に、本発明は、性能を改良するためのボディ領域の抵抗と、トランジスタの導通抵抗とを減少させるための、高いドーピングレベル及び“短い”チャネルの形成に関する。
【０００２】
【従来の技術】
ＤＭＯＳ（二重拡散型金属酸化膜半導体）は、Ｎ＋ソース領域のドーパント（典型的には砒素またはリン）に比べ、Ｐボディ領域のドーパントのより高い拡散速度によってチャネル長が決定される電界効果トランジスタ（ＦＥＴ）として当業者に良く知られている。ボディ領域によって画定されるチャネルは、低濃度にドープされたドリフト領域の上に配置されている。ＤＭＯＳトランジスタは、非常に“短い”チャネルを有し、そのチャネル長は概ねリソグラフマスク（lithographic mask）とは無関係に決定される。そのようなＤＭＯＳトランジスタは、高濃度にドープされたＰボディシールド゛によって、良好なパンチスルー制御（punch-through control）を有する。低濃度にドープされたドリフト領域は、速度を飽和させるための均一な電界を保持することによって、チャネル領域での電圧降下を最小にする。ドレイン領域近傍の電界はドリフト領域の電界と等しいので、アバランシェ降伏、多重化及び酸化は従来のＭＯＳＦＥＴと比べ軽減される。ある形式のＤＭＯＳトランジスタでは、“溝”がゲート構造を形成するために用いられている。これらのトランジスタは概ね、基層から５４．７度傾斜した側壁を備えた溝を形成するべく、異方性エッチングを用いて、＜１００＞のシリコン基層（ウエハー）上に形成されている。ドーパントの濃度の分布は、上述されたＤＭＯＳトランジスタと等しい。２つのチャネルがエッチングされた溝の両側に各々配置されている。デバイスは、基層底部に配置された共通ドレイン接触部を有する。多数のデバイスを並列に接続することができるために、これらのトランジスタは電力用スイッチングに適した大電流及び大電力を取り扱うことができる。等方性エッチングによって形成された垂直な側壁を有する溝を備えたＤＭＯＳデバイスは当業者には良く知られており、その溝の断面は長方形または“Ｕ”型である。
【０００３】
溝全体には、不純物を添加して導電性にして、ゲート電極として動作させるためのポリシリコンが充填されている。これは更に、所望のプレーナ構造、即ち略平坦な主面を提供するものである。
【０００４】
図１４に示された従来技術の溝を備えたＤＭＯＳトランジスタは、Ｎ＋にドープされた基層６２と、基層６２の上に形成されたＮ−にドープされたエピタキシャル層６１と、Ｐにドープされたボディ領域６３と、Ｎ＋にドープされたソース領域６５とを有する。ゲート電極６９は、ゲート酸化膜絶縁層６６が内張りされた溝６６ａ内に形成された導電性ポリシリコンから成る。図１４に示すように、溝６６ａの断面はＵ型またはＶ型である。ソース接触部６７は、ボディ領域６３をソース領域６５に短絡させ、ドレイン接触部９８は基層６２の裏側主面に形成されている。チャネル長は、Ｐボディ領域６３ａのゲート電極６９に隣接した部分の長さである。図１４に示された構造は単なる例であり、公知の他の構造では、溝６６ａにはゲート電極６９が充填され平坦な主面が形成されているものもある。
【０００５】
溝を備えたＤＭＯＳトランジスタは、平坦な主面を有するＦＥＴと比べて、長所を有するが、またいくつかの欠点をも有する。これらの欠点は、Ｐボディ領域の導通抵抗及びチャネル領域の導通抵抗に関するものである。
【０００６】
プレーナー型（溝を備えていない）ＤＭＯＳＦＥＴと等しい閾値電圧を保持するために、各々の領域６５、６３ａ、６１によって形成されるＮ＋／Ｐ−／Ｎ−ＪＦＥＴ（寄生トランジスタ）の面抵抗によって決定されるデバイスの耐用年数は短くなっている。更に、犠牲的な酸化過程（sacrificial oxidation step）が溝を形成するための非常に高い温度で実施され、次にＰ−ボディ領域を所望の深さよりも深く延在させる溝エッチング過程が実施されるために、Ｕ型の溝の近傍に短いチャネルを形成することは困難である。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、溝の近傍に短いチャネルを形成しかつボディ領域を高濃度とすることによって、Ｐボディ領域の導通抵抗及びチャネル領域の導通抵抗を減少させることである。
【０００８】
【課題を解決するための手段】
上述された目的は、第１の導電型の基層から電界効果トランジスタを形成する方法であって、前記基層の主面から延出する第２の導電型のボディ領域を形成する過程と、マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも浅く延出するより高いドーピング濃度を備えた第１の導電型のソース領域を形成する過程と、前記マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも深く延出する少なくとも１つの溝を前記基層内に形成する過程と、前記主面から前記ボディ領域よりも浅く延出し、かつ前記溝の片側の前記基層の前記主面に沿って横方向に前記ソース領域を延在させることによって、前記ソース領域を再び形成する過程とを有することを特徴とする電界効果トランジスタの形成方法を提供することによって達成される。
【０００９】
【作用】
本発明に基づけば、トランジスタのボディ領域が“短い”チャネルを保持しながらより高濃度にまたはより深く形成されるように、溝を備えたゲートを有するＤＭＯＳトランジスタが基層に形成される。ボディ領域のドーパント濃度を増加させることまたはボディ領域を深く形成することによってボディ領域の抵抗が減少させられたデバイスの耐用年数が延長され、一方短いチャネルによってトランジスタの導通抵抗が減少させられトランジスタの性能が向上する。
【００１０】
そのようなデバイスの性能を向上させるためには、チャネルを狭くまたは“短く”することが重要であると考えられている。そのようなデバイスのチャネル領域はＰボディ拡散領域内にあるので、電子の速度を増加させるためには、このＰボディ拡散領域をできるだけ“短く”する必要がある。Ｐボディ拡散領域の長さを減少させることは、トランジスタの動作時のブレイクダウン電圧に影響を及ぼすことはない。溝は、隣接するＰボディ領域よりも少なくとも僅かに深く延在することが重要である。従って本発明に基づけば、イオン注入及びイオン拡散過程が溝を形成する前にＰボディ領域内にＮ＋ソース領域の一部を形成するために用いられる。このＮ＋ソース領域は、後に溝のエッチングに用いられるマスクを用いて注入される。ある実施例では、“高濃度にドープされた”Ｐ＋ボディ領域もまた、溝の壁と間隔を置いて配置されかつＰボディ領域内に形成される。次に溝には酸化膜層が内張りされ、ドープされたポリシリコンがゲート電極として充填される。次に、Ｐボディ領域の一部に比較的浅いＮ＋ソース領域の拡張部分が形成される。最後に、従来通り酸化膜絶縁層と金属接続層が基層の主面の上に形成される。
【００１１】
比較的浅いソース領域の拡張部分を形成することは２つの目的を有する。第１の目的は、このＮ＋の注入が、チャネル近傍のＰボディ領域のドーパント濃度を相殺することである。第２は、自己整合した短いチャネルが製造過程内で形成され、かつＰ−ピーク濃度によって決定される閾値電圧を調節することができる。Ｎ＋ドーパントによる不純物濃度の相殺（dopant compemsation）とホウ素（Ｐ型）拡散阻止効果（boron diffusion retardation effect）の組合せによって、この短いチャネルが達成される。
【００１２】
チャネルを形成するための浅いＮ＋ソース領域の注入のドーズ量がより大きくなる程、拡散阻止効果は強くなる。この効果を用いて、改善された抵抗特性を備えた非常に短いチャネルが製造される。
【００１３】
第２の実施例では、Ｐタブ領域が基層内に形成され、かつＮソース領域がタブ領域内に形成される。次に溝がＮソース領域を通してエッチングされ、ゲート電極が溝内に形成され、かつＰボディ領域が溝の片側に形成される。次に砒素を添加されたＮ＋ソース拡張領域が形成される。
【００１４】
第３の実施例では（第２の実施例とは異なり）、Ｎ＋拡張ソース領域にはリンが注入されている。
【００１５】
他の実施例では、さまざまな半導体領域の導電型は、これまで述べられた導電型と相異なるものであって良い。
【００１６】
【実施例】
図１を参照すると、Ｎ＋シリコン基層（ドレイン領域）の上に従来通り５〜２５μｍ（１μｍ＝１０4Å）の深さに成長させられた第１実施例のＮ−エピタキシャル層が示されている。エピタキシャル層１は、０．２〜５．０Ωcmの範囲の抵抗率を有する。
【００１７】
図２は、基層の主面を通過して実施されるホウ素によるＰボディ領域３の（マスクを用いない）注入及び拡散が描かれている。領域３は、３０〜６０ｋｅＶのイオン加速電圧と５×１０13〜２×１０14／cm2のドーズ量で注入され、５×１０17〜２×１０18／cm3の不純物濃度及び１．０〜２．０μｍの深さの表面を有する比較的高濃度にドープされたＰボディ領域である。
【００１８】
図３は、Ｎ＋ソース領域の注入と溝のエッチングとに使用される基層の主面上に形成された従来通りのフォトリソグラフマスク層４を示している。マスク層４は、概ね４０００〜６０００Åの厚さを有する酸化膜である。
【００１９】
図４では、ドーズ量３×１０13〜１×１０15／cm2とイオン加速電圧６０〜８０ｋｅＶで、マスク層４によって画定されるように基層の主面を通して深さ０．５〜１．０μｍ、最終的な表面の不純物濃度が１×１０18〜５×１０19／cm3となるように注入され拡散された砒素をドープされたＮ＋ソース領域５の第１部分が示されている。Ｐボディ領域３内に形成されたＮ＋拡散領域５は、Ｎ＋ソース領域５とＮ−エピタキシャル層１との間のＰボディ領域３ａの一部の厚みを約０．５〜１．５μｍに減少させる。これはホウ素拡散阻止効果として知られている（ホウ素の拡散は、砒素が存在する場合にはより遅くなる）。注入されたＮ＋ソース領域には２つの目的がある。第１の目的は、Ｎ＋注入によって、チャネル領域近傍のＰボディ領域３ａの不純物濃度を相殺することである。第２の目的は、自己整合した“短い”チャネルを製造工程内で形成し、Ｐ−ピーク濃度によって決定される閾値電圧の調整を可能とすることである。この“短い”チャネルは、Ｎ＋ソース領域５の不純物濃度の相殺と、ソース拡散領域に注入された砒素によるホウ素拡散阻止効果との組合せによって形成される。
【００２０】
図５は、Ｎ＋ソース領域層５と、Ｐボディ領域の薄い部分３ａとを通過し、かつＮ−領域１まで延出する幅１．０〜３．０μｍ、深さ１．０〜６．０μｍのＵ型（四角形の）溝６を示している。溝６は、使用後に除去されるマスク４を用いて、従来通りの等方性エッチング過程によって主面を通して形成される。マスク４を除去した後に、溝６は厚さ５００〜１０００Åのゲート酸化層６ａを従来通り内張りされる。
【００２１】
次に図６には、２０〜２５Ω／cm2の面抵抗を有するようにドープされたポリシリコン６ｂを充填された溝６が示されている。ホウ素をドープされた高濃度のＰ＋ボディ領域７が、ドーズ量１×１０15〜１×１０16／cm2、イオン加速電圧２０〜４０ｋｅＶで、Ｐ領域のマスクを用いてＰボディ領域３の主面を通して注入及び拡散され、最終的な接続深さ０．５〜１．０μｍ及び最終的な表面の不純物濃度１×１０19〜１×１０20／cm3で形成される。Ｐ＋領域７は、溝６からは１．０μｍ、Ｎ＋領域５からは０．５μｍ隔てられて各々Ｐボディ領域３内に配置されている。
【００２２】
図７は、主面を通過するＮ＋ソース領域５のソース拡張領域８の、Ｐボディ領域３の上の溝から遠ざかる方向及び高濃度Ｐ＋ボディ領域７内での横方向への、ソース拡張領域マスクを用いた浅い砒素の注入及び拡散過程を示している。領域８は、ドーズ量５×１０15〜８×１０15／cm2、イオン加速電圧６０〜８０ｋｅＶで注入及び拡散され、深さ０．３〜０．５μｍ及び幅１．０〜２．０μｍで形成される。他の実施例では、ソース拡張領域８は溝のエッチング過程の前に形成される。
【００２３】
最後に、図８は、溝を備えたＤＭＯＳトランジスタを完成させるために、主面の上に酸化膜絶縁層１０と金属接続層９とを形成する様子を表している。
【００２４】
この実施例では、ホウ素拡散阻止効果は、“短い”チャネルを形成するために、領域５に比べて領域８に注入された砒素のドーズ量をより高濃度に（１０倍の濃度に）することでより強くなる。この効果を用いることによって、改良された抵抗特性を備えた非常に好ましい“短い”チャネルが製造される。更に、チャネルに接近して形成されたＰボディ領域３によって、Ｐボディ領域３の寄生抵抗が減少され、デバイスの耐用年数が長くなる。
【００２５】
平面図での溝の形は、四角形、直線状、円形または六角形のような任意の形状でよい。
【００２６】
第２の実施例のための一連の製造過程が図９〜図１２に示されている。図９では、その上にＮ−エピタキシャル層２２が成長させられたＮ＋基層２０が、酸化膜マスク層２４によってマスクされ、イオン加速電圧４０〜６０ｋｅＶ、ドーズ量１×１０13〜１×１０14／cm2で、ボロンが注入かつ拡散され、深さ１〜３μｍ、最終的な表面のドーピングレベルが３×１０15〜１×１０18／cm3のＰタブ２６が形成される。
【００２７】
次に図１０では、Ｐタブ２６が拡散した後に、溝酸化膜マスク層３０が従来通り形成され、砒素またはリンのＮソース領域３２が、イオン加速電圧６０〜８０ｋｅＶ、ドーズ量３×１０13〜２×１０14／cm2で注入及び拡散され、深さ０．５〜１．５μｍ及び最終的な表面のドーピングレベル１×１０18〜５×１０18／cm3となる。
【００２８】
次に図１１では、溝３４がマスク層３０を通して等方性エッチングされる。次に溝マスク層３０が除去され、従来通りのゲート酸化膜３６が溝３４の側壁に成長させられる。次に、溝３４には、ゲート電極として働くドープされたポリシリコン３８が充填される。
【００２９】
次に図１２では、Ｐボディ領域４２が、イオン加速電圧２０〜６０ｋｅＶ、ドーズ量３×１０13〜２×１０14／cm2で注入かつ拡散され、深さ０．８〜１．５μｍ及び最終的な表面のドーピングレベル５×１０17〜２×１０18／cm3となる。次に、Ｎ＋ソース拡張領域４４が、イオン加速電圧６０〜８０ｋｅＶ及びドーズ量８×１０15〜１×１０16／cm2の砒素を用いて、深さ０．３〜０．５μｍ及び最終的な表面のドーピングレベル４×１０19〜６×１０19／cm3となるように注入され、その後に拡散される場合と拡散されない場合とがある。このようにして図１２の実施例では、“短い”チャネルが、ソース拡張領域の中程度のドーズ量のドーパント（Ｎ）を用いた注入による不純物濃度の相殺と、ホウ素（Ｐ）の拡散阻止効果との組み合わせによって形成される。この実施例では、ホウ素の拡散は、砒素が存在するために低速度となる。
【００３０】
図１２とは異なり、図１３の他の実施例では、Ｎ＋ソース拡張領域５０は、砒素を注入される代わりに、リンがイオン加速電圧６０〜８０ｋｅＶ、ドーズ量１×１０13〜１×１０14／cm2で注入されかつ拡散され、深さ１．０〜１．５μｍ及び最終的な表面のドーピングレベル１×１０17〜１×１０18／cm3となる。従って図１３は、溝の領域内に（砒素の代わりに）リン（Ｎ）ソース拡張領域を注入した、溝を備えたＤＭＯＳトランジスタの第３の実施例を示しており、この実施例ではリンの拡散速度が砒素の拡散速度よりも大きいために、“より短い”チャネルが形成されている。
【００３１】
従って、図９〜図１２及び図１３の過程では、１つの実施例に対して、Ｐタブマスク、溝マスク、Ｐ＋拡散マスク、Ｎ＋拡散マスク、接触開口部マスク、メタルマスク、及びボンディングパット開口部マスク（後者の３個のマスクは従来通りであり、図示されていない）という７個のマスクが用いられている。
【００３２】
図１２及び図１３のトランジスタは、酸化膜絶縁層５４及び金属化層５６を形成することによって完成する。図８、図１２及び図１３の構造のＰボディ領域のピークドーパント濃度は、等しい閾値電圧を保つために等しい値となっている。
【００３３】
本発明が、１つの例としての特定の実施例に関して説明されたが、添付の請求項によって定義される本発明の技術的視点を逸脱することなしに、種々の変形及び変更が実施可能なことは当業者には明かである。
【００３４】
【発明の効果】
本発明に基づけば、トランジスタのボディ領域が“短い”チャネルを保持しながらより高濃度に形成されるように、溝を備えたゲートを有するＤＭＯＳトランジスタが基層に形成される。ボディ領域のドーパント濃度を増加させることによってボディ領域の抵抗が減少させられ、即ちデバイスの耐用年数が延長され、一方短いチャネルによってトランジスタの導通抵抗が減少させられトランジスタの性能が向上する。
【図面の簡単な説明】
【図１】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図２】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図３】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図４】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図５】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図６】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図７】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図８】ＤＭＯＳトランジスタのソース領域に注入されたＮ＋砒素ソース領域拡張部を備えた第１の実施例を製造する過程を表す図。
【図９】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１０】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１１】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１２】ＤＭＯＳトランジスタのソース領域に注入されたＮ砒素ソース領域拡張部を備えた第２の実施例の製造過程を表す図。
【図１３】ＤＭＯＳトランジスタのソース領域に注入されたリンを備えた第３の実施例をを示す図。
【図１４】従来技術による、溝を備えたＤＭＯＳトランジスタを示す図。
【符号の説明】
１ エピタキシャル層
２ 基層
３ Ｐボディ領域
３ａ Ｐボディ領域
４ マスク層
５ Ｎ＋ソース領域
６ 溝
６ａ ゲート酸化層
６ｂ ポリシリコン
７ Ｐ＋高濃度のボディ領域
８ ソース領域の延出部
９ 金属接続層
１０ 酸化膜絶縁層
２０ Ｎ＋基層
２２ Ｎ−エピタキシャル層
２４ 酸化膜マスク層
２６ Ｐタブ
３０ 溝酸化膜マスク層
３２ Ｎソース領域
３６ ゲート酸化膜
３８ ポリシリコン
４２ Ｐボディ領域
４４ Ｎ＋ソース拡張領域
５０ Ｎ＋ソース拡張領域
５４ 酸化膜絶縁層
５６ 金属化層
６１ エピタキシャル層
６２ 基層
６３ ボディ領域
６３ａ Ｐボディ領域
６５ ソース領域
６６ ゲート酸化膜絶縁層
６６ａ 溝
６７ ソース接触部
６９ ゲート電極
９８ ドレイン接触部
Claims (5)
- 第１の導電型の基層からＤＭＯＳトランジスタを製造する方法であって、
前記基層の主面から延出する第２の導電型のボディ領域を形成する過程と、
マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも浅く延出するより高いドーピング濃度を備えた前記第１の導電型のソース領域を形成する過程と、
前記マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも深く延出する少なくとも１つの溝を前記ソース領域及び前記ボディ領域内に延出して形成する過程と、
前記溝にゲート電極となるドープされたポリシリコンを充填する過程と、
前記ソース領域を前記溝の片側の前記基層の前記主面に沿って横方向に延出させることによって、前記主面から前記ボディ領域よりも浅く延出するように、前記ソース領域を再び形成する過程とを有することを特徴とするＤＭＯＳトランジスタの形成方法。 - 前記ソース領域の延出部が、前記溝に隣接する前記ソース領域の一部よりも前記主面から浅く延出していることを特徴とする請求項１に記載の方法。
- 前記溝に隣接した前記ボディ領域の一部が、前記ボディ領域の前記溝から離れた前記ボディ領域の他の一部よりも前記主面から浅く延出していることを特徴とする請求項１に記載の方法。
- 前記溝から間隔を置いて配置されかつ前記ボディ領域内に概ね配置された、前記ボディ領域よりも高いドーピング濃度を備えた、前記基層の主面から延出する第２の導電型の高濃度のボディ領域を形成する過程を更に有することを特徴とする請求項１に記載の方法。
- 第１の導電型の基層からＤＭＯＳトランジスタを製造する方法であって、
前記基層の主面から延出する第２の導電型のボディ領域を形成する過程と、
マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも浅く延出するより高いドーピング濃度を備えた前記第１の導電型のソース領域を形成する過程と、
前記ソース領域を前記基層の前記主面に沿って横方向に延出させることによって、前記主面から前記ボディ領域よりも浅く延出するように、前記ソース領域を再び形成する過程と、
前記マスクによって横方向に画定され、かつ前記主面から前記ボディ領域よりも深く延出する少なくとも１つの溝を、該溝が形成される位置の片側に前記ソース領域が延在するように、前記ソース領域及び前記ボディ領域内に延出して形成する過程と、
前記溝にゲート電極となるドープされたポリシリコンを充填する過程とを有することを特徴とするＤＭＯＳトランジスタの形成方法。
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