JP2010087374A - 半導体装置 - Google Patents
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Abstract
【解決手段】 n−型のGaN層6にp型のGaN層10が積層されており、p型のGaN層10にp型のGaN層10を貫通するアパーチャー28が形成されており、そのアパーチャー28にn型のGaN層26が充填されている。n型のGaN層6の一部に浮遊電流ブロック領域8が形成されている。半導体装置のオフ時に、浮遊電流ブロック領域8からn型のGaN層6に向かって空乏層が広がり、アパーチャー28を充填しているn型のGaN層26の電位が低下し、ゲート絶縁膜20の表面と裏面の間にかかる電位差が減少する。半導体装置の耐圧性能が改善される。浮遊電流ブロック領域8は、p型領域であってもよく、深い準位をもった領域であってもよい。
【選択図】図1
Description
特許文献1に記載の半導体装置は、n型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層された構造を備えている。p型の上層には、その上層を貫通するアパーチャーが形成されており、そのアパーチャーには、n型またはi型のIII族窒化物系化合物半導体が充填されている。
半導体装置がオンすると、アパーチャーを充填しているIII族窒化物系化合物半導体と、その下部に位置しているn型のIII族窒化物系化合物半導体を電流が流れる。電流は、アパーチャーを介して半導体層を縦方向に流れる。
(1)上記構造を製造する場合、n型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層された積層構造を製造する。ついで、上層の表面の一部からエッチングして上層を貫通するアパーチャーを製造する。上層を貫通するアパーチャーを製造するために、上層の表面から上層の裏面に達するまでエッチングを続ける。すなわち、アパーチャーの底面にn型の下層が露出するまでエッチングを続ける。アパーチャーの底面に露出したn型の下層の表面もまたエッチングされる。
(2) アパーチャーの底面に露出したn型の下層の表面からn型またはi型のIII族窒化物系化合物半導体を結晶成長し、アパーチャーにn型またはi型のIII族窒化物系化合物半導体を充填する。
(3) アパーチャーの底面に露出したn型の下層の表面はエッチングされており、各種の損傷が生じており、強くn型化している。
本発明は、アパーチャーが形成されているIII族窒化物系化合物半導体層を有する半導体装置の耐圧を向上することを目的に開発されたものである。
本発明の半導体装置は、n型の下層の一部に、浮遊電流ブロック領域が形成されていることを特徴とする。
n型の下層の一部に浮遊電流ブロック領域が形成されていると、半導体装置の耐圧能力が向上する。
この場合、アパーチャーを充填しているn型のIII族窒化物系化合物半導体にかかる電圧が顕著に低下し、半導体装置の耐圧能力が効果的に向上する。
あるいは、n型の下層の一部に存在している半導体がp型であれば、そのp型の半導体が、電流が流れることを阻止する。
浮遊電流ブロック領域は、いずれであってもよい。
浮遊電流ブロック領域を製造するためには、n型のGaN下層の形成処理を途中で停止し、Al,Mg,C,Ze,Feなどの不純物を取り込みながらGaNをエピタキシャル成長する方法を実施してGaNによって形成されている電流ブロック層を形成する。次にGaNで形成されている電流ブロック層の一部を残してエッチングして除去する。その後にn型のGaN下層の形成処理を再開する。それによってn型のGaN下層のなかに、周囲から隔離(絶縁)されており、電圧が周囲の電圧によって変動する電流ブロック領域が形成される。すなわち、浮遊電流ブロック領域が形成される。
あるいは、n型のGaN下層の形成処理を途中で停止し、その一部の領域にAl,Mg,C,Ze,Feなどの不純物をイオン注入し、その後にn型のGaN下層の形成処理を再開する。それによってn型のGaN下層のなかに、電圧が周囲の電圧によって変動する浮遊電流ブロック領域を形成する。
図1は、第1実施例の半導体装置30の断面図を示している。第1実施例の半導体装置は、GaNとAlGaNのヘテロ接合を利用するHEMTであり、ソース電極14とドレイン電極2が表裏両面に別れて形成されている。縦型の半導体装置である。
アパーチャー28を挟む両サイドに、n+型のGaN領域16が形成されている。n+型のGaN領域16は、i型のGaN層24とAlGaN層22に接している。n+型のGaN領域16は、ソースコンタクト領域16として機能する。
アパーチャー28を挟む両サイドに、ソース電極14が形成されている。ソース電極14は、ソースコンタクト領域16とpコンタクト領域12に接している。
ゲート電極18に正電圧を印加しない状態では、p型のGaN層10とi型のGaN層24の界面からi型のGaN層24に向けて空乏層が広がる。その空乏層は、i型のGaN層24とAlGaN層22のヘテロ接合界面にも広がる。ゲート電極18に正電圧を印加しないと、i型のGaN層24とAlGaN層22のヘテロ接合界面にキャリアが存在せず、ドレイン電極2からソース電極14に電流が流れない。半導体装置30は、ノーマリオフの特性を備えている。
浮遊電流ブロック層8aは、Al,C,Feなどの不純物を取り込みながら、GaN層を結晶成長することで形成する。Al,C,Feなどの不純物を取り込みながらGaN層を結晶成長すると、伝導体と価電子帯の中間値よりも価電子帯側に準位を持つ深い準位が形成され、その深い準位が電子をトラップして電流が流れるのをブロックする。実際には、価電子帯から0.2〜1.7evだけ禁制帯域に入り込んだ準位が形成される。深い準位の密度が1018〜20cm−3となる程度の量の不純物を添加する。浮遊電流ブロック層8aは、約500nmの厚みに形成する。
MgまたはZnなどの不純物を取り込みながら、GaN層を結晶成長することで浮遊電流ブロック層8a形成してもよい。この場合は、p型のGaN層が結晶成長する。p型のGaN層も浮遊電流ブロック層8aとして機能する。
図6は、局所的に残存したマスク層32をマスクにして塩素系プラズマエッチングを実施し、マスク層32から露出している範囲の浮遊電流ブロック層8aを除去した状態を示す。この段階で、浮遊電流ブロック領域8が形成される。
図7は、マスク層32を除去した状態を示す。
図8は、n−型のGaN層6とGaN結晶で形成されている浮遊電流ブロック領域8の上面に、n−型のGaN層6を再び結晶成長し、ついでp型のGaN層10を結晶成長した段階を示す。浮遊電流ブロック領域8の上面に、厚さ2μmのn−型のGaN層6を結晶成長する。n−型のGaN層6の不純物濃度は、2×1016cm−3程度とする。p型のGaN層10の厚みは0.5μmとし、不純物濃度は、1019cm−3程度とする。この段階のp型のGaN層10にはアパーチャー28が形成されておらず、一様に広がっている。
図9は、p型のGaN層10の上面の全域にSiO2のマスク層34を形成し、フォトリソグラフィーとエッチングによって、後でアパーチャー28を形成する範囲のマスク層34を除去した状態を示す。
図10は、局所的に残存したマスク層34をマスクにしてドライエッチング(塩素系プラズマエッチング)を実施し、マスク層34から露出している範囲のp型のGaN層10を除去した状態を示す。この段階で、p型のGaN層10にアパーチャー28が形成される。この段階では、アパーチャー28の底面に露出するn−型のGaN層6の表面もエッチングされ、各種の損傷が生じる。また強くn型化する。図10の状態が得られた後に、マスク層34を除去する。
結晶成長の条件によっては、アパーチャー28内に形成されるGaN層26をi型とすることができる。その場合でも、n−型のGaN層6とi型のGaN層26の界面に強くn型化した領域が発生し、その領域が半導体装置の耐圧を低下させる。本実施例では、浮遊電流ブロック領域8を利用するので、強くn型化した領域が形成されても、耐圧が低下することがない。
図12は、AlGaN層22とi型のGaN層24を選択的にエッチングしてp型のGaN層10とi型のGaN層24の表面の一部を露出し、pコンタクト領域12とソースコンタクト領域16を形成し、ゲート絶縁層20、ゲート電極18、ソース電極14、ドレイン電極2を形成した段階を示す。以上によって、半導体装置30が製造される。
図13から図21に製造方法の第2実施例を示す。
図13は、n+型のGaN層4となる基板を用意し、n+型のGaN層4の上面にn−型のGaN層6を結晶成長した段階を示す。
図14は、n−型のGaN層6の上面の全域にSiO2のマスク層36を形成し、後で浮遊電流ブロック領域8を形成する範囲のマスク層36をフォトリソグラフィーとエッチングによって除去した状態を示す。
図15は、局所的に残存したマスク層36をマスクにしてAl,C,Fe,Mg,Znなどの不純物をイオン注入した段階を示す。Al,C,Fe,Mg,Znなどの不純物をイオン注入すると、伝導体と価電子帯の中間値よりも価電子帯側に準位を持つ深い準位が形成され、電子をトラップして電流が流れるのをブロックする。実際には、価電子帯よりも0.2〜1.7evだけ禁制帯域に入り込んだ準位が形成される。深い準位が1018〜20cm−3の密度が得られる程度に不純物を添加する。浮遊電流ブロック領域8は、約500nmの厚みに形成する。
図17は、一部に浮遊電流ブロック領域8が形成されているn−型のGaN層6の上面に、n−型のGaN層6を再び結晶成長し、ついでp型のGaN層10を結晶成長した段階を示す。浮遊電流ブロック領域8の上面に、厚さ2μmのn−型のGaN層6を結晶成長する。n−型のGaN層6の不純物濃度は、2×1016cm−3程度とする。p型のGaN層10の厚みは0.5μmとし、不純物濃度は、1019cm−3程度とする。この段階のp型のGaN層10にはアパーチャー28が形成されておらず、一様に広がっている。
図18〜21は、図9〜12に同じであり、重複記載を省略する。
図22は、第2実施例の半導体装置40を示す。この実施例では、n−型のGaN結晶で形成されているドリフト層6内に、浮遊電流ブロック領域8bが分散して配置されている。この場合、隣接する浮遊電流ブロック8b同士の間隔が、半導体装置40のオフ時に浮遊電流ブロック8aからn型のドリフト層6に向けて伸びる空乏層同士がコンタクトする長さに管理されている。この場合、アパーチャー28の下方に、浮遊電流ブロック領域8bが形成されていない範囲があってもよい。
(第3実施例の半導体装置)
図23は、第3実施例の半導体装置50を示す。この実施例では、浮遊電流ブロック8cが2層に分かれて分散配置されている。浮遊電流ブロック領域が3層以上に分かれて分散配置されていてもよい。
図24は、第4実施例の半導体装置60を示す。この実施例では、AlGaN層22が存在しない。i型のGaN層24の上に直接にゲート絶縁層20が形成されており、その表面にゲート電極18が形成されている。
AlGaN層22が存在しない半導体装置60は、MOSFETとして動作する。この場合も浮遊電流ブロック領域8によって耐圧能力が向上する。
4:ドレインコンタクト層(n+型GaN層)
6:ドリフト層(n−型GaN層)
8:浮遊電流ブロック領域(深い準位を持つGaN領域またはp型のGaN領域)
10:p型GaN層
12:p型コンタクト領域
14:ソース電極
16:ソースコンタクト領域
18:ゲート電極
20:ゲート絶縁層
22:AlGaN層
24:i型のGaN層
26:アパーチャーを充填しているGaN層
28:アパーチャー
30:半導体装置
32,34,36:マスク
40,50,60:半導体装置
Claims (7)
- n型のIII族窒化物系化合物半導体で形成されている下層に、p型のIII族窒化物系化合物半導体で形成されている上層が積層されており、
その上層を貫通するアパーチャーが形成されており、
そのアパーチャーにn型またはi型のIII族窒化物系化合物半導体が充填されており、
前記下層の一部に、浮遊電流ブロック領域が形成されていることを特徴とする半導体装置。 - III族窒化物系化合物半導体で形成されている表面側下層の表面に、その表面側下層よりもバンドギャップが広いIII族窒化物系化合物半導体で形成されている表面側上層が積層されているヘテロ構造が、前記上層の上に形成されていることを特徴とする請求項1の半導体装置。
- III族窒化物系化合物半導体で形成されている表面側層と、その表面側層の表面を覆っているゲート絶縁層と、そのゲート絶縁層の表面に形成されているゲート電極で構成されているFET構造が、前記上層の上に形成されていることを特徴とする請求項1の半導体装置。
- 半導体基板を平面視した状態において、前記浮遊電流ブロック領域の形成範囲と、前記アパーチャーの形成範囲が重複することを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
- 半導体基板を平面視した状態において、前記浮遊電流ブロック領域の形成範囲が、前記アパーチャーの形成範囲よりも広く広がっていることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
- 前記浮遊電流ブロック領域が、半導体の伝導帯と価電子帯の中間値よりも価電子帯側の深い準位を持っていることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
- 前記浮遊電流ブロック領域が、p型の半導体で形成されていることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
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