JP5401817B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

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Description

本発明は、半導体装置の製造方法及び半導体装置に関する。例えば、外部回路との接続や検査のためのパッド電極を有する半導体装置に関する。
近年では、強誘電体の分極反転を利用して情報を強誘電体膜キャパシタに保持される強誘電体メモリ（ＦＲＡＭ：Ｆｅｒｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の素子特性向上に向けて開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発性メモリである。強誘電体メモリには、２つの電極間に強誘電体膜が挟まれて構成された強誘電体膜を有するキャパシタが設けられている。強誘電体膜を備えるキャパシタを構成する強誘電体膜の材料としては、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴという。）膜等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。
強誘電体メモリに対しては複数回の検査が行われ、最終的に良品と判定されたもののみをパッケージする。したがって、このような強誘電体メモリは、最上配線層と同層又はその上方に、検査のための測定端子を当接するための、又は外部回路との接続のためのパッドを有する。測定端子を当接するため、又は外部回路と接続するための接続配線配置のため、パッドの上面は露出している必要がある。
このような検査の際、パッドにテスターの測定端子の先端を接触させるが、例えばメモリ混載ロジックＬＳＩのように検査回数が多い場合には、同一パッド上へ硬い測定端子を何度も当てることになる。
このようなパッド電極に測定端子を当てる際に、測定端子がパッド表面の金属膜とその下のバリアメタルを突き破り、パッド下の配線が露出してしまう場合がある。即ち、金属膜が捲れ上がり、その下の配線が露出する。この状態のパッドに組立工程でワイヤーボンディングを行うと、ボンディングの密着性が劣化する。
このような問題に対応するために、捲り上がったパッド電極表面の金属膜を選択的に除去し、その後ワイヤーボンディング工程を行っている半導体装置及びその製造方法が特許文献１によって提案されている（例えば、特許文献１参照）。
特許文献１の構成において、ボンディングの密着性は向上させることができる。しかしながら、このような半導体装置に形成された強誘電体膜は、パッド表面から水分が浸入すると、水分は層間絶縁膜を通って配線、トランジスタ及び強誘電体膜を有するキャパシタに達する可能性がある。強誘電体膜を有するキャパシタに水分が達すると、特に強誘電体膜の特性が劣化する。強誘電体膜は、浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまうからである。そのため、残留分極量や誘電率が低下するなどの特性劣化が生じる。又、水素が浸入すれば、水分より直接的に強誘電体膜を有するキャパシタの特性劣化が発生する。
特開２００４−２９６６４３号公報
本発明の目的は、強誘電体膜を備えるキャパシタを有する半導体装置において、水素及び水分の浸入を防止することができるパッド電極構造を備えた半導体装置の製造方法及び半導体装置を提供することである。
本発明の課題を解決するため、本発明の第１の側面によれば、半導体基板の上方に電極間に挟まれた強誘電体膜を備えたキャパシタを形成する工程と、前記半導体基板の上方に前記キャパシタの前記電極と電気的に接続されるパッド電極を形成する工程と、前記半導体基板の上方に前記パッド電極を保護する保護膜を形成する工程と、前記保護膜に前記パッド電極の少なくとも一部が露出する開口部を形成する工程と、前記開口部の前記パッド電極の表面に測定端子を当てる工程と、前記測定端子を当てた前記パッド電極の前記表面及び前記開口部の前記保護膜をエッチングして、前記パッド電極に窪みを形成する工程と、前記エッチングにより形成された前記保護膜の側面と前記窪みを覆う水素吸蔵膜を形成する工程と、を含み、前記窪みの表面には角がなく、前記保護膜の前記側面と前記窪みの前記表面は連続的に繋がり、角のない連続面を構成することを特徴とする半導体装置の製造方法が提供される。
本発明の第２の側面によれば、半導体基板の上方に形成され、電極と前記電極に挟まれた強誘電体膜を備えたキャパシタと、前記キャパシタの前記電極と電気的に接続され、前記半導体基板の上方に形成され、表面に窪みを有するパッド電極と、前記パッド電極の内、表面の窪み以外の部分を保護し、前記窪みを露出する開口部を有する保護膜と、前記開口部の前記保護膜の側面と前記窪みを覆う水素吸蔵膜と、を含み、前記窪みの表面には角がなく、前記保護膜の前記側面と前記窪みの前記表面は連続的に繋がり、角のない連続面を構成することを特徴とする半導体装置が提供される。
本発明によれば、強誘電体膜を備えるキャパシタのパッド電極構造において、水分及び水素の浸入を防ぐことができる。そのため、強誘電体膜を有するキャパシタの信頼性を向上させることができる。
以下、本発明の半導体装置の製造方法及び半導体装置の構造に係る実施例が説明される。ただし、本発明は各実施例に限定されるものではない。
本発明の実施例において、図１から図１０までの図は、半導体装置１０００の構造及び半導体装置１０００の製造方法を詳細に説明するものである。
第１実施例の半導体装置１０００の製造方法及び半導体装置１０００によれば、パッド電極８００の表面の傷を除去することによってパッド電極８００の窪みの表面を滑らかに形成できるため、水素吸蔵膜３３０がパッド電極８００上において途切れることなく形成される。そのため、半導体装置１０００の外部からの水分及び水素の浸入を防ぐことができる。そのため、強誘電体膜を有するキャパシタ５１０の信頼性を向上させることができる。
（第１実施例）
図１は、本発明の第１実施例に係る半導体装置１０００の構造を示す。図１Ａは、半導体装置１０００の平面図である。図１Ｂは、図１ＡのＸ−Ｘ´線に沿った断面図である。
図１Ａは、第１実施例に係る半導体装置１０００の形状を示す平面図である。半導体装置１０００は、半導体チップ上に形成された強誘電体メモリ（ＦＲＡＭ）回路部５００、ロジック回路部６００、周辺回路部７００及びパッド電極８００を含む。パッド電極８００は半導体装置１０００の周辺部に配置されている。ここで、周辺部とは、半導体チップの辺の近傍の領域であって、強誘電体メモリ回路部５００、ロジック回路部６００、周辺回路部７００を除いた領域である。
図１Ｂは、第１実施例に係る半導体装置１０００において図１ＡのＸ−Ｘ´線に沿った断面図である。下方に不図示のトランジスタ等の機能素子が形成された下層層間絶縁膜１００上に、下部電極１１０、強誘電体膜１２０及び上部電極１３０を積層した強誘電体膜を有するキャパシタ５１０が形成されている。
第１層間絶縁膜１４０は、強誘電体膜を有するキャパシタ５１０を覆うように下層層間絶縁膜１００上に形成されている。第１コンタクトプラグ１５１は、第１層間絶縁膜Ｉ４０を貫通するように形成されている。又、第１コンタクトプラグ１５１は、上部電極１３０に達するように形成されている。第１コンタクトプラグ１５２は、第１層間絶縁膜Ｉ４０を貫通するように、且つ下部電極１１０に達するように形成されている。
第１金属配線１６０は、第１層間絶縁膜１４０上に、第１コンタクトプラグ１５１又は第１コンタクトプラグ１５２と接続されるように形成されている。第２層間絶縁膜１７０は、第１金属配線１６０を覆うように形成されている。第２コンタクトプラグ１８０は、第２層間絶縁膜１７０を貫通し、第１金属配線１６０に達するように形成されている。
第２金属配線１９０は、第２層間絶縁膜１７０上に形成されている。第３層間絶縁膜２００は、第２金属配線１９０を覆うように形成されている。第３層間絶縁膜２００は、例えば酸化シリコンから形成されている。第３コンタクトプラグ２１０は、第３層間絶縁膜２００を貫通し、第２金属配線１９０に達するように形成されている。
第３金属配線２２０は、第３層間絶縁膜２００上に、且つ第３コンタクトプラグ２１０に接続されるように形成されている。第４層間絶縁膜２３０は、第３金属配線２２０を覆うように形成されている。第４コンタクトプラグ２４０は、第３層間絶縁膜２００を貫通し、第３金属配線２２０に達するように形成されている。
パッド電極８００は、第１導電膜２５０、導電性パッド２６０及び第２導電膜２７０が順次積層されて形成されている。第１導電膜２５０は、第４層間絶縁膜２３０上に、且つ第４コンタクトプラグ２４０に接続されて形成されている。導電性パッド２６０は、第１導電膜２５０上に形成されている。なお、導電性パッド２６０は窪みを有する。第２導電膜２７０は、導電性パッド２６０上に形成されている。第２導電膜２７０は、導電性パッド２６０の窪みを除いた平坦部上に形成されている。
第１保護膜２８０は、第４層間絶縁膜２３０上、第２導電膜２７０上及びパッド電極８００の側壁に形成されている。第２保護膜２９０は、第１保護膜２８０上に形成されている。第３保護膜３００は、第２保護膜２９０上に形成されている。なお、開口部３１０は、第３保護膜３００、第２保護膜２９０、第１保護膜２８０及び第２導電膜２７０を貫通しており、導電性パッド２６０の窪みの表面を露出する。
密着膜３２０は、第３保護膜３００の開口部３１０を覆うように形成されている。即ち、密着膜３２０は、導電性パッド２６０の窪みの表面上、第２導電膜２７０、第１保護膜２８０、第２保護膜２９０及び第３保護膜３００の側壁に隙間無く密着して形成されている。
水素吸蔵膜３３０は、密着膜３２０上に形成されている。
ボンディングワイヤ３４０は、水素吸蔵膜３３０上に、パッド電極８００に接続するように形成されている。そうすると、パッド電極８００上には、開口部３１０があるため、第１保護膜２８０、第２保護膜２９０及び第３保護膜３００が存在しない。しかし、開口部３１０を密着するように覆われている密着膜３２０及び水素吸蔵膜３３０が形成されていることにより、パッド電極８００からの水分の浸入は阻止される。
図２から図１０を用いて、本発明の実施形態に係る半導体装置１０００の製造方法を工程順に説明する。
図２Ａは、下層層間配線層１００上に強誘電体膜を有するキャパシタ５１０及び配線層を形成したところを示す。強誘電体膜を有するキャパシタの配線層を形成する工程を以下に説明する。
先ず、図２Ａに示すように、下方に不図示のトランジスタ等の機能素子が形成された下層層間絶縁膜１００上に、強誘電体膜を有するキャパシタ５１０の下部電極１１０が例えばＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により１００〜２００ｎｍの膜厚で形成される。下部電極１１０は、例えばＰｔから形成されることが望ましい。次いで、強誘電体膜を有するキャパシタ５１０の強誘電体膜１２０が、例えばＰＶＤ法によって１５０〜３００ｎｍの膜厚で形成される。強誘電体膜１２０は、ＰＺＴ（チタン酸ジルコン酸鉛）によって形成されることが望ましい。次いで、上部電極１３０が、強誘電体膜１２０上に例えば５０ｎｍの膜厚で形成される。上部電極１２０は、ＩｒＯｘ（酸化イリジウム）によって形成されることが望ましい。なお、下部電極１１０、強誘電体膜１２０、及び上部電極１３０は、フォトリソグラフィー工程及びエッチング工程によってパターニングされる。これら上部電極１３０と下部電極１１０との間に強誘電体膜１２０が挟まれたスタック構造の強誘電体膜を有するキャパシタ５１０が形成される。
次いで、第１層間絶縁膜１４０が例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって例えば１５００ｎｍの膜厚で全面に形成される。第１層間絶縁膜１４０は、例えばＳｉＯ２によって形成されることが望ましい。全面に第１層間絶縁膜１４０がＣＶＤ法により形成された後、第１層間絶縁膜１４０がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化される。
次いで、パターニング及びエッチング技術を用いて、第１層間絶縁膜１４０中に上部電極１３０まで到達するコンタクトホール、及び下部電極１１０まで到達するコンタクトホールがそれぞれ形成される。
次いで、コンタクトホール内に密着膜として例えばＴｉＮ膜が形成される。その後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ法によって平坦化することにより、下部電極１１０に接続する第１コンタクトプラグ１５１が形成される。同時に、上部電極１３０に接続する第１コンタクトプラグ１５２が形成される。
次いで、ＰＶＤ法、パターニング及びエッチング技術を用いて、第１コンタクトプラグ１５１又は第１コンタクトプラグ１５２に接続する第１金属配線１６０が第１層間絶縁膜１４０上に形成される。第１金属配線１６０は、例えばＴｉＮ膜１５０ｎｍ、Ａｌ合金膜５５０ｎｍ、Ｔｉ５ｎｍ及びＴｉＮ１５０ｎｍが順次積層形成されることが望ましい。Ａｌ合金膜は、例えばＡｌが９５．５％及びＣｕが０．５％からなる合金であることが望ましい。
次いで、第２層間絶縁膜１７０が例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって例えば１５００ｎｍの膜厚で全面に形成される。
次いで、パターニング及びエッチング技術を用いて、第２層間絶縁膜１７０中に第１金属配線１６０まで到達するコンタクトホールが形成される。次いで、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ法によって平坦化することにより、第１金属配線１６０に接続する第２コンタクトプラグ１８０が形成される。
次いで、ＰＶＤ法、パターニング及びエッチング技術を用いて、第２コンタクトプラグ１８０に接続する第２金属配線１９０が第２層間絶縁膜１７０上に形成される。第２金属配線１９０は、例えば第１金属配線１６０と同様の材料によって形成される。次いで、第３層間絶縁膜２００が例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって例えば１５００ｎｍの膜厚で全面に形成される。
次いで、パターニング及びエッチング技術を用いて、第３層間絶縁膜２００中に第２金属配線１９０まで到達するコンタクトホールが形成される。次いで、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ法によって平坦化することにより、第２金属配線１９０に接続する第３コンタクトプラグ２１０が形成される。
次いで、ＰＶＤ法、パターニング及びエッチング技術を用いて、第３コンタクトプラグ２１０に接続する第３金属配線２２０が第３層間絶縁膜２００上に形成される。第３金属配線２２０は、例えば第２金属配線１９０と同様の材料によって形成される。次いで、第４層間絶縁膜２３０が例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって例えば１５００ｎｍの膜厚で全面に形成される。
次いで、パターニング及びエッチング技術を用いて、第４層間絶縁膜２３０中に第３金属配線２２０まで到達するコンタクトホールが形成される。次いで、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ法によって平坦化することにより、第３金属配線２２０に接続する第４コンタクトプラグ２４０が形成される。
図２Ｂは、パッド電極８００を形成するための導電膜を堆積したところを示す。先ず、全面にＴｉＮ膜２５１が、第４層間絶縁膜２３０上にＰＶＤ法により１００ｎｍの膜厚で形成される。次いで、ＴｉＮ膜２５１上に、Ａｌ合金膜２６１がＰＶＤ法により５００ｎｍの膜厚で形成される。Ａｌ合金膜２６１は、例えばＡｌが９５．５％及びＣｕが０．５％からなる合金であることが望ましい。次いで、Ａｌ合金膜２６１上に、ＴｉＮ膜２７１がＰＶＤ法により１００ｎｍの膜厚で形成される。Ａｌ合金膜２６１は酸化されやすいため、ＴｉＮ膜２７１をＡｌ合金膜２６１上に形成することによってＡｌ合金膜２６１の酸化を抑制することができるからである。
図３Ａは、パッド電極８００を形成したところを示す図である。図３Ａに示すように、パターニング及びエッチング技術を用いて、堆積されたＴｉＮ膜２５１、Ａｌ合金膜２６１及びＴｉＮ膜２７１上にパターニングされたレジストを形成し、レジストをマスクとしてそれらの導電膜（ＴｉＮ膜２５１、Ａｌ合金膜２６１及びＴｉＮ膜２７１）をエッチングし、第１導電膜２５０、導電性パッド２６０及び第２導電膜２７０からなるパッド電極８００が形成される。パッド電極８００の形状は、８０〜１００μｍ角の矩形であることが望ましい。このように、第４コンタクトプラグ２４０に接続するパッド電極８００が形成される。
図３Ｂは、第１保護膜２８０及び第２保護膜２９０を堆積したところを示す。先ず、図３Ｂに示すように、パッド電極８００上及び第４層間絶縁膜２３０の表面上に、第１保護膜２８０が例えばＣＶＤ法によって１００〜３００ｎｍの膜厚で形成される。第１保護膜２８０は、例えばＰ（プラズマ）−ＴＥＯＳ（テトラエトキシシラン）−ＮＳＧ（ＮＯＮ-ＤＯＰＥＤ ＳＩＬＩＣＡＴＥ ＧＬＡＳＳ）を用いることができる。第１保護膜２８０は、テトラエトキシシランとＯ２をソースガスとして反応させる方法を用いることができる。次いで、第１保護膜２８０の表面を窒化させるために、例えばＣＶＤ装置によってＮ２Ｏプラズマアニールを行う。プラズマアニールは、例えば３５０℃の温度で２ｍｉｎ行う。次いで、第１保護膜２８０上に、第２保護膜２９０が、プラズマＣＶＤ法により４００〜１０００ｎｍの膜厚で形成される。第２保護膜２９０は、例えばＰ−ＳｉＮ（窒化シリコン）を用いることができる。
図４Ｂは、レジスト３５０及びレジスト３５０を貫通する開口部３１１を形成したところを示す。図４Ｂに示すように、第２保護膜２９０上にフォトリソグラフィーによってレジスト３５０が形成される。その結果、レジスト３５０を貫通する幅７０〜９０μｍの開口部３１１が形成される。
図４Ｂは、パッド電極８００の表面を露出したところを示す。図４Ｂに示すように、レジスト３５０をマスクとした異方性エッチングによって、開口部３１１は、第１保護膜２８０及び第２保護膜２９０を貫通する開口部となる。
図５Ａは、パッド電極８００における第２導電膜２７０の一部をエッチングしたところを示す。図５Ａに示すように、レジスト３５０をマスクとした等方性エッチングによって、第２導電膜２７０の一部を開口する。この等方性エッチングは、ダウンフロー方式によって実施され、例えばＣＦ４及びＯ２の混合ガスがエッチングガスとして用いられる。ＣＦ４ガス及びＯ２ガスの比率は、例えば９：１とするのが望ましい。この等方性エッチングは、半導体基板１００の温度は例えば２００℃に設定され、圧力１００ｍＴｏｒｒ及びエッチング時間５ｓｅｃの条件によって実施される。この工程によって、導電性パッド２６０の表面が露出する。なお、第１保護膜２８０及び第２導電膜２９０の側面から、第２導電膜２７０は７０〜９０ｎｍ、最大で１５０ｎｍ程度後退する。このような第２導電膜２７０の側面後退は、後述する密着膜３２０及び水素吸蔵膜３３０を開口部３１０上に形成する際、密着膜３２０及び水素吸蔵膜３３０の亀裂等の原因となる。
次いで、図５Ｂに示すように、レジスト３５０は第２保護膜２９０上から除去される。
図６Ａは、パッド電極８００上に開口部を有する第３保護膜３００を形成したところを示す。図６Ａに示すように、第３保護膜３００は、感光性ポリイミドを第２保護層２９０上に塗布し、露光及び現像することにより、パッド電極８００上のポリイミド層を除去することによって形成される。第３保護膜３００の膜厚は、例えば２０００〜４０００ｎｍであることが望ましい。次いで、第３保護膜３００を形成する感光性ポリイミドは、例えば横型炉で３１０℃、Ｎ２雰囲気（流量１００リットル／分）、４０分間の処理によって硬化する。
図６Ｂは、半導体装置１０００のウエハ状態で機能確認等のための検査を行うところを示す図である。本実施例に係る半導体装置１０００は不揮発性メモリが搭載されているため、データ保持機能の動作を確認する必要がある。このようなテストの際、パッドにテスターの測定端子３６０の先端を接触させる。例えばメモリ混載ロジックＬＳＩのようにテスト回数が多い場合には、同一パッド上へ硬い測定端子３６０を何回も当てる必要がある。この結果、導電性パッド２６０に傷が発生する。しかし、導電性パッド２６０下の第１導電膜２５０は測定端子３６０よりも硬いため、測定端子３６０は硬い第1導電膜２５０で止まり、下層の第４層間絶縁膜２３０及び第４コンタクトプラグ２４０に影響を及ぼさない。
図７Ａは、パッド電極８００上に開口部３１２を有するレジスト３５１を形成したところを示す。図７Ａに示すように、第３保護膜３００上及び第２保護膜２９０の開口部３１２上にフォトリソグラフィーによってパターニングされたレジスト３５１が形成される。なお、レジスト３５１は、パッド電極８００上に幅８０〜１００μｍの開口部３１２を有する。この工程によって、第１保護膜２８０、第２保護膜２９０、第２導電膜２７０の側壁及び導電性パッド２６０が開口部３１２を介して露出するようになる。なお、開口３１２の幅は、第２導電膜２７０が有する開口部と同程度の大きさである。
図７Ｂは、パッド電極８００の表面をエッチングする工程を示す。図７Ｂに示すように、導電性パッド２６０、第２導電膜２７０、第１保護膜２８０及び第２保護膜２９０の側壁の角を滑らかにするために、Ａｒ（アルゴン）スパッタエッチングを例えば誘導結合プラズマ型エッチング装置によって行う。Ａｒスパッタエッチングの条件は、
ソースパワーを例えば２０００Ｗ、バイアスパワーを例えば３００Ｗ、反応圧力を例えば１０ｍＴｏｒｒ、Ａｒ流量を例えば９０〜９９ｓｃｃｍ、エッチング速度を例えば５００ｎｍ/ｍｉｎ、ウエハ温度を例えば２０〜２５０℃として設定する。なお、導電性パッド２６０及び第２導電膜２７０のエッチング速度を速めるために塩素ガスを例えば1〜１０ｓｃｃｍ添加することが望ましい。
このような条件でパッド電極８００の表面をエッチングすると、パッド電極８００の表面は滑らかな表面を有する窪みとなり、パッド電極８００の表面部位は滑らかになる。更に、第１保護膜２８０及び第２保護膜２９０の側壁の角部が丸まり、不連続面も無くなるようになるため、パッド電極８００の導電性パッド電極２６０の窪みと第１導電膜２７０の側壁部は連続面となる。なお、導電性パッド２６０、第２導電膜２７０、第１保護膜２８０及び第２保護膜２９０の側壁は、エッチング条件を調整することにより８０〜８５°の角度に形成されることが望ましい。
次いで、図８Ａに示すように、レジスト３５１は第２保護膜２９０及び第３保護膜３００上から除去される。
図８Ｂは、Ｔｉ膜３２１を堆積したところを示す。図８Ｂに示すように、全面に膜厚１５０〜２００ｎｍのＴｉ膜３２１が例えばＰＶＤ法によって形成される。なお、パッド電極８００の窪みの表面は滑らかなので、Ｔｉ膜３２１が途切れることなく連続的に形成される。なお、Ｔｉ膜３２１は、後述する水素吸蔵膜３３０と導電性パッド２６０、第２導電膜２７０、第１保護膜２８０及び第２保護膜２９０との間の密着性を向上させるために形成される。
図９Ａは、Ｐｄ膜３３１を堆積したところを示す。図９Ａに示すように、Ｔｉ膜３２１上に膜厚１５０〜２００ｎｍのＰｄ膜３３１が例えばＰＶＤ法によって形成される。なお、Ｐｄ膜３３１は、水分及び水素を吸収する性質を有する。その結果、Ｐｄ膜３３１は、強誘電体膜を有するキャパシタ５１０の水分及び水素の浸入を阻止する。
図９Ｂは、密着膜３２０及び水素吸蔵膜３３０を堆積したところを示す。図９Ｂに示すように、Ｔｉ膜３２１及びＰｄ膜３３１をパターニング及びエッチングして、開口部３１２以外のＴｉ膜３２１及びＰｄ膜３３１を除去する。Ｔｉ膜３２１のエッチングは、エチレンジアミンテトラ酢酸（ＥＤＴＡ）、アンモニア、過酸化水素水及び純水の混合液に９分浸漬することで行うことができる。Ｔｉ膜３２１のエッチングレートは３８ｎｍ／分程度であった。Ｐｄ膜３３１のエッチングは、ヨウ化アンモン、ヨウ素、エチルアルコール及び純水の混合液中９分浸漬することで行うことができる。Ｐｄ膜３３１のエッチレートは９２．５ｎｍ／分程度であった。この工程によって、開口部３１２上に、Ｔｉからなる密着膜３２０及びＰｄからなる水素吸蔵膜３３０が形成される。
図１０は、ボンディングワイヤ３４０を形成する工程を示す。図１０に示すように、パッド電極８００上の水素吸蔵膜３３０上にボンディングワイヤ３４０の一端がボンディングされる。ボンディングワイヤ３４０の他端は不図示のリード、パッド及びランドにボンディングされる。
第１実施例の半導体装置の製造方法によれば、パッド電極８００の表面の傷を除去することによってパッド電極８００の窪みの表面を滑らかに形成できる。そのため、水素吸蔵膜３３０がパッド電極８００上を覆い密着して形成される。そのため、パッド電極８００からの半導体装置１０００の強誘電体膜を有するキャパシタへの水分及び水素の浸入を防ぐことができる。そのため、強誘電体膜を有するキャパシタ５１０の信頼性を向上させることができる。
（第２実施例）
以下、本発明の第２実施例に係る半導体装置について添付の図面を参照して具体的に説明する。
図１１は、第２実施例に係る半導体装置２０００の全体構成を示す。なお、第２実施例において、第１実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
図１１Ａに示すように、図１Ａに示す半導体装置１０００に加えて、水素吸蔵膜３３２がパッド電極８００を除いた半導体装置２０００の全面に形成されている。
又、図１１Ｂに示すように、図１Ｂに示す半導体装置２０００に加えて、密着膜３２２及び水素吸蔵膜３３２が第３保護層３３０上に密着して隙間無く形成されている。さらに、パッド電極８００周縁において密着膜３２２及び水素吸蔵膜３３２が無いスリット３７０が形成されている、スリット３７０は、パッド電極８００を電気的に分離するために形成される。このような構成によれば、第４保護膜３００からの水分及び水素の浸入を防止することができる。そのため、半導体装置２０００の強誘電体膜を有するキャパシタ５１０への水分及び水素の浸入を防ぐことができる。そのため、半導体装置２０００における強誘電体膜を有するキャパシタ５１０の信頼性を向上させることができる。
（第３実施例）
以下、本発明の第３実施例に係る半導体装置について添付の図面を参照して具体的に説明する。
図１２は、第３実施例に係る半導体装置３０００の全体構成を示す。なお、第３実施例において、第１実施例及び第２実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
図１２Ａに示すように、図１Ａに示す半導体装置１０００と比較して、半導体装置１０００におけるボンディングワイヤ３４０の代わりにスタッドバンプ３４１がパッド電極８００上に形成されている。
又、図１２Ｂに示すように、図１Ａに示す半導体装置１０００と比較して、半導体装置１０００におけるボンディングワイヤ３４０の代わりにスタッドバンプ３４１がパッド電極８００に形成されている。このような構成によれば、パッド電極８００上を覆うようにスタッドバンプ３４１が形成されているため、パッド電極８００上の開口部３１３からの水分及び水素が浸入を防ぐことができる。そのため、半導体装置３０００における強誘電体膜を有するキャパシタ５１０の信頼性を向上させることができる。
（第４実施例）
以下、本発明の第４実施例に係る半導体装置４０００の製造方法及び半導体装置４０００について添付の図面を参照して具体的に説明する。第４実施例の半導体装置４０００の製造方法及び半導体装置４０００によれば、パッド電極８０１における密着膜３２４は第２導電膜４００と同じ材料で形成されているため、水素吸蔵膜３３４との密着性を更に向上させることができる。そのため、半導体装置４０００における強誘電体膜を有するキャパシタ５１０の信頼性を向上させることができる。
図１３は、第４実施例に係る半導体装置４０００の全体構成を示す。なお、第３実施例において、第１実施例、第２実施例及び第３実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
図１３Ａは、第４実施例に係る半導体装置４０００の形状を示す平面図である。半導体装置４０００は、半導体チップ上に形成された強誘電体メモリ（ＦＲＡＭ）回路部５００、ロジック回路部６００、周辺回路部７００及びパッド電極８０１を含む。パッド電極８０１は半導体装置４０００の周辺部に配置されている。ここで、周辺部とは、半導体チップの辺の近傍の領域であって、強誘電体メモリ回路部５００、ロジック回路部６００、周辺回路部７００を除いた領域である。
図１３Ｂは、第４実施例に係る半導体装置４０００において図１３ＡのＸ−Ｘ´線に沿った断面図である。
パッド電極８０１は、第１導電膜３８０、第１導電性パッド３９０、第２導電膜４００、第２導電性パッド４１０及び第３導電膜４２０が順次積層されて形成されている。第１導電膜３８０は、第４層間絶縁膜２３０上に、且つ第４コンタクトプラグ２４０に接続されて形成されている。第１導電性パッド３９０は、第１導電膜３８０上に形成されている。第２導電膜４００は、第１導電性パッド３９０上に形成されている。第２導電性パッド４１０は、第２導電膜４００上に形成されている。第３導電膜４２０は、第２導電性パッド４１０上に形成されている。第２導電性パッド４１０は、第２導電膜４００の外縁上に形成されている。第３導電膜４２０は、第２導電性パッド４１０上に形成されている。なお、パッド電極８０１は窪みを有する。
第１保護膜２８０は、第４層間絶縁膜２３０上、第３導電膜４２０上及びパッド電極８０１の側壁に形成されている。第２保護膜２９０は、第１保護膜２８０上に形成されている。第３保護膜３００は、第２保護膜２９０上に形成されている。なお、第３保護膜３００は、パッド電極８０１を露出する開口部３１４を有する。なお、開口部３１４は、第３保護膜３００、第２保護膜２９０、第２導電性パッド４１０及び第３導電膜４２０を貫通しており、第２導電膜４００を露出する。
密着膜３２４は、第３保護膜３００の開口部３１４を覆うように形成されている。即ち、密着膜３２４は、第２導電膜４００の露出面上、第２導電性パッド４１０、第３導電膜４２０、第１保護膜２８０、第２保護膜２９０及び第３保護膜３００の側壁に隙間無く密着して形成されている。水素吸蔵膜３３４は、密着膜３２４上に形成されている。
ボンディングワイヤ３４０は、水素吸蔵膜３３４上に、パッド電極８０１に接続するように形成されている。そうすると、パッド電極８０１上には、開口部３１４があるため、第１保護膜２８０、第２保護膜２９０及び第３保護膜３００が存在しない。しかし、開口部３１４を密着するように覆われている密着膜３２０及び水素吸蔵膜３３０が形成されていることにより、パッド電極８０１からの水分の浸入は阻止される。
図１４から図２２を用いて、本発明の実施形態に係る半導体装置４０００の製造方法は工程順に説明される。なお、第１実施例で説明した工程及び構造と同様の工程及び工程には同一の符号を付し、説明を省略する。
図１４Ａは、下層層間配線層１００上に強誘電体膜を有するキャパシタ５１０を形成したところを示す図である。図２Ａで説明した工程と同様に、図１４Ａに示す断面を形成する工程が実施される。
図１４Ｂは、パッド電極８０１を形成するための導電膜を堆積したところを示す。先ず、全面にＴｉＮ膜３８１が第４層間絶縁膜２３０上にＰＶＤ法により、例えば１００ｎｍの膜厚で形成される。次いで、ＴｉＮ膜３８１上に、Ａｌ合金膜３９１がＰＶＤ法により、例えば２５０ｎｍの膜厚で形成される。Ａｌ合金膜３９１は、例えばＡｌが９５．５％及びＣｕが０．５％からなる合金であることが望ましい。次いで、Ａｌ合金膜３９１上に、ＴｉＮ膜４０１がＰＶＤ法により、例えば１００ｎｍの膜厚で形成される。Ａｌ合金膜３９１は酸化されやすいため、ＴｉＮ膜４０１をＡｌ合金膜３９１上に形成することによってＡｌ合金膜３９１の酸化を抑制することができるからである。次いで、ＴｉＮ膜４０１上に、Ａｌ合金膜４１１がＰＶＤ法により、例えば２５０ｎｍの膜厚で形成される。次いで、Ａｌ合金膜４１１上に、ＴｉＮ膜４２１がＰＶＤ法により、例えば１００ｎｍの膜厚で形成される。
図１５Ａは、パッド電極８０１を形成したところを示す図である。図１５Ａに示すように、パターニング及びエッチング技術を用いて、堆積されたＴｉＮ膜３８１、Ａｌ合金膜３９１、ＴｉＮ膜４０１、Ａｌ合金膜４１１及びＴｉＮ膜４２１上にパターニングされたレジストを形成し、レジストをマスクとしてそれらの導電膜（ＴｉＮ膜３８１、Ａｌ合金膜３９１、ＴｉＮ膜４０１、Ａｌ合金膜４１１及びＴｉＮ膜４２１）をエッチングし、第１導電膜３８０、第１導電性パッド３９０、第２導電膜４００、第２導電性パッド４１０及び第３導電膜４２０からなるパッド電極８０１が形成される。パッド電極８０１の形成幅は、８０〜１００μｍ角の矩形であることが望ましい。このように、第４コンタクトプラグ２４０に接続するパッド電極８０１が形成される。
図１５Ｂは、第１保護膜２８０及び第２保護膜２９０を堆積したところを示す図である。先ず、図１５Ｂに示すように、パッド電極８０１上及び第４層間絶縁膜２３０の表面上に、第１保護膜２８０が例えばＣＶＤ法によって１００〜３００ｎｍの膜厚で形成される。次いで、第１保護膜２８０の表面を窒化させるために、例えばＣＶＤ装置によってＮ２Ｏプラズマアニールを行う。次いで、第１保護膜２８０上に、第２保護膜２９０がプラズマＣＶＤ法により４００〜１０００ｎｍの膜厚で形成される。第２保護膜２９０は、例えばＰ−ＳｉＮ（窒化シリコン）を用いることができる。
図１６Ａは、レジスト３５２及びレジスト３５２を貫通する開口部３１５を形成したところを示す。図１６Ａに示すように、第２保護膜２９０上にフォトリソグラフィーによってパターニングされたレジスト３５２が形成される。その結果、レジスト３５２を貫通する幅７０〜９０μｍの開口部３１５が形成される。
図１６Ｂは、パッド電極８０１の表面を露出したところを示す。図１６Ｂに示すように、レジスト３５２をマスクとした異方性エッチングによって、開口部３１５は第１保護膜２８０及び第２保護膜２９０を貫通する開口部となる。
図１７Ａは、パッド電極８０１における第３導電膜４２０の一部をエッチングしたところを示す。図１７Ａに示すように、レジスト３５２をマスクとした等方性エッチングによって、第３導電膜４２０の一部を開口する。この工程によって、第２導電性パッド４１０の表面が露出する。なお、第１保護膜２８０及び第２導電性パッド４１０から、第３導電膜４１０の側面は７０〜９０ｎｍ、最大で１５０ｎｍ程度後退する。このような第３導電膜４１０の側面後退は、後述する密着膜３２４及び水素吸蔵膜３３４を開口部３１４上に形成する際、密着膜３２４及び水素吸蔵膜３３４の亀裂等の原因となる。
次いで、図１７Ｂに示すように、レジスト３５２は第２保護膜２９０上から除去される。
図１８Ａは、パッド電極８０１に開口部３１５を有する第３保護膜３００を形成したところを示す。図１８Ａに示すように、第３保護膜３００は、感光性ポリイミドを第２保護層２９０上に塗布し、露光、現像することにより、パッド電極８０１上のポリイミド層を除去することによって形成される。第３保護膜３００の膜厚は、例えば２０００〜４０００ｎｍであることが望ましい。次いで、第３保護膜３００を形成する感光性ポリイミドは、第１実施例の図６Ａで示した工程と同様の方法により硬化する。
図１８Ｂは、半導体装置４０００のウエハ状態で機能確認等のための検査を行うことを示す図である。本実施例に係る半導体装置４０００は、不揮発性メモリが搭載されているため、第１実施例の図６Ｂで示した工程と同様にデータ保持機能の動作を確認する必要がある。このような検査の際、第２導電性パッド４１０にテスターの測定端子３６０の先端を接触させる。例えばメモリ混載ロジックＬＳＩのように検査回数が多い場合には、同一パッド上へ硬い測定端子３６０を何回も当てる必要がある。この結果、第２導電性パッド４１０に傷が発生する。しかし、第２導電性パッド４１０下の第２導電膜４００は測定端子３６０よりも硬いため、測定端子３６０は硬い第２導電膜４００で止まり、下層の第１導電膜３８０及び第１導電性パッド３９０に影響を及ぼさない。
図１９Ａは、パッド電極８０１上に開口部３１５を有するレジスト３５３を形成したところを示す。図１９Ａに示すように、第３保護膜３００上及び第２保護膜２９０の開口部上にフォトリソグラフィーによってパターニングされたレジスト３５３が形成される。なお、レジスト３５３は、パッド電極８００上に幅８０〜１００μｍの開口部３１５を有する。この工程によって、第１保護膜２８０、第２保護膜２９０、第３導電膜４２０の側壁及び第２導電性パッド４１０が開口部３１５を介して露出するようになる。なお、開口部３１５の幅は第３導電膜４２０が有する開口部と同程度の大きさである。
図１９Ｂは、パッド電極８０１の表面をエッチングする工程を示す。図１９Ｂに示すように、第２導電性パッド４１０、第３導電膜４２０、第１保護膜２８０及び第２保護膜２９０の側壁の角を滑らかにするために、Ａｒ（アルゴン）スパッタエッチングを例えば誘導結合プラズマ型エッチング装置によって行う。Ａｒスパッタエッチングの条件は、ソースパワーを例えば２０００Ｗ、バイアスパワーを例えば３００Ｗ、反応圧力を例えば１０ｍＴｏｒｒ、Ａｒ流量を例えば９０〜９９ｓｃｃｍ、エッチング速度を例えば５００ｎｍ/ｍｉｎ、ウエハ温度を例えば２０〜２５０℃として設定する。なお、第２導電性パッド４１０及び第３導電膜４２０のエッチング速度を速めるために塩素ガスを例えば1〜１０ｓｃｃｍ添加することが望ましい。
このような条件でパッド電極８０１の表面をエッチングすると、第２導電性パッド４１０の損傷部はエッチングされて第２導電膜４００の表面が露出する。更に、第１保護膜２８０及び第２保護膜２９０の側壁の角部が丸まり、不連続面も無くなるようになるため、パッド電極８０１の第２導電膜４００の開口部と第２導電性パッド４１０、第３導電膜４２０の側壁部は綺麗な連続面となる。なお、第２導電性パッド４１０、第３導電膜４２０、第１保護膜２８０及び第２保護膜２９０の側壁は、エッチング条件を調整することにより８０〜８５°の角度に形成されることが望ましい。
次いで、図２０Ａに示すように、レジスト３５３は第２保護膜２９０及び第３保護膜３００上から除去される。
図２０Ｂは、ＴｉＮ膜３２３を堆積したところを示す。図２２Ｂに示すように、全面に膜厚１５０〜２００ｎｍのＴｉＮ膜３２３が例えばＰＶＤ法によって形成される。なお、パッド電極８０１の側壁は滑らかなので、ＴｉＮ膜３２３が途切れることなく形成される。なお、ＴｉＮ膜３２３は、後述する水素吸蔵膜３３４と第２導電膜４００、第２導電性パッド４１０、第１保護膜２８０及び第２保護膜２９０との間の密着性を向上させるために形成される。ＴｉＮ膜３２３は第２導電膜４００と同じＴｉＮで形成されているため、水素吸蔵膜３３４との密着性を向上させることができる。
図２１Ａは、Ｐｄ膜３３３を堆積したところを示す。図２１Ａに示すように、ＴｉＮ膜３２３上に膜厚１５０〜２００ｎｍのＰｄ膜３３３が例えばＰＶＤ法によって形成される。なお、Ｐｄ膜３３３は、水素を吸収して強誘電体膜を有するキャパシタ５１０の耐湿性を向上させるために形成される。
図２１Ｂは、密着膜３２４及び水素吸蔵膜３３４を形成したところを示す。図２１Ｂに示すように、ＴｉＮ膜３２３及びＰｄ膜３３３をパターニング及びエッチングして、開口部３１４以外のＴｉＮ膜３２３及びＰｄ膜３３３を除去する。ＴｉＮ膜３２３のエッチングは、エチレンジアミンテトラ酢酸（ＥＤＴＡ）、アンモニア、過酸化水素水及び純水の混合液に９分浸漬することで行うことができる。ＴｉＮ膜３２３のエッチングレートは３８ｎｍ／分程度であった。Ｐｄ膜３３３のエッチングは、ヨウ化アンモン、ヨウ素、エチルアルコール及び純水の混合液中９分浸漬することで行うことができる。Ｐｄ膜３３３のエッチレートは９２．５ｎｍ／分程度であった。この工程によって、開口部３１４上に、ＴｉＮからなる密着膜３２４及びＰｄからなる水素吸蔵膜３３４が形成される。
図２２は、ボンディングワイヤ３４０を形成する工程を示す。図２２に示すように、パッド電極８０１上の水素吸蔵膜３３４上にボンディングワイヤ３４０の一端がボンディングされる。ボンディングワイヤ３４０の他端は不図示のリード、パッド及びランドにボンディングされる。
第４実施例の半導体装置の製造方法によれば、パッド電極８０１における密着膜３２４は第２導電膜４００と同じ材料で形成されているため、水素吸蔵膜３３４との密着性を更に向上させることができる。そのため、パッド電極８０１からの半導体装置４０００の強誘電体膜を有するキャパシタへの水分及び水素の浸入を防ぐことができる。そのため、半導体装置４０００における強誘電体膜を有するキャパシタ５１０の信頼性を向上させることができる。
（付記１）
半導体基板の上方に電極間に挟まれた強誘電体膜を備えたキャパシタを形成する工程と、
前記半導体基板の上方に前記キャパシタの前記電極と電気的に接続されるパッド電極を形成する工程と、
前記半導体基板の上方に前記パッド電極を保護する保護膜を形成する工程と、
前記保護膜に前記パッド電極の少なくとも一部が露出する開口部を形成する工程と、
前記パッド電極の表面に測定端子を当てる工程と、
前記測定端子を当てた前記パッド電極の前記表面をエッチングする工程と、
前記保護膜と前記パッド電極の前記開口部を覆う水素吸蔵膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記パッド電極は、ＴｉＮ膜からなる第１導電膜、前記開口部において窪み及び平坦部を有する導電性パッド、及び前記平坦部に形成されたＴｉＮ膜からなる第２導電膜が順次積層されて形成されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記パッド電極は、ＴｉＮ膜からなる第１導電膜、第１導電性パッド、ＴｉＮ膜からなる第２導電膜、第２導電性パッド及びＴｉＮ膜からなる第３導電膜が順次積層されて形成され、前記第２導電性パッド及び前記第２導電膜を露出する前記開口部において窪みを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記水素吸蔵膜を形成する工程は、
Ｔｉ膜又はＴｉＮ膜を形成する工程と、
前記Ｔｉ膜又はＴｉＮ膜上にＰｄ膜を形成する工程と、
を含むことを特徴とする付記１乃至付記３のいずれか１項に記載の半導体装置の製造方法。
（付記５）
前記強誘電体膜は、チタン酸ジルコン酸鉛からなることを特徴とする付記１乃至付記４のいずれか１項に記載の半導体装置の製造方法。
（付記６）
前記水素吸蔵膜上に、ボンディングワイヤ又はスタッドバンプを接続する工程と、を更に有することを特徴とする付記１乃至付記５のいずれか１項に記載の半導体装置の製造方法。
（付記７）
半導体基板の上方に形成され、電極と前記電極に挟まれた強誘電体膜を備えたキャパシタと、
前記キャパシタの前記電極と電気的に接続され、前記半導体基板の上方に形成され、表面に窪みを有するパッド電極と、
前記パッド電極の内、表面の窪み以外の部分を保護する保護膜と、
前記保護膜と前記パッド電極の前記窪みを覆う水素吸蔵膜と
を含むことを特徴とする半導体装置。
（付記８）
前記パッド電極は、ＴｉＮ膜からなる第１導電膜、前記窪み及び平坦部を有する導電性パッド、及び前記平坦部に形成されたＴｉＮ膜からなる第２導電膜が順次積層されて形成されることを特徴とする付記７記載の半導体装置。
（付記９）
前記パッド電極は、ＴｉＮ膜からなる第１導電膜、第１導電性パッド、ＴｉＮ膜からなる第２導電膜、第２導電性パッド及びＴｉＮ膜からなる第３導電膜が順次積層されて形成され、前記第２導電性パッド及び前記第２導電膜を露出する前記窪みを有することを特徴とすることを特徴とする付記７記載の半導体装置。
（付記１０）
前記パッド電極それぞれを覆う部分と前記キャパシタの上方を覆う部分に分割された水素吸蔵膜を更に含むことを特徴とする付記７乃至付記９のいずれか１項に記載の半導体装置。
（付記１１）
前記導電膜は、前記Ａｌ膜又はＡｌ合金の最表面に接するＴｉ膜を含む付記７乃至付記１０のいずれか１項に記載の半導体装置。
（付記１２）
前記導電膜と同一の膜で形成され、前記キャパシタ上方で、前記導電性パッド保護膜とは電気的に分離された状態で前記保護膜上に延在する導電性キャパシタ保護膜をさらに有することを特徴とする付記７乃至付記１１のいずれか１項に記載の半導体装置。
（付記１３）
前記導電性パッド保護膜を介し、前記パッド電極構造に接続されたスタッドバンプまたはボンディングワイヤと、を更に有することを特徴とする付記７乃至付記１２のいずれか１項に記載の半導体装置の製造方法。
図１Ａは、本発明の第１実施例に係る半導体装置の平面図である。図１Ｂは、本発明の第１実施例に係る半導体装置の断面図である。 図２は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図３は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図４は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図５は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図６は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図７は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図８は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図９は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図１０は、本発明の第１実施例に係る半導体装置の製造工程を示す図である。 図１１Ａは、本発明の第２実施例に係る半導体装置の平面図である。図１１Ｂは、本発明の第２実施例に係る半導体装置の断面図である。 図１２Ａは、本発明の第３実施例に係る半導体装置の平面図である。図１２Ｂは、本発明の第３実施例に係る半導体装置の断面図である。 図１３Ａは、本発明の第４実施例に係る半導体装置の平面図である。図１３Ｂは、本発明の第４実施例に係る半導体装置の断面図である。 図１４は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図１５は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図１６は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図１７は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図１８は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図１９は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図２０は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図２１は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。 図２２は、本発明の第４実施例に係る半導体装置の製造工程を示す図である。
符号の説明
１００ 下層層間絶縁膜
１１０ 下部電極
１２０ 強誘電体膜
１３０ 上部電極
１４０ 第１層間絶縁膜
１５１ 第１コンタクトプラグ
１５２ 第１コンタクトプラグ
１６０ 第１金属配線
１７０ 第２層間絶縁膜
１８０ 第２コンタクトプラグ
１９０ 第２金属配線
２００ 第３層間絶縁膜
２１０ 第３コンタクトプラグ
２２０ 第３金属配線
２３０ 第４層間絶縁膜
２４０ 第４コンタクトプラグ
２５０ 第１導電膜
２５１ ＴｉＮ膜
２６０ 導電性パッド
２６１ Ａｌ合金膜
２７０ 第２導電膜
２７１ ＴｉＮ膜
２８０ 第１保護膜
２９０ 第２保護膜
３００ 第３保護膜
３１０、３１１、３１２、３１３、３１４，３１５ 開口部
３２０、３２４ 密着膜
３２１、３２２ Ｔｉ膜
３２３ ＴｉＮ膜
３３０、３３４ 水素吸蔵膜
３３１、３３２ 水素吸蔵膜
３３３ Ｐｄ膜
３４０ ボンディングワイヤ
３４１ スタッドバンプ
３５０、３５１、３５２、３５３ レジスト
３６０ 測定端子
３８０ 第１導電膜
３８１ ＴｉＮ膜
３９０ 第１導電性パッド
３９１ Ａｌ合金膜
４００ 第２導電膜
４０１ ＴｉＮ膜
４１０ 第２導電性パッド
４１１ Ａｌ合金膜
４２０ 第３導電膜
４２１ ＴｉＮ膜
５００ 強誘電体メモリ（ＦＲＡＭ）回路部
５１０ 強誘電体膜を有するキャパシタ
６００ ＬＯＧＩＣ回路部
７００ 周辺回路部
８００、８０１ パッド電極
１０００、２０００、３０００、４０００ 半導体装置

Claims (10)

  1. 半導体基板の上方に電極間に挟まれた強誘電体膜を備えたキャパシタを形成する工程と、
    前記半導体基板の上方に前記キャパシタの前記電極と電気的に接続されるパッド電極を形成する工程と、
    前記半導体基板の上方に前記パッド電極を保護する保護膜を形成する工程と、
    前記保護膜に前記パッド電極の少なくとも一部が露出する開口部を形成する工程と、
    前記開口部の前記パッド電極の表面に測定端子を当てる工程と、
    前記測定端子を当てた前記パッド電極の前記表面及び前記開口部の前記保護膜をエッチングして、前記パッド電極に窪みを形成する工程と、
    前記エッチングにより形成された前記保護膜の側面と前記窪みを覆う水素吸蔵膜を形成する工程と、
    を含み、
    前記窪みの表面には角がなく、前記保護膜の前記側面と前記窪みの前記表面は連続的に繋がり、角のない連続面を構成することを特徴とする半導体装置の製造方法。
  2. 前記パッド電極は、ＴｉＮ膜からなる第１導電膜、前記開口部において前記窪み及び平坦部を有する導電性パッド、及び前記平坦部に形成されたＴｉＮ膜からなる第２導電膜が順次積層されて形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記パッド電極は、ＴｉＮ膜からなる第１導電膜、第１導電性パッド、ＴｉＮ膜からなる第２導電膜、第２導電性パッド及びＴｉＮ膜からなる第３導電膜が順次積層されて形成され、前記第２導電性パッド及び前記第２導電膜を露出する前記開口部において前記窪みを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記水素吸蔵膜を形成する工程は、
    Ｔｉ膜又はＴｉＮ膜を形成する工程と、
    前記Ｔｉ膜又はＴｉＮ膜上にＰｄ膜を形成する工程と、
    を含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記強誘電体膜は、チタン酸ジルコン酸鉛からなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 半導体基板の上方に形成され、電極と前記電極に挟まれた強誘電体膜を備えたキャパシタと、
    前記キャパシタの前記電極と電気的に接続され、前記半導体基板の上方に形成され、表面に窪みを有するパッド電極と、
    前記パッド電極の内、表面の窪み以外の部分を保護し、前記窪みを露出する開口部を有する保護膜と、
    前記開口部の前記保護膜の側面と前記窪みを覆う水素吸蔵膜と
    を含み、
    前記窪みの表面には角がなく、
    前記保護膜の前記側面と前記窪みの前記表面は連続的に繋がり、角のない連続面を構成することを特徴とする半導体装置。
  7. 前記パッド電極は、ＴｉＮ膜からなる第１導電膜、前記窪み及び平坦部を有する導電性パッド、及び前記平坦部に形成されたＴｉＮ膜からなる第２導電膜が順次積層されて形成されることを特徴とする請求項６に記載の半導体装置。
  8. 前記パッド電極は、ＴｉＮ膜からなる第１導電膜、第１導電性パッド、ＴｉＮ膜からなる第２導電膜、第２導電性パッド及びＴｉＮ膜からなる第３導電膜が順次積層されて形成され、前記第２導電性パッド及び前記第２導電膜を露出する前記窪みを有することを特徴とする請求項６に記載の半導体装置。
  9. 前記パッド電極それぞれを覆う部分と前記キャパシタの上方を覆う部分に分割された水素吸蔵膜を更に含むことを特徴とする請求項６乃至請求項８のいずれか１項に記載の半導体装置。
  10. 前記パッド電極と前記水素吸蔵膜との間にあって前記窪みを覆うＴｉ膜を更に有することを特徴とする請求項６乃至請求項８のいずれか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056987B2 (ja) * 2004-04-28 2008-03-05 アルプス電気株式会社 水素センサ及び水素の検知方法
US8573465B2 (en) 2008-02-14 2013-11-05 Ethicon Endo-Surgery, Inc. Robotically-controlled surgical end effector system with rotary actuated closure systems
JP5401817B2 (ja) * 2008-03-25 2014-01-29 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
IT1400096B1 (it) * 2010-05-12 2013-05-17 St Microelectronics Srl Processo di fabbricazione di circuiti elettronici integrati e circuiti cosi' ottenuti
US8901554B2 (en) * 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
US10269747B2 (en) * 2012-10-25 2019-04-23 Taiwan Semiconductor Manufacturing Company Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
JP6100569B2 (ja) * 2013-03-21 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8890223B1 (en) 2013-08-06 2014-11-18 Texas Instruments Incorporated High voltage hybrid polymeric-ceramic dielectric capacitor
US20150187714A1 (en) * 2013-12-26 2015-07-02 Globalfoundries Singapore Pte. Ltd. Integrated circuits including copper pillar structures and methods for fabricating the same
US9786633B2 (en) * 2014-04-23 2017-10-10 Massachusetts Institute Of Technology Interconnect structures for fine pitch assembly of semiconductor structures and related techniques
WO2016073049A1 (en) 2014-08-11 2016-05-12 Massachusetts Institute Of Technology Semiconductor structures for assembly in multi-layer semiconductor devices including at least one semiconductor structure
WO2016118210A2 (en) 2014-11-05 2016-07-28 Massachusetts Institute Of Technology Interconnect structures for assembly of multi-layer semiconductor devices
US10658424B2 (en) 2015-07-23 2020-05-19 Massachusetts Institute Of Technology Superconducting integrated circuit
US10134972B2 (en) 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
US10242968B2 (en) 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
WO2017079417A1 (en) 2015-11-05 2017-05-11 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including superconducting integrated circuits
JP6607771B2 (ja) * 2015-12-03 2019-11-20 ローム株式会社 半導体装置
US10586909B2 (en) 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US10867944B2 (en) * 2019-03-27 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10879138B1 (en) * 2019-06-14 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure including interconnection to probe pad with probe mark and method of manufacturing the same
JP7427969B2 (ja) * 2020-01-22 2024-02-06 セイコーエプソン株式会社 電気光学装置および電子機器
US20220102280A1 (en) * 2020-09-25 2022-03-31 Apple Inc. Very Fine Pitch and Wiring Density Organic Side by Side Chiplet Integration

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
FR2785720B1 (fr) * 1998-11-05 2003-01-03 St Microelectronics Sa Fabrication de memoire dram et de transistors mos
JP2001326242A (ja) * 2000-05-16 2001-11-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3856426B2 (ja) * 2001-09-07 2006-12-13 株式会社東芝 半導体装置及びその製造方法
JP3569270B2 (ja) * 2002-04-10 2004-09-22 株式会社日本トリム コロイド含有電解還元水およびその製造方法
JP2004296643A (ja) * 2003-03-26 2004-10-21 Toshiba Corp 半導体装置の製造方法および半導体装置
US6995475B2 (en) * 2003-09-18 2006-02-07 International Business Machines Corporation I/C chip suitable for wire bonding
WO2006134643A1 (ja) * 2005-06-14 2006-12-21 Renesas Technology Corp. 半導体装置及びその製造方法
US7425740B2 (en) * 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
JP4935680B2 (ja) * 2005-11-25 2012-05-23 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4998270B2 (ja) * 2005-12-27 2012-08-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5052007B2 (ja) * 2005-12-28 2012-10-17 住友電工デバイス・イノベーション株式会社 半導体装置
JP5050384B2 (ja) * 2006-03-31 2012-10-17 富士通セミコンダクター株式会社 半導体装置およびその製造方法
WO2007116501A1 (ja) * 2006-03-31 2007-10-18 Fujitsu Limited 半導体装置及びその製造方法
JP5401817B2 (ja) * 2008-03-25 2014-01-29 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置

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