KR20170111594A - 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

본 기술은 이미지 센서에 관한 것으로, 실시예에 따른 이미지 센서는 제1도전층 상에 형성된 제2도전층을 포함하는 광전변환소자; 상기 제2도전층 상에 순차적으로 형성된 절연층 및 제3도전층; 상기 제3도전층 및 상기 절연층을 관통하여 상기 제2도전층을 노출시키는 오픈부; 상기 오픈부의 표면을 따라 형성되고, 서로 다른 도전형을 가지며, 상호 연결된 제1채널과 제2채널을 포함하는 채널층; 및 상기 채널층 상에 형성되어 상기 오픈부를 매립하고, 일부가 상기 제3도전층 상부에 형성된 전송 게이트를 포함할 수 있다.

Description

이미지 센서 및 그 제조방법{IMAGE SENSOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예들은 성능이 향상된 이미지 센서 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 이미지 센서는 제1도전층 상에 형성된 제2도전층을 포함하는 광전변환소자; 상기 제2도전층 상에 순차적으로 형성된 절연층 및 제3도전층; 상기 제3도전층 및 상기 절연층을 관통하여 상기 제2도전층을 노출시키는 오픈부; 상기 오픈부의 표면을 따라 형성되고, 서로 다른 도전형을 가지며, 상호 연결된 제1채널과 제2채널을 포함하는 채널층; 및 상기 채널층 상에 형성되어 상기 오픈부를 매립하고, 일부가 상기 제3도전층 상부에 형성된 전송 게이트를 포함할 수 있다.
또한, 실시예에 따른 이미지 센서는 상기 제3도전층 및 상기 제3도전층 상부에 형성되어 상기 제3도전층과 중첩되는 상기 전송 게이트로 구성된 부스팅 캐패시터를 포함할 수 있다.
상기 제1채널은 상기 제2도전층에 접하고, 상기 제2채널은 상기 절연층 및 상기 제3도전층에 접할 수 있다. 상기 제1채널은 상기 제2도전층과 동일한 도전형을 가질 수 있다. 상기 제1채널 및 상기 제2채널은 동일한 물질을 포함할 수 있다. 상기 제1채널은 P형 폴리실리콘을 포함할 수 있다. 상기 제2채널은 진성 폴리실리콘 또는 N형 폴리실리콘을 포함할 수 있다. 상기 오픈부의 저면은 상기 절연층과 상기 제2도전층이 접하는 계면보다 상기 제1도전층과 상기 제2도전층이 접하는 계면에 더 인접하게 형성될 수 있다. 상기 제3도전층은 평판형태를 갖고, 상기 광전변환소자에 대응하는 면적을 가질 수 있다. 상기 제1도전층은 상기 제2도전층과 서로 다른 도전형을 갖고, 상기 제3도전층은 상기 제2도전층과 동일한 도전형을 가질 수 있다. 상기 제1도전층 및 상기 제2도전층은 기판에 형성된 불순물영역 또는 기판 상에 형성된 에피층을 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서는 입사광에 응답하여 광전하를 생성하는 광전변환소자; 및 상기 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터를 포함하고, 상기 전송 트랜지스터는, 직렬로 연결되어 상기 광전변환소자와 상기 플로팅디퓨전 사이에 접속되고, 서로 다른 문턱전압을 갖는 제1트랜지스터 및 제2트랜지스터를 포함할 수 있다.
또한, 실시예에 따른 이미지 센서에서 상기 전송 트랜지스터는, 일측이 상기 제2트랜지스터의 게이트에 연결되고, 타측이 상기 플로팅디퓨전에 연결된 부스팅 캐패시터를 더 포함할 수 있다. 상기 부스팅 캐패시터는 상기 제2트랜지스터의 게이트와 상기 제2트랜지스터의 드레인에 연결된 상기 플로팅디퓨전 사이의 기생 캐패시터를 포함할 수 있다. 상기 제1트랜지스터의 게이트, 상기 제2트랜지스터의 게이트 및 상기 부스팅 캐패시터의 일측 전극은 상호 연결된 것일 수 있다.
상기 제1트랜지스터 및 상기 제2트랜지스터는 서로 동일한 도전형을 갖는 트랜지스터일 수 있다. 상기 제1트랜지스터의 제1채널은 상기 제2트랜지스터의 제2채널과 다른 도전형을 가질 수 있다. 상기 제1트랜지스터는 상기 광전변환소자와 상기 제2트랜지스터 사이에 접속되어 증강모드로 동작하라 수 있다. 상기 제2트랜지스터는 상기 제1트랜지스터와 상기 플로팅디퓨전 사이에 접속되어 증강모드 또는 공핍모드로 동작할 수 있다. 상기 제2트랜지스터는 박막 트랜지스터를 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서의 제조방법은 제1도전층 상에 형성된 제2도전층을 포함하는 광전변환소자를 형성하는 단계; 상기 광전변환소자 상에 절연층 및 제3도전층을 순차적으로 형성하는 단계; 상기 제3도전층 및 상기 절연층을 선택적으로 식각하여 상기 제2도전층을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 포함한 구조물 표면을 따라 서로 다른 도전형을 가지면 상호 연결된 제1채널과 제2채널을 포함하는 채널층을 형성하는 단계; 상기 채널층 상에 상기 오픈부를 매립하고, 일부가 상기 제3도전층과 중첩되는 전송 게이트를 형성하는 단계를 포함할 수 있다.
상기 오픈부를 형성하는 단계에서, 상기 제3도전층 및 상기 절연층을 식각한 후, 연속해서 상기 오픈부의 저면이 상기 절연층과 상기 제2도전층이 접하는 계면보다 상기 제1도전층과 상기 제2도전층이 접하는 계면에 더 인접하도록 상기 제2도전층을 일부 식각할 수 있다. 또 다른 방법으로, 상기 채널층을 형성하는 단계는, 상기 오픈부를 포함하는 구조물 표면을 따라 상기 제1채널과 동일한 도전형을 갖는 예비-채널층을 형성하는 단계; 상기 예비-채널층 상에 상기 오픈부를 일부 갭필하는 희생층을 형성하는 단계; 상기 희생층으로 인해 노출된 상기 예비-채널층에 대한 카운터 도핑을 실시하여 제2채널을 형성하는 단계; 및 상기 희생층을 제거하는 단계를 포함할 수 있다. 상기 채널층을 형성하는 단계는, 상기 오픈부를 포함하는 구조물 표면을 따라 예비-채널층을 형성하는 단계; 어닐을 진행하여 상기 제2도전층 내부의 불순물을 상기 제2도전층과 접하는 상기 예비-채널층으로 확산시켜 제1채널을 형성하는 단계를 포함할 수 있다. 또한, 상기 예비-채널층 상에 상기 제1채널을 덮는 희생층을 형성하는 단계; 상기 희생층으로 인해 노출된 상기 예비-채널층에 대한 불순물 도핑공정을 진행하여 제2채널을 형성하는 단계; 및 상기 희생층을 제거하는 단계를 더 포함할 수 있다. 상기 제1채널은 상기 제2도전층에 접하도록 형성하고, 상기 제2채널은 상기 절연층 및 상기 제3도전층에 접하도록 형성할 수 있다. 상기 제1채널은 상기 제2도전층과 동일한 도전형을 갖도록 형성할 수 있다. 상기 제1채널 및 상기 제2채널은 동일한 물질을 포함할 수 있다. 상기 제1채널은 P형 폴리실리콘을 포함할 수 있다. 상기 제2채널은 진성 폴리실리콘 또는 N형 폴리실리콘을 포함할 수 있다. 상기 제1도전층은 상기 제2도전층과 서로 다른 도전형을 갖고, 상기 제3도전층은 상기 제2도전층과 동일한 도전형을 가질 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 전송 트랜지스터가 서로 다른 문턱전압을 갖는 복수의 트랜지스터를 구비함으로써, 전송 트랜지스터의 전송효율을 향상시킬 수 있다.
또한, 전송 트랜지스터는 기생 캐패시터를 부스팅 캐패시터로 이용함으로써, 전송 트랜지스터의 전송효율을 더욱더 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 도시한 블럭도.
도 2는 비교예에 따른 이미지 센서 단위픽셀의 등가회로도.
도 3은 본 발명의 실시예에 따른 이미지 센서 단위픽셀의 등가회로도.
도 4는 본 발명의 실시예에 따른 전송 트랜지스터를 포함하는 이미지 센서를 도시한 평면도.
도 5는 본 발명의 실시예에 따른 전송 트랜지스터를 포함하는 이미지 센서를 도 4에 도시된 A-A'절취선을 따라 도시한 단면도.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 전송 트랜지스터를 포함하는 이미지 센서의 제조방법을 도시한 단면도.
도 7은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 이미지 센서 및 그 제조방법을 제공하기 위한 것이다. 여기서, 성능이 향상된 이미지 센서는 고화소 이미지를 제공할 수 있는 이미지 센서를 의미할 수 있다. 고화소 이미지를 제공하기 위해서는 제한된 면적내에 최대한 많은수의 단위픽셀들이 집적화된 이미지 센서가 요구된다. 따라서, 실시예에 따른 이미지 센서에서 복수의 단위픽셀들 각각은 수직 전송 게이트(vertical transfer gate)를 갖는 전송 트랜지스터(transfer transistor)를 포함하고, 전송 트랜지스터와 광전변환소자(photoelectric conversion element)가 적층된 형태를 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 1에 도시된 바와 같이, 실시예에 따른 이미지 센서는 복수의 단위픽셀(110)들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 100), 상관 이중 샘플링(correlated double sampling, CDS, 120), 아날로그-디지털 컨버터(analog digital converter, ADC, 130), 버퍼(Buffer, 140), 로우 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170) 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다.
타이밍 제너레이터(160)는 로우 드라이버(150), 상관 이중 샘플링(120), 아날로그-디지털 컨버터(130) 및 램프 신호 제너레이터(180) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성할 수 있다. 제어 레지스터(170)는 램프 신호 제너레이터(180), 타이밍 제너레이터(160) 및 버퍼(140) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성할 수 있다.
로우 드라이버(150)는 픽셀 어레이(100)를 로우라인(row line) 단위로 구동할 수 있다. 예를 들어, 로우 드라이버(150)는 복수의 로우라인(row line)들 중에서 어느 하나의 로우라인(row line)을 선택할 수 있는 선택 신호를 생성할 수 있다. 복수의 단위픽셀(110)들 각각은 입사광을 감지하여 이미지 리셋 신호와 이미지 신호를 컬럼라인(column line)을 통해 상관 이중 샘플링(120)으로 출력할 수 있다. 상관 이중 샘플링(120)은 수신된 이미지 리셋 신호와 이미지 신호 각각에 대하여 샘플링을 수행할 수 있다.
아날로그-디지털 컨버터(130)는 램프 신호 제너레이터(180)로부터 출력된 램프 신호와 상관 이중 샘플링(120)으로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력할 수 있다. 타이밍 제너레이터(160)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(140)로 출력할 수 있다. 램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 제어 하에 동작할 수 있다.
버퍼(140)는 아날로그-디지털 컨버터(130)로부터 출력된 복수의 디지털 신호 각각을 저장한 후 이들 각각을 감지 증폭하여 출력할 수 있다. 따라서, 버퍼(140)는 메모리(미도시)와 감지증폭기(미도시)를 포함할 수 있다. 메모리는 카운트 값을 저장하기 위한 것이며, 카운트 값은 복수의 단위픽셀(110)들로부터 출력된 신호에 연관된 카운트 값을 의미한다. 감지증폭기는 메모리로부터 출력되는 각각의 카운트 값을 감지하여 증폭할 수 있다.
여기서, 고화소 이미지를 제공하기 위해서는 픽셀 어레이(100) 내 집적되는 단위픽셀(110)의 수를 필연적으로 증가시켜야만 한다. 즉, 제한된 면적내에 더 많은 단위픽셀(110)을 집적시켜야 하며, 이를 위해 단위픽셀(110)의 물리적 사이즈를 감소시켜야만 한다. 그러나, 이미지 센서는 입사광에 응답하여 각각의 단위픽셀에서 생성된 픽셀 신호를 기반으로 동작하기 때문에 단위픽셀(110)의 물리적 사이즈를 감소시키면, 단위픽셀(100)의 특성이 열화될 수 밖에 없다.
<여기까지 동일함>
고집적화에 따른 단위픽셀(100)의 특성 열화를 방지하기 위해 광전변환소자의 필펙터(Fill factor)를 최대화시킬 수 있도록 광전변환소자와 픽셀 트랜지스터 특히, 전송 트랜지스터가 적층된 3차원 픽셀 구조가 제안되었다. 3차원 픽셀 구조에서의 전송 트랜지스터는 광전변환소자 상에 형성되고, 전송 트랜지스터의 온/오프특성에 따라 단위픽셀(100)의 특성을 좌우할 수 있다. 따라서, 후술하는 실시예에서는 3차원 픽셀 구조를 갖는 이미지 센서에서 향상된 온/오프특성을 갖는 전송 트랜지스터를 구비한 이미지 센서 및 그 제조방법을 제공한다.
도 2는 비교예에 따른 이미지 센서 단위픽셀의 등가회로도이고, 도 3은 본 발명의 실시예에 따른 이미지 센서 단위픽셀의 등가회로도이다.
먼저, 도 2를 참조하여 비교예에 따른 단위픽셀의 등가회로도를 살펴보면, 광전변환소자(PD), 전송 트랜지스터(Tx, transfer transistor), 리셋 트랜지스터(Rx, reset transistor), 소스 팔로워 트랜지스터(SFx, source follower transister) 및 선택 트랜지스터(Sx, selection transistor)를 포함할 수 있다.
광전변환소자(PD)는 포토다이오드(photodiode)일 수 있다. 광전변환소자(PD)는 접지전압으로 설정된 제2노드(VSS)와 전송 트랜지스터(Tx) 사이에 접속될 수 있다. 리셋 트랜지스터(Rx)는 전송 트랜지스터(Tx)와 전원전압으로 설정된 제1노드(VDD) 사이에 접속될 수 있고, 리셋 트랜지스터(Rx)와 전송 트랜지스터(Tx) 사이에 플로팅디퓨전(FD)이 접속될 수 있다. 소스 팔로워 트랜지스터(SFx)의 게이트는 플로팅디퓨전(FD)에 접속될 수 있다. 소스 팔로워 트랜지스터(SFx)의 일측은 제1노드(VDD)에 접속될 수 있고, 타측은 선택 트랜지스터(Sx)에 접속될 수 있다. 선택 트랜지스터(Sx)의 게이트는 로우 드라이버로부터 연장된 로우라인에 접속될 수 있고, 선택 트랜지스터(Sx)는 컬럼라인에 접속될 수 있다.
다음으로, 비교예에 따른 이미지 센서의 단위픽셀 동작을 살펴보면, 로우 드라이버로부터 로우라인를 통해 인가된 선택신호에 응답하여 선택 트랜지스터(Sx)가 턴온(turn on)되면서 특정 단위픽셀이 선택된다. 이어서, 광전변환소자(PD)로 유입되는 입사광을 차단한 상태에서 리셋 트랜지스터(Rx)를 턴온시켜 플로팅디퓨전(FD)을 리셋시킨다. 이어서, 리셋 트랜지스터(Rx)를 턴오프(turn off)시키고, 일정 시간 예컨대, 인티그레인션 타임(integration time) 동안 광전변환소자(PD)에 입사광을 조사하여 광전하(photocharge)를 생성한다. 인티그레이션 타임 후, 전송 트랜지스터(Tx)를 턴온시켜 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)로 전달하고, 전달된 광전하는 플로팅디퓨전(FD)에 저장된다. 플로팅디퓨전(FD)에 저장된 광전하량에 비례하여 소스 팔로워 트랜지스터(SFx)의 게이트 바이어스가 변화되고, 플로팅디퓨전(FD)에 저장된 광전하량에 응답하여 전원전압에 대응하는 출력전압 즉, 이미지 신호가 컬럼라인(column line)으로 출력된다.
여기서, 전송 트랜지스터(Tx)의 온/오프특성에 따라 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송효율이 결정되며, 전송효율이 증가할수록 단위픽셀의 특성을 향상시킬 수 있다. 예를 들어, 전송효율이 증가할수록 상관 이중 샘플링(도 1의 도면부호 '120' 참조)으로 입력되는 이미지 리셋 신호와 이미지 신호 사이의 차이를 증가시킬 수 있으며, 이를 통해 이미지의 품질을 향상시킬 수 있다.
이어서, 도 3을 참조하여 실시예에 따른 단위픽셀의 등가회로도를 살펴보면, 비교예에 따른 단위픽셀의 등가회로도와 같이 광전변환소자(PD), 전송 트랜지스터(Tx), 리셋 트랜지스터(Rx), 소스 팔로워 트랜지스터(SFx) 및 선택 트랜지스터(Sx)를 포함할 수 있다. 그리고, 단위픽셀의 동작방법도 비교예와 동일할 수 있다.
그러나, 실시예에 따른 단위픽셀은 비교예에 따른 단위픽셀 대비 전송 트랜지스터(Tx)의 구성이 상이하다. 구체적으로, 실시예에 따른 전송 트랜지스터(Tx)는 직렬로 연결되고 서로 다른 문턱전압을 갖는 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)를 포함할 수 있다. 또한, 실시예에 따른 전송 트랜지스터(Tx)는 일측이 제1트랜지스터(TR1)의 게이트 및 제2트랜지스터(TR2)의 게이트에 연결되고, 타측이 플로팅디퓨전(FD)에 연결된 부스팅 캐패시터(CB)를 포함할 수 있다.
제1트랜지스터(TR1)의 게이트와 제2트랜지스터(TR2)의 게이트는 상호 연결되어 동일한 전송신호를 인가받을 수 있다. 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)는 서로 동일한 도전형의 트랜지스터일 수 있다. 예를 들어, 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)는 N형 트랜지스터일 수 있다. 이때, 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)가 서로 다른 문턱전압을 갖도록 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)는 서로 다른 도전형의 채널(CH1, CH2)을 가질 수 있다. 구체적으로, 광전변환소자(PD)와 제2트랜지스터(TR2) 사이에 접속된 제1트랜지스터(TR1)는 P형인 제1채널(CH1)을 가질 수 있다. 제1트랜지스터(TR1)는 증강모드로 동작할 수 있다. 반면에, 제1트랜지스터(TR1)와 리셋 트랜지스터(Rx) 사이에 접속된 제2트랜지스터(TR2)는 진성 또는 N형인 제2채널(CH2)을 가질 수 있다. 제2트랜지스터(TR2)는 증강모드 또는 공핍모드로 동작할 수 있다. 제2트랜지스터는 박막 트랜지스터 형태를 가질 수 있다. 따라서, 제1트랜지스터(TR1)의 게이트 및 제2트랜지스터(TR2)의 게이트 즉, 전송 게이트에 인가되는 전송신호에 따라 두 트랜지스터 모두 온상태 또는 오프상태를 갖거나, 또는 어느 하나의 트랜지스터만 온상태 또는 오프상태를 갖도록 제어할 수 있다. 즉, 복수의 트랜지스터를 이용하여 전송 트랜지스터(Tx)의 온/오프를 제어함으로써, 온/오프특성을 향상시킬 수 있다. 따라서, 전송 트랜지스터(Tx)의 전송효율을 향상시킬 수 있다.
부스팅 캐패시터(CB)는 제2트랜지스터(TR2)의 게이트와 제2트랜지스터(TR2)의 드레인 즉, 플로팅디퓨전(FD) 사이에서 발생된 기생 캐패시터를 포함할 수 있다. 부스팅 캐패시터(CB)는 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)에 전송신호가 인가되어 리셋된 플로팅디퓨전(FD) 즉, 기준전압 또는 전원전압으로 셋팅된 플로팅디퓨전(FD)에 광전변환소자(PD)에서 생성된 광전하를 전달할 때, 전송 게이트에 인가되는 전송신호에 기인한 커플링(Coupling) 현상으로 인해 플로팅디퓨전(FD)의 전위를 증가시킬 수 있다. 이로써, 직렬로 연결된 제1트랜지스터(TR1) 및 제2트랜지스터(TR2) 사이 즉, 광전변환소자(PD)와 플로팅디퓨전(FD) 사이의 전위 차이를 증가시킬 수 있고, 이를 통해 전송 트랜지스터(Tx)의 전송효율을 더욱더 향상시킬 수 있다.
한편, 상술한 실시예에서는 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)가 N형 트랜지스터인 경우를 예시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1트랜지스터(TR1) 및 제2트랜지스터(TR2)는 P형 트랜지스터일 수도 있다. 이 경우, 제1채널은 N형일 수 있고, 제2채널은 진성 또는 P형일 수 있다.
이하에서는, 도면을 참조하여 제한된 면적내에서 구현할 수 있고, 제1트랜지스터, 제2트랜지스터 및 부스팅 캐패시터를 포함하는 전송 트랜지스터의 구조에 대해 상세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 전송 트랜지스터를 포함하는 이미지 센서를 도시한 평면도이고, 도 5는 본 발명의 실시예에 따른 전송 트랜지스터를 포함하는 이미지 센서를 도 4에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 실시예에 따른 이미지 센서는 제1도전층(204)과 제2도전층(206)이 적층된 구조를 갖는 광전변환소자(PD) 및 기판(200)에 형성되어 인접한 광전변환소자(PD) 사이를 분리하는 소자분리구조물(202)을 포함할 수 있다.
광전변환소자(PD)는 포토다이오드(photodiode)를 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 제1도전층(204) 및 제1도전층(204) 상에 형성되고 제1도전층(204)과 다른 도전형을 갖는 제2도전층(206)을 포함할 수 있다. 이때, 제1도전층(204)은 N형일 수 있고, 제2도전층(206)은 P형일 수 있다. 제1도전층(204) 및 제2도전층(206)은 기판(200)에 불순물을 이온주입하여 형성된 불순물영역이거나, 또는 소정의 불순물이 도핑된 에피층을 포함할 수 있다. 여기서, 에피층은 실리콘에피층일 수 있다. 따라서, 제1도전층(204)은 기판(200)에 형성된 N형 불순물영역 또는 기판(200) 상에 형성된 N형 실리콘에피층을 포함할 수 있다. 그리고, 제2도전층(206)은 기판(200)에 형성된 P형 불순물영역 또는 기판(200) 상에 P형 실리콘에피층을 포함할 수 있다. 제1도전층(204)은 전송 트랜지스터(Tx)의 접합영역 특히, 제1트랜지스터(TR1)의 접합영역으로도 작용할 수 있다. 참고로, 접합영역은 소스영역 또는 드레인영역을 의미한다.
기판(200)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 물질을 포함할 수 있다. 즉, 기판(200)은 단결정의 실리콘 함유 물질을 포함할 수 있다. 그리고, 기판(200)은 씨닝공정(thinning process)을 통해 박막화된 기판일 수 있다. 예를 들어, 기판(200)은 씨닝공정을 통해 박막화된 벌크 실리콘 기판일 수 있다.
소자분리구조물(202)은 STI(Shallow Trench Isolation), DTI(Deep Trench Isolation) 또는 불순물영역을 포함할 수 있다. 불순물영역은 기판(200)에 불순물을 이온주입하여 형성된 것일 수 있다. 예를 들어, 불순물영역은 기판(200)에 P형 불순물인 보론(Boron)을 주입하여 형성된 P형 불순물영역일 수 있다. 소자분리구조물(202)은 STI, DTI 또는 불순물영역 중 어느 하나로 구성되거나, 또는 둘 이상이 혼합되어 구성될 수 있다. 예를 들어, 광전변환소자(PD)를 둘러싸고, 인접한 광전변화소자(PD) 사이를 분리하는 소자분리구조물(202)은 DTI 이거나, 또는 DTI와 불순물영역이 결합된 구조일 수 있다.
또한, 실시예에 따른 이미지 센서는 광전변환소자(PD) 상에 형성된 절연층(208), 절연층(208) 상에 형성된 제3도전층(210) 및 오픈부(212)를 포함할 수 있다. 오픈부(212)는 제3도전층(210) 및 절연층(208)을 관통하여 제2도전층(206)은 노출시킬 수 있다.
절연층(208)은 광전변환소자(PD)와 제3도전층(210) 사이를 분리시키는 역할을 수행한다. 또한, 절연층(208)은 전송 트랜지스터(Tx)가 요구하는 채널길이 특히, 제2트랜지스터(TR2)가 요구하는 채널길이를 제공하는 역할도 수행할 수 있다. 제2트랜지스터(TR2)의 채널길이는 절연층(208)의 두께를 조절하는 방법으로 제어할 수 있다. 절연층(208)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상의 포함할 수 있다.
제3도전층(210)은 전송 트랜지스터(Tx)의 접합영역 특히, 제2트랜지스터(TR2)의 접합영역으로 작용할 수 있다. 또한, 제3도전층(210)은 플로팅디퓨전(FD)으로 작용할 수도 있다. 또한, 제3도전층(210)은 전송 트랜지스터(Tx)의 부스팅 캐패시터(CB)의 일측 전극으로 작용할 수도 있다. 제3도전층(210)은 평판형태를 가질 수 있고, 광전변환소자(PD)에 대응하는 면적을 가질 수 있다. 이는, 충분한 정전 용량을 갖는 플로팅디퓨전(FD)을 제공하기 위함이다. 제3도전층(210)은 제1도전층(204)과 동일한 도전형을 가질 수 있다. 예를 들어, 제3도전층(210)의 도전형은 N형일 수 있다. 제3도전층(210)은 반도체 물질 또는 금속성 물질을 포함할 수 있다. 예를 들어, 제3도전층(210)은 실리콘 함유 물질을 포함할 수 있고, 실리콘 함유 물질은 단결정의 실리콘 또는 폴리실리콘을 포함할 수 있다. 참고로, 단결정의 실리콘은 실리콘에피층일 수 있다.
오픈부(212)는 전송 트랜지스터(Tx)의 채널층(214) 및 전송 게이트(220)가 형성될 공간을 제공하기 위한 것이다. 오픈부(212)의 평면형상은 삼각형 이상의 다각형, 원형 또는 타원형일 수 있다. 오픈부(212)는 제3도전층(210) 및 절연층(208)을 관통하고, 저면 및 하부영역의 측벽이 제2도전층(206)에 접할 수 있다. 즉, 오픈부(212)의 저면이 제2도전층(206)과 절연층(208)이 접하는 계면보다 제1도전층(204)과 제2도전층(206)이 접하는 계면에 더 인접할 수 있다. 이는, 제1트랜지스터(TR1)의 동작특성을 향상시키기 위함이다. 한편, 본 실시예에서는 오픈부(212)가 하나인 경우를 예시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 오픈부(212)는 복수개가 형성될 수도 있다.
또한, 실시예에 따른 이미지 센서는 오픈부(212) 표면을 따라 형성된 채널층(214) 및 채널층(214) 상에 형성되어 오픈부(212)를 매립하고, 일부가 제3도전층(210) 상부에 형성되어 제3도전층(210)과 중첩되는 전송 게이트(220)를 포함할 수 있다.
채널층(214)은 서로 다른 도전형을 갖고 상호 연결된 제1채널(CH1)과 제2채널(CH2)을 포함할 수 있다. 제2채널(CH2)은 제1채널(CH1)과 상이한 도전형을 갖기 때문에 제1트랜지스터(TR1)와 제2트랜지스터(TR2)의 문턱전압은 서로 상이할 수 있다. 채널층(214)은 구조물 표면을 따라 일정한 두께를 가질 수 있다. 채널층(214)은 실리콘 함유 물질을 포함할 수 있다. 실리콘 함유 물질은 폴리실리콘을 포함할 수 있다. 예를 들어, 채널층(214)은 진성 폴리실리콘, 보론(B) 등의 P형 불순물이 도핑된 P형 폴리실리콘 또는 인(P), 아세닉(As) 등의 N형 불순물이 도핑된 N형 폴리실리콘을 포함할 수 있다. 여기서, 진성 폴리실리콘은 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘을 포함할 수 있다. 또한, 진성 폴리실리콘은 불순물이 도핑된 도프드(Doped) 폴리실리콘이지만, 전기적으로 언도프드 폴리실리콘과 동일한 상태를 갖는 것도 포함할 수 있다.
채널층(214)에서 제1채널(CH1)은 제2도전층(206)과 접하는 오픈부(212)의 표면을 따라 형성된 것일 수 있다. 즉, 제1채널(CH1)은 제2도전층(206)에 접할 수 있다. 제1채널(CH1)은 제2도전층(206)과 동일한 도전형을 가질 수 있다. 예를 들어, 제1채널(CH1)의 도전형은 P형일 수 있다. 따라서, 제1채널(CH1)은 P형 폴리실리콘을 포함할 수 있다. 제1채널(CH1)을 갖는 제1트랜지스터(TR1)는 증강모드로 동작할 수 있다. 제1트랜지스터(TR1)가 요구하는 문턱전압의 크기는 제1채널(CH1)의 불순물 도핑농도에 따라 조절할 수 있다.
채널층(214)에서 제2채널(CH2)은 절연층(208)의 측벽, 제3도전층(210)의 측벽 및 제3도전층(210)의 상부면에 접할 수 있다. 제1채널(CH1)과 다른 도전형을 갖는 제2채널(CH2)의 도전형은 진성이거나, 또는 N형일 수 있다. 따라서, 제2채널(CH2)은 진성 폴리실리콘 또는 N형 폴리실리콘을 포함할 수 있다. 구체적으로, 제2채널(CH2)이 진성 폴리실리콘을 포함하는 경우에 제2트랜지스터(TR2)는 오프상태에서 제2채널(CH2)이 비활성화된 상태를 유지하는 증강모드(enhancement mode)로 동작할 수 있다. 반면에, 제2채널(CH2)이 N형 폴리실리콘을 포함하는 경우에 제2트랜지스터(TR2)는 오프상태에서 제2채널(CH2)이 활성화된 상태를 유지하는 공핍모드(depletion mode)로 동작할 수 있다.
전송 게이트(220)는 게이트절연막(216) 및 게이트전극(218)을 포함할 수 있다. 게이트절연막(216)은 채널층(214) 상에 형성되어 구조물 표면을 따라 일정한 두께를 가질 수 있다. 게이트절연막(216)은 부스팅 캐패시터(CB)의 유전막으로 작용할 수도 있다. 게이트절연막(216)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.
게이트전극(218)은 게이트절연막(216) 상에 형성되어 오픈부(212) 내부를 매립하고, 일부가 제3도전층(210) 상부에 형성되어 수직하게 제3도전층(210)과 중첩되는 'T'자 형태를 가질 수 있다. 오픈부(212) 위로 형성된 게이트전극(218)의 평면형상은 삼각형 이상의 다각형, 원형 또는 타원형일 수 있으며, 오픈부(212)의 평면형상과 동일할 수 있다. 게이트전극(218)은 반도체 물질 또는 금속성 물질을 포함할 수 있다. 게이트전극(218)이 오픈부(212)에 매립된 형태를 갖기 때문에 제1트랜지스터(TR1) 및 제2트렌지스터는 게이트전극(218)을 공유하는 형태를 가질 수 있다. 그리고, 게이트전극(218)은 제3도전층(210)과 함께 부스팅 캐패시터(CB)의 전극으로 작용할 수 있다. 구체적으로, 수직하게 제3도전층(210)과 전송 게이트(220)가 중첩되는 영역이 부스팅 캐패시터(CB)로 작용할 수 있다. 즉, 부스팅 캐패시터(CB)는 제3도전층(210), 게이트절연막(216) 및 게이트전극(218)이 적층된 구조의 캐패시터를 포함할 수 있으며, 이는 실시예에 따른 전송 트랜지스터에서 전송 게이트(220)와 접합영역 즉, 제3도전층(210) 사이에서 발생된 기생 캐패시터이다. 부스팅 캐패시터(CB)의 정전 용량은 제3도전층(210)과 전송 게이트(220)가 중첩되는 면적에 따라서 조절할 수 있다. 이처럼, 제3도전층(210)과 전송 게이트(220)가 중첩되는 영역에서 발생하는 기생 캐패시터를 이용하여 별도의 추가 공정 및 추가 면적의 소모 없이 전송 트랜지스터(Tx)의 전송효율을 향상시킬 수 있는 부스팅 캐패시터(CB)를 제공할 수 있다.
도면에 도시하지는 않았지만, 실시예에 따른 이미지 센서는 기판(200)의 입사면 상에 형성된 색분리소자(color seperation element) 및 색분리소자 상의 집광소자(light focusing element)를 포함할 수 있다. 색분리소자는 컬러필터를 포함할 수 있고, 컬러필터는 레드 필터(red filter), 그린 필터(green filter), 블루 필터(blue filter), 사이언 필터(cyan filter), 옐로우 필터(yellow filter), 마젠타 필터(magenta filter), 화이트필터(white filter), 블랙필터(black filter), 적외선차단필터(IR cutoff filter) 등을 포함할 수 있다. 집광소자는 디지털 렌즈(digital lens) 또는 반구형 렌즈(hemispherical lens)를 포함할 수 있다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 전송 트랜지스터를 포함하는 이미지 센서의 제조방법을 도시한 단면도이다.
도 6a에 도시된 바와 같이, 기판(10)에 각각의 단위픽셀영역을 정의하는 소자분리구조물(12)을 형성한다. 기판(10)은 반도체 기판을 포함할 수 있고, 반도체 기판은 실리콘 함유 물질을 포함할 수 있다. 예를 들어, 기판(10)은 벌크 실리콘 기판일 수 있다.
소자분리구조물(12)은 STI(Shallow Trench Isolation), DTI(Deep Trench Isolation) 또는 불순물영역을 포함할 수 있다. 불순물영역은 기판(10)에 불순물 예컨대, P형 불순물을 이온주입하여 형성된 것일 수 있다. 소자분리구조물(12)은 STI, DTI 또는 불순물영역 중 어느 하나로 구성되거나, 또는 둘 이상이 혼합되어 구성될 수 있다.
다음으로, 광전변환소자(18)를 형성한다. 광전변환소자(18)는 포토다이오드로 형성할 수 있다. 예를 들어, 광전변환소자(18)는 서로 다른 도전형을 갖는 제1도전층(14) 및 제2도전층(16)을 포함할 수 있다. 제1도전층(14)은 N형일 수 있고, 제2도전층(16)은 P형일 수 있다.
제1도전층(14) 및 제2도전층(16)은 기판(10)에 소정의 불순물을 이온주입하여 불순물영역으로 형성할 수 있다. 또한, 제1도전층(14) 및 제2도전층(16) 기판(10)에 소정의 불순물이 도핑된 도전층 예컨대, 에피층으로 형성할 수도 있다. 따라서, 제1도전층(14)은 N형 불순물영역 또는 N형 실리콘에피층을 포함할 수 있고, 제2도전층(16)은 P형 불순물영역 또는 P형 실리콘에피층을 포함할 수 있다.
도 6b에 도시된 바와 같이, 광전변환소자(18)를 포함하는 기판(10)상에 절연층(20)을 형성한다. 절연층(20)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.
다음으로, 절연층(20) 상에 제3도전층(22)을 형성한다. 제3도전층(22)은 제1도전층(14)과 동일한 도전형을 가질 수 있다. 따라서, 제3도전층(22)은 N형일 수 있다. 제3도전층(22)은 반도체 물질 또는 금속성 물질을 포함할 수 있다. 예를 들어, 제3도전층(22)은 실리콘 함유 물질을 포함할 수 있고, 실리콘 함유 물질은 단결정의 실리콘 또는 폴리실리콘을 포함할 수 있다. 참고로, 단결정의 실리콘은 실리콘에피층일 수 있다.
다음으로, 제3도전층(22) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 제3도전층(22), 절연층(20) 및 제2도전층(16)을 식각하여 오픈부(24)를 형성한다. 오픈부(24)를 형성하기 위한 식각공정은 건식식각으로 진행할 수 있다. 여기서, 오픈부(24)를 형성하기 위한 식각공정은 제3도전층(22) 및 절연층(20)을 관통한 후, 오픈부(24)의 저면이 제2도전층(16)과 절연층(20)이 접하는 계면보다 제1도전층(14)과 제2도전층(16)이 접하는 계면에 더 인접하도록 제2도전층(16) 일부를 식각하는 일련의 공정으로 진행할 수 있다.
도 6c에 도시된 바와 같이, 오픈부(24)를 포함하는 구조물 표면을 따라 채널층(30)을 형성한다. 채널층(30)은 오픈부(24)를 포함한 구조물 표면을 따라 일정한 두께를 갖도록 형성할 수 있다. 채널층(30)은 서로 다른 도전형을 갖고 상호 연결된 제1채널(26)과 제2채널(28)을 포함할 수 있다. 채널층(30)은 실리콘 함유 물질을 포함할 수 있다. 실리콘 함유 물질은 폴리실리콘을 포함할 수 있다. 예를 들어, 채널층(30)은 진성 폴리실리콘, 보론(B) 등의 P형 불순물이 도핑된 P형 폴리실리콘 또는 인(P), 아세닉(As) 등의 N형 불순물이 도핑된 N형 폴리실리콘을 포함할 수 있다. 구체적으로, 제1채널(26)은 P형 폴리실리콘을 포함할 수 있고, 제2채널(28)은 진성 폴리실리콘 또는 N형 폴리실리콘을 포함할 수 있다.
제1채널(26) 및 제2채널(28)을 포함하는 채널층(30)은 오픈부(24)를 포함하는 구조물 표면을 따라 제1채널(26)이 요구하는 특성을 갖는 예비-채널층을 형성한다. 예를 들어, 예비-채널층은 제1채널(26)과 동일한 도전형을 가질 수 있다. 예비-채널층은 P형 폴리실리콘으로 형성할 수 있다. 이어서, 예비-채널층 상에 오픈부(24)의 하부영역을 매립하는 희생층(32)을 형성한다. 여기서, 오픈부(24)의 하부영역은 제2도전층(16)에 형성된 오픈부(24)를 의미할 수 있다. 이어서, 희생층(32)으로 인해 노출된 예비-채널층에 대해 카운터 도핑을 실시하여 제2채널(28)이 요구하는 특성을 갖도록 한다. 예를 들어, 노출된 예비-채널층의 도전형이 진성 또는 N형이 되도록 카운터 도핑을 진행한다. 이어서, 희생층(32)을 제거하는 일련의 공정을 통해 채널층(30)을 형성할 수 있다.
또 다른 방법으로, 제1채널(26) 및 제2채널(28)을 포함하는 채널층(30)은 오픈부(24)를 포함하는 구조물 표면을 따라 예비-채널층을 형성한다. 이때, 예비-채널층은 진성 폴리실리콘 예컨대, 언도프드 폴리실리콘으로 형성할 수 있다. 이어서, 어닐공정을 실시하여 제2도전층(16) 내부의 불순물 즉, P형 불순물을 제2도전층(16)과 접하는 예비-채널층에 확산시켜 제1채널(26)을 형성한다. 이때, 제2채널(28)이 진성 폴리실리콘을 포함하는 경우에는 어닐공정까지 진행하여 채널층(30)을 형성할 수 있다. 반면에, 제2채널(28)이 N형 폴리실리콘을 포함하는 경우, 예비-채널층 상에 제1채널(26)을 덮는 희생층(32)을 형성하고, 희생층(32)으로 인해 노출된 예비-채널층에 대해 불순물 도핑공정을 진행하여 제2채널(28)을 형성한다. 이이서, 희생층(32)을 제거하는 일련의 공정을 통해 채널층(30)을 형성할 수 있다.
도 6d에 도시된 바와 같이, 채널층(30) 상에 게이트절연막(34) 및 게이트전극(36)이 적층된 구조를 갖는 전송 게이트(38)를 형성한다. 전송 게이트(38)는 오픈부(24)를 매립하고, 일부가 제3도전층(22)과 중첩되는 'T'자 형태를 갖도록 형성할 수 있다. 게이트절연막(34)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다. 게이트전극(36)은 반도체 물질 또는 금속성 물질을 포함할 수 있다.
다음으로, 전송 게이트(38)를 포함하는 구조물 상에 마스크패턴(미도시)을 형성한 후, 광전변환소자(18)에 대응하는 면적을 갖도록 제3도전층(22)을 식각한다. 이로써, 인접한 단위픽셀 사이의 제3도전층(22)을 분리시킬 수 있다.
한편, 제3도전층(22)을 식각한 후, 마스크패턴을 식각장벽으로 절연층(20)을 식각할 수도 있다.
이후, 공지된 제조방법을 통해 이미지 센서를 완성할 수 있다.
상술한 실시예들에 따른 이미지 센서는 다양한 전자장치 또는 시스템에 이용될 수 있다. 이하에서는, 도 7을 참조하여 카메라에 본 발명의 실시예에 따른 이미지 센서를 적용한 경우를 예시하여 설명하기로 한다.
도 7은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
도 7을 참조하여, 실시예들에 따른 이미지 센서를 구비한 전자장치는 정지영상 또는 동영상을 촬영할 수 있는 카메라일 수 있다. 전자장치는 광학 시스템(310, 또는, 광학 렌즈), 셔터 유닛(311), 이미지 센서(300) 및 셔터 유닛(311)을 제어/구동하는 구동부(313) 및 신호 처리부(312)를 포함할 수 있다.
광학 시스템(310)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(300)의 픽셀 어레이로 안내한다. 광학 시스템(310)은 복수의 광학 렌즈로 구성될 수 있다. 셔터 유닛(311)은 이미지 센서(300)에 대한 광 조사 기간 및 차폐 기간을 제어한다. 구동부(313)는 이미지 센서(300)의 전송 동작과 셔터 유닛(311)의 셔터 동작을 제어한다. 신호 처리부(312)는 이미지 센서(300)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 기판 202 : 소자분리구조물
204 : 제1도전층 206 : 제2도전층
208 : 절연층 210 : 제3도전층
212 : 오픈부 214 : 채널층
216 : 게이트절연막 218 : 게이트전극
220 : 전송 게이트 PD : 광전변환소자
FD : 플로팅디퓨전 Tx : 전송 트랜지스터
TR1 : 제1트랜지스터 TR2 : 제2트랜지스터
CH1 : 제1채널 CH2 : 제2채널
CB : 부스팅 캐패시터 Rx : 리셋 트랜지스터
SFx : 소스 팔로워 트랜지스터 Sx : 선택 트랜지스터

Claims (31)

  1. 제1도전층 상에 형성된 제2도전층을 포함하는 광전변환소자;
    상기 제2도전층 상에 순차적으로 형성된 절연층 및 제3도전층;
    상기 제3도전층 및 상기 절연층을 관통하여 상기 제2도전층을 노출시키는 오픈부;
    상기 오픈부의 표면을 따라 형성되고, 서로 다른 도전형을 가지며, 상호 연결된 제1채널과 제2채널을 포함하는 채널층; 및
    상기 채널층 상에 형성되어 상기 오픈부를 매립하고, 일부가 상기 제3도전층 상부에 형성된 전송 게이트
    를 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 제3도전층 및 상기 제3도전층 상부에 형성되어 상기 제3도전층과 중첩되는 상기 전송 게이트로 구성된 부스팅 캐패시터를 더 포함하는 이미지 센서.
  3. 제1항에 있어서,
    상기 제1채널은 상기 제2도전층에 접하고, 상기 제2채널은 상기 절연층 및 상기 제3도전층에 접하는 이미지 센서.
  4. 제1항에 있어서,
    상기 제1채널은 상기 제2도전층과 동일한 도전형을 갖는 이미지 센서.
  5. 제1항에 있어서,
    상기 제1채널 및 상기 제2채널은 동일한 물질을 포함하는 이미지 센서.
  6. 제1항에 있어서,
    상기 제1채널은 P형 폴리실리콘을 포함하는 이미지 센서.
  7. 제1항에 있어서,
    상기 제2채널은 진성 폴리실리콘 또는 N형 폴리실리콘을 포함하는 이미지 센서.
  8. 제1항에 있어서,
    상기 오픈부의 저면은 상기 절연층과 상기 제2도전층이 접하는 계면보다 상기 제1도전층과 상기 제2도전층이 접하는 계면에 더 인접하게 형성된 이미지 센서.
  9. 제1항에 있어서,
    상기 제3도전층은 평판형태를 갖고, 상기 광전변환소자에 대응하는 면적을 갖는 이미지 센서.
  10. 제1항에 있어서,
    상기 제1도전층은 상기 제2도전층과 서로 다른 도전형을 갖고, 상기 제3도전층은 상기 제2도전층과 동일한 도전형을 갖는 이미지 센서.
  11. 제1항에 있어서,
    상기 제1도전층 및 상기 제2도전층은 기판에 형성된 불순물영역 또는 기판 상에 형성된 에피층을 포함하는 이미지 센서.
  12. 입사광에 응답하여 광전하를 생성하는 광전변환소자; 및
    상기 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터를 포함하고,
    상기 전송 트랜지스터는,
    직렬로 연결되어 상기 광전변환소자와 상기 플로팅디퓨전 사이에 접속되고, 서로 다른 문턱전압을 갖는 제1트랜지스터 및 제2트랜지스터
    를 포함하는 이미지 센서.
  13. 제12항에 있어서,
    상기 전송 트랜지스터는,
    일측이 상기 제2트랜지스터의 게이트에 연결되고, 타측이 상기 플로팅디퓨전에 연결된 부스팅 캐패시터를 더 포함하는 이미지 센서.
  14. 제13항에 있어서,
    상기 부스팅 캐패시터는 상기 제2트랜지스터의 게이트와 상기 제2트랜지스터의 드레인에 연결된 상기 플로팅디퓨전 사이의 기생 캐패시터를 포함하는 이미지 센서.
  15. 제13항에 있어서,
    상기 제1트랜지스터의 게이트, 상기 제2트랜지스터의 게이트 및 상기 부스팅 캐패시터의 일측 전극은 상호 연결된 이미지 센서.
  16. 제12항에 있어서,
    상기 제1트랜지스터 및 상기 제2트랜지스터는 서로 동일한 도전형을 갖는 트랜지스터인 이미지 센서.
  17. 제12항에 있어서,
    상기 제1트랜지스터의 제1채널은 상기 제2트랜지스터의 제2채널과 다른 도전형을 갖는 이미지 센서.
  18. 제12항에 있어서,
    상기 제1트랜지스터는 상기 광전변환소자와 상기 제2트랜지스터 사이에 접속되어 증강모드로 동작하는 이미지 센서.
  19. 제12항에 있어서,
    상기 제2트랜지스터는 상기 제1트랜지스터와 상기 플로팅디퓨전 사이에 접속되어 증강모드 또는 공핍모드로 동작하는 이미지 센서.
  20. 제12항에 있어서,
    상기 제2트랜지스터는 박막 트랜지스터를 포함하는 이미지 센서.
  21. 제1도전층 상에 형성된 제2도전층을 포함하는 광전변환소자를 형성하는 단계;
    상기 광전변환소자 상에 절연층 및 제3도전층을 순차적으로 형성하는 단계;
    상기 제3도전층 및 상기 절연층을 선택적으로 식각하여 상기 제2도전층을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 포함한 구조물 표면을 따라 서로 다른 도전형을 가지면 상호 연결된 제1채널과 제2채널을 포함하는 채널층을 형성하는 단계; 및
    상기 채널층 상에 상기 오픈부를 매립하고, 일부가 상기 제3도전층과 중첩되는 전송 게이트를 형성하는 단계
    를 포함하는 이미지 센서 제조방법.
  22. 제21항에 있어서,
    상기 오픈부를 형성하는 단계에서,
    상기 제3도전층 및 상기 절연층을 식각한 후, 연속해서 상기 오픈부의 저면이 상기 절연층과 상기 제2도전층이 접하는 계면보다 상기 제1도전층과 상기 제2도전층이 접하는 계면에 더 인접하도록 상기 제2도전층을 일부 식각하는 이미지 센서 제조방법.
  23. 제21항에 있어서,
    상기 채널층을 형성하는 단계는,
    상기 오픈부를 포함하는 구조물 표면을 따라 상기 제1채널과 동일한 도전형을 갖는 예비-채널층을 형성하는 단계;
    상기 예비-채널층 상에 상기 오픈부를 일부 갭필하는 희생층을 형성하는 단계;
    상기 희생층으로 인해 노출된 상기 예비-채널층에 대한 카운터 도핑을 실시하여 제2채널을 형성하는 단계; 및
    상기 희생층을 제거하는 단계
    를 포함하는 이미지 센서 제조방법.
  24. 제21항에 있어서,
    상기 채널층을 형성하는 단계는,
    상기 오픈부를 포함하는 구조물 표면을 따라 예비-채널층을 형성하는 단계;
    어닐을 진행하여 상기 제2도전층 내부의 불순물을 상기 제2도전층과 접하는 상기 예비-채널층으로 확산시켜 제1채널을 형성하는 단계
    를 포함하는 이미지 센서 제조방법.
  25. 제24항에 있어서,
    상기 예비-채널층 상에 상기 제1채널을 덮는 희생층을 형성하는 단계;
    상기 희생층으로 인해 노출된 상기 예비-채널층에 대한 불순물 도핑공정을 진행하여 제2채널을 형성하는 단계; 및
    상기 희생층을 제거하는 단계
    를 더 포함하는 이미지 센서 제조방법.
  26. 제21항에 있어서,
    상기 제1채널은 상기 제2도전층에 접하도록 형성하고, 상기 제2채널은 상기 절연층 및 상기 제3도전층에 접하도록 형성하는 이미지 센서 제조방법.
  27. 제21항에 있어서,
    상기 제1채널은 상기 제2도전층과 동일한 도전형을 갖도록 형성하는 이미지 센서 제조방법.
  28. 제21항에 있어서,
    상기 제1채널 및 상기 제2채널은 동일한 물질을 포함하는 이미지 센서 제조방법.
  29. 제21항에 있어서,
    상기 제1채널은 P형 폴리실리콘을 포함하는 이미지 센서 제조방법.
  30. 제21항에 있어서,
    상기 제2채널은 진성 폴리실리콘 또는 N형 폴리실리콘을 포함하는 이미지 센서 제조방법.
  31. 제21항에 있어서,
    상기 제1도전층은 상기 제2도전층과 서로 다른 도전형을 갖고, 상기 제3도전층은 상기 제2도전층과 동일한 도전형을 갖는 이미지 센서 제조방법.
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