CN116940111A - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本申请提供了一种半导体结构及其制备方法。所述一种半导体结构，包括：层叠设置的衬底、第一结构和第二结构；所述第一结构包括第一晶体管和第二晶体管，所述第一晶体管包括第一晶体管源极、第一晶体管沟道、第一晶体管栅极和第一晶体管漏极，所述第二晶体管包括第二晶体管源极、第二晶体管沟道、第二晶体管栅极和第二晶体管漏极，所述第一晶体管沟道为凹字型结构，第一晶体管栅极位于第一晶体管沟道的凹型结构内，所述第二晶体管沟道为凹型结构，第二晶体管栅极位于第二晶体管沟道的凹型结构内；第二结构，所述第二结构包括第一连接线，所述第一连接线被配置成电连接所述第一晶体管漏极和所述第二晶体管栅极。
Description
技术领域
本文涉及但不限于集成电路领域，涉及但不限于一种半导体结构及其制备方法，尤其涉及但不限于一种高性价比的动态随机存取存储器。
背景技术
动态随机存取存储器(DRAM)的存储单元由单个晶体管和单个电容器制成，即1T1C设计。新型的动态随机存取存储器(DRAM)仅由两个晶体管制成，没有电容器，即2T0C设计，但由于2T0C的存储单元需要4个端口完成数据的存取，在两个晶体管堆叠过程中需要布置多层金属线，造成堆叠结构的工艺复杂，成本高，目前尚未大规模进入消费市场。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本申请提出了一种存储器阵列设计与工艺解决方案，可用于堆叠式存储器阵列设计，大大简化了堆叠阵列的工艺流程，并减少了版图使用量。与传统工艺相比，制造相同2T0C的DRAM阵列的版图用量减少了三分之一，工艺步骤减少了近三成，大大降低了晶圆制造成本。
本申请提出了一种新型的可堆叠半导体氧化物存储器阵列设计以及与之对应的工艺流程，利用自对准方法形成晶体管结构(沟道与栅极通过沉积的方法形成在源极和漏极之间)，并充分利用了源漏极的金属形成字线、位线，从而大大减少了版图使用量，简化了工艺步骤。
本申请提供的技术方案聚焦在整体结构，具体尺寸可以根据工艺进行整体缩放。本申请提供的半导体结构尺寸定义可以为16F2，其中F为最小特征尺寸，F可以为大于12nm，或根据工艺的演进更小的尺寸。
第一项，本申请提供了一种半导体结构，包括：
层叠设置的衬底、第一结构和第二结构；
所述第一结构包括第一晶体管源极、第一晶体管沟道、第一晶体管漏极、第二晶体管源极、第二晶体管沟道和第二晶体管漏极，所述第一晶体管沟道为凹型结构，第一晶体管的栅极位于第一晶体管沟道的凹型结构内，所述第二晶体管沟道为凹字型结构，第二晶体管的栅极位于第二晶体管沟道的凹型结构内；
第二结构，所述第二结构包括第一连接线，所述第一连接线被配置成电连接所述第一晶体管漏极和所述第二晶体管的栅极。
第二项，如第一项所述的半导体结构，
所述衬底沿水平方向布置；
所述第一结构包括沿水平方向布置的第一晶体管源极、第一晶体管沟道、第一晶体管漏极、第二晶体管源极、第二晶体管沟道和第二晶体管漏极；
在本申请提供的一种实施方式中，所述第一结构包括依次沿水平方向布置的第一晶体管源极、第一晶体管沟道、第一晶体管漏极、第二晶体管源极、第二晶体管沟道和第二晶体管漏极，或
在本申请提供的一种实施方式中，所述第一结构包括依次沿水平方向布置的第一晶体管源极、第一晶体管沟道、第一晶体管漏极、第二晶体管漏极、第二晶体管沟道和第二晶体管源极，或
在本申请提供的一种实施方式中，所述第一结构包括依次沿水平方向布置的第一晶体管漏极、第一晶体管沟道、第一晶体管源极、第二晶体管源极、第二晶体管沟道和第二晶体管漏极，或
在本申请提供的一种实施方式中，所述第一结构包括依次沿水平方向布置的第一晶体管漏极、第一晶体管沟道、第一晶体管源极、第二晶体管漏极、第二晶体管沟道和第二晶体管源极；
在本申请提供的一种实施方式中，所述第一晶体管与所述第二晶体管之间存在空间以避免直接电连通。
第三项，如第一项或第二项所述的半导体结构，
所述半导体结构还包括第一晶体管源极连接线、第一晶体管栅极连接线、第二晶体管源极连接线和第二晶体管漏极连接线；所述第一晶体管源极连接线与所述第一晶体管源极电连接，所述第一晶体管栅极连接线与所述第一晶体管的栅极电连接，所述第二晶体管源极连接线与所述第二晶体管源极电连接，所述第二晶体管的漏极连接线与所述第二晶体管的漏极电连接；
在本申请提供的一种实施方式中，所述半导体结构还包括第三结构，所述第三结构层叠设置在所述第二结构的远离所述衬底一侧；
在本申请提供的一种实施方式中，所述半导体结构还包括第三结构，所述第三结构层叠设置在所述第二结构的远离所述衬底一侧；所述第一晶体管栅极连接线位于所述第三结构中，所述第二晶体管的源极连接线(或漏极连接线)位于所述第三结构中；所述第三结构包括所述第一晶体管栅极连接线、所述第二晶体管源极连接线(或漏极连接线)；
在本申请提供的一种实施方式中，所述第一晶体管源极连接线可以位于所述第三结构中，所述第二晶体管的漏极连接线(或源极连接线)可以位于所述第三结构中；所述第三结构还包括所述第一晶体管所述第一晶体管源极连接线和第二晶体管漏极连接线(或源极连接线)；
在本申请提供的一种实施方式中，若所述第一晶体管源极连接线不位于所述第三结构中，所述第一晶体管源极连接线即为所述第一晶体管源极，可以不额外设置第一晶体管源极结构；
在本申请提供的一种实施方式中，若所述第二晶体管源极连接线(或漏极连接线)不位于所述第三结构中，所述第二晶体管源极连接线(或漏极连接线)即为所述第二晶体管源极(或漏极)，可以不额外设置第二晶体管源极结构(或漏极结构)。
第四项，如第一项至第三项所述的半导体结构，
所述第一晶体管源极连接线、所述第二晶体管源极连接线(或漏极连接线)位于第一结构中；所述第一晶体管栅极连接线以及第二晶体管漏极的连接线(或源极连接线)位于所述第三结构中。
第五项，如第一项至第四项所述的半导体结构，
所述半导体结构还包括第一栅极介电层和第二栅极介电层；所述第一栅极介电层位于所述第一晶体管的栅极和所述第一晶体管沟道之间，所述第二栅极介电层位于所述第二晶体管的栅极和所述第二晶体管沟道之间。
在本申请提供的一种实施方式中，所述第一栅极介电层和所述第二栅极介电层的材质各自独立地选自高K材料，任选地，所述高K材料选自氧化硅、氧化铝、氧化铪和氧化钽中的任意一种或更多种。
第六项，如第一项至第五项所述的半导体结构，
所述衬底为绝缘衬底；
在本申请提供的一种实施方式中，所述第一晶体管源极、所述第一晶体管漏极、所述第一晶体管的栅极、所述第二晶体管源极、所述第二晶体管漏极和所述第二晶体管的栅极的材质各自独立地选自多晶硅、W、Mo、Al、Ru、Ta和TiN中的任意一种或更多种；
在本申请提供的一种实施方式中，所述第一结构为层状结构，所述第一结构中可以使用包括介质材料在内的材料或其他结构填充所述第一结构；
在本申请提供的一种实施方式中，所述第二结构为层状结构，所述第二结构中可以使用包括介质材料在内的材料或其他结构填充所述第二结构。
在本申请实施例提供的一种实施方式中，所述介质材料可以选自氧化硅、氮氧化硅、氮化硅和碳化硅等常见介质材料中的任意一种或更多种。
第七项，根据第一项至第六项所述的半导体结构，
所述第一晶体管沟道和所述第二晶体管沟道的材质各自独立地选自IGZO、ITO、ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxZnO、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa以及InGaSiO中的任意一种或更多种。
第八项，本申请提供了一种半导体结构的制备方法，可以用于制备第一项至第七项中任一项所述的半导体结构，包括：
在所述衬底一侧表面依次形成金属层和第一介质层，形成位于所述衬底表面的金属层和第一介质层，所述衬底沿水平方向设置，所述第一介质层位于所述金属层的远离所述衬底的表面；
形成第一类沟槽，所述第一类沟槽将金属层和所述第一介质层形成多个互不电连通的线结构；
在所述第一类沟槽的内壁上依次形成沟道和栅极，所述沟道为凹字形结构；
形成贯穿所述线结构和/或所述第一类沟槽并且与所述第一类沟槽相交的第二类沟槽，所述第二类沟槽和/或所述第一类沟槽将所述线结构和所述沟道间隔成第一晶体管和第二晶体管；
任选地，在所述第一类沟槽的内壁上依次形成沟道、栅极介电层和栅极。
形成第一类沟槽、第二类沟槽、第三类沟槽、第四类沟槽使用光刻刻蚀工艺或自对准多重曝光工艺或自组织光刻等图形工艺。
所述第一晶体管包括由所述金属层形成的第一晶体管源极、第一晶体管沟道第一晶体管栅极和由金属层形成的第一晶体管漏极；
所述第二晶体管包括由所述金属层形成的第二晶体管源极、第二晶体管沟道、第二晶体管栅极和由金属层形成的第二晶体管漏极；
在本申请提供的一种实施方式中，通过第二类沟槽形成所述第一晶体管源极连接线即为所述第一晶体管源极；即部分所述线结构未被所述第二类沟槽贯穿，该线结构作为第一晶体管源极连接线，该第一晶体管源极连接线作为所述第一晶体管源极；
在本申请提供的一种实施方式中，所述第二晶体管源极连接线即为所述第二晶体管源极；即部分所述线结构未被所述第二类沟槽贯穿，该线结构作为第二晶体管源极连接线(或漏极连接线)，该第二晶体管源极连接线(或漏极连接线)作为所述第二晶体管源极(或漏极)。
第九项，根据第一项至第八项所述的半导体结构，
所述制备方法还包括形成连接所述第一晶体管的漏极和所述第二晶体管的栅极的第一连接线：
在所述第一晶体管和所述第二晶体管的远离衬底一侧的表面以及所述第二类沟槽内沉积介质材料，形成第二介质层；
在所述第二介质层的远离衬底一侧的表面形成第三类沟槽，向所述第三类沟槽内沉积第一金属材料，形成所述第一连接线。
第十项，根据第一项至第九项所述的半导体结构，
所述制备方法还包括形成第二晶体管源极连接线或漏极连接线中的一种以及连接所述第一晶体管栅极的栅极连接线，以及任选地第二晶体管源极连接线和漏极连接线中的另一种：
形成的所述第三类沟槽还包括从所述第二介质层的远离衬底一侧的表面至所述第一晶体管栅极表面或所述第一晶体管栅极内的第二孔；
形成所述第三类沟槽时还包括从所述第二介质层的远离衬底一侧的表面至所述第二晶体管漏极(或源极)表面或所述第二晶体管漏极(或源极)内设置第一孔；
在本申请提供的一种实施方式中，形成所述第三类沟槽时还包括从所述第二介质层的远离衬底一侧的表面至所述第二晶体管源极(或漏极)表面或所述第二晶体管源极(或漏极)内设置第三孔；
在本申请提供的一种实施方式中，形成所述第三类沟槽还包括从所述第二介质层的远离衬底一侧的表面至所述第一晶体管源极表面或所述第一晶体管源极内设置第四孔；
在第三类沟槽内沉积的金属材料的远离所述衬底一侧的表面以及第二介质层的远离所述衬底一侧的表面再次沉积介质材料，形成第三介质层；
在所述第三介质层的远离衬底一侧的表面，形成第四类沟槽，向所述第四类沟槽内沉积第二金属材料；
形成所述第四类沟槽时还包括从所述第三介质层的远离衬底一侧的表面至所述第二孔中的第一金属材料表面或所述第二孔中的第一金属材料内设置第六孔；
形成所述第四类沟槽时还包括从所述第三介质层的远离衬底一侧的表面至所述第一孔中的第一金属材料表面或所述第一孔中的第一金属材料内设置第五孔；
在本申请提供的一种实施方式中，形成所述第四类沟槽时还包括从所述第三介质层的远离衬底一侧的表面至所述第三孔中的第一金属材料表面或所述第三孔中的第一金属材料内设置第七孔；
在本申请提供的一种实施方式中，形成所述第四类沟槽还包括从所述第三介质层的远离衬底一侧的表面至所述第四孔中的第一金属材料表面或所述第四孔中的第一金属材料内设置第八孔。
第十一项，根据第一项至第十项所述的半导体结构，
制备所述半导体结构共使用六层及以上光罩；
在本申请提供的一种实施方式中，制备所述半导体结构共使用六层光罩；
其中一层所述光罩用于形成所述第一类沟槽，
其中一层所述光罩用于形成所述第二类沟槽，
其中一层所述光罩用于形成所述第一孔、所述第二孔、所述第三孔和所述第四孔，
其中一层所述光罩用于形成容纳第一连接线的第三类沟槽，
其中一层所述光罩用于形成所述第五孔、所述第六孔、所述第七孔和所述第八孔，
其中一层所述光罩用于形成容纳第一晶体管栅极连接线、第二晶体管的漏极连接线(或源极连接线)、任选地第一晶体管源极连接线以及任选地第二晶体管源极连接线(或漏极连接线)的第四类沟槽。
第十二项，一种包括第一项至第七项所述的半导体结构的集成电路。
第十三项，一种电子设备，包括第十二项所述的集成电路。
第十四项，根据第十三项所述的电子设备，该电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备和移动电源中的任意一种或更多种。
又一方面，本申请提供了根据第七项至第十项中任意一种所述的制备方法制得的半导体结构。
又一方面，本申请提供了一种集成电路，包括第一项至第七项中任一项制得的半导体结构或第八项至第十一项中任一项制得的半导体结构。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书中所描述的方案来发明实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请形成衬底、第一金属层和第一介质层的示意图；
图2为本申请形成第一类沟槽的示意图；
图3为本申请形成沟道和栅极的示意图；
图4为本申请形成第二类沟槽的示意图；
图5为本申请形成第一连接线过程的示意图；
图6为本申请已形成第一连接线以及第一晶体管栅极连接线和第二晶体管源极连接线的示意图；
图7为本申请提供的2T0C的DRAM的示意图。
附图标记：1、衬底；2、金属层；3、第一介质层；4、沟道；5、栅极；6、栅极介电层；7、孔A(已沉积第一金属材料)；8、孔B(已沉积第一金属材料)；9、第一晶体管源极；10、第一晶体管栅极；11、第一晶体管漏极；12、第二晶体管漏极、13、第二晶体管栅极；14、第二晶体管源极；15、第一孔(已沉积第一金属材料)；16、第二孔(已沉积第一金属材料)；17、第一连接线(已沉积第一金属材料)；18、栅极连接线(已沉积第二金属材料)；19、源极连接线(已沉积第二金属材料)；20、第三孔(已沉积第二金属材料)；21、第四孔(已沉积第二金属材料)。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
如图1至图7所示，本申请实施例所述的半导体结构的制备方法包括以下步骤：
S10：提供衬底1。
示例性地，如图1至图7所示，所述衬底1作为半导体结构的制成部件用于制成其他部件，
示例性地，所述衬底1为绝缘衬底。
S11：如图1所示，在所述衬底1的一侧设置金属层2，并在所述金属层2的远离衬底的一侧设置第一介质层3；
示例性地，第一介质层3和金属层2的厚度比例可以根据第二类沟槽刻蚀时的窗口工艺来确定，厚度比可以大于等于1:1。
示例性地，所述金属层2的材质可以选自W、Mo、Al、Ru、Ta和TiN中的任意一种或更多种；
示例性地，所述第一介质层3的材质可以选自氮氧化硅、碳化硅、氮化硅和氧化硅中的任意一种或更多种。
S12：如图2所示，形成第一类沟槽，使得所述第一类沟槽将金属层和所述第一介质层间隔成多个所述金属层互不电连通的线结构；
示例性地，所述第一类沟槽的宽度和间距可以为最小特征尺寸F；
示例性地，可以通过光刻刻蚀工艺形成所述第一类沟槽和所述线结构；
示例性地，可以通过单次曝光、多次曝光或自对准多重曝光；
示例性地，使用一张光罩以形成第一类沟槽，当仅使用一张光罩形成第一类沟槽时，该光罩记为第一张光罩。
S13：如图3所示，形成沟道4和栅极5，在全部S12制得的第一类沟槽内依次沉积沟道材料、栅极介电层材料和栅极材料；沟道为凹字形结构，栅极材料位于凹字形结构内。
示例性地，所述沟道沉积的厚度可以为3nm以上(当最小特征尺寸F为12nm时，也可以在满足性能的基础上，调整尺寸)、所述栅极介电层沉积的厚度可以为3nm以上(当最小特征尺寸F为12nm时，也可以在满足性能的基础上，调整尺寸)；
示例性地，也可以在一部分S12制得的第一类沟槽内依次沉积沟道材料、栅极介电层材料和栅极材料，使得部分第一类沟槽用于晶体管之间的电气隔离；
示例性地，所述沟道4的材质可以选自IGZO(铟镓锌氧化物)、ITO(氧化铟锡)、ZnOx(氧化锌)、InOx(氧化铟)、In2O3(三氧化二铟)、InWO(氧化铟钨)、SnO2(二氧化锡)、TiOx(氧化钛)、InSnOx(氧化铟锡)、ZnxOyNz(掺氮氧化锌)、MgxZnyOz(氧化镁锌)、InxZnyOz(氧化铟锌，IZO)、InxGayZnzOa(氧化铟镓锌)、ZrxInyZnzOa(氧化锆铟锌)、HfxInyZnzOa(氧化铪铟锌)、SnxInyZnzOa(氧化锡铟锌)、AlxZnO(氧化铝锌)、AlxSnyInzZnaOd(氧化铝锡铟锌)、SixInyZnzOa(氧化硅铟锌)、ZnxSnyOz(氧化锌锡)、AlxZnySnzOa(氧化铝锌锡)、GaxZnySnzOa(氧化镓锌锡)、ZrxZnySnzOa(氧化锆锌锡)以及InGaSiO(氧化铟镓硅)等材料中的任意一种或更多种；
示例性地，所述栅极介电层6的材质可以选自高K材料氧化硅、氧化铝、氧化铪和氧化钽中的任意一种或更多种；
示例性地，所述栅极5的材质可以选自多晶硅、W、Mo、Al、Ru、Ta和TiN中的任意一种或更多种；
示例性地，待所述沉积操作完成后，通过CMP工艺将表面多于的沟道材料、栅极介电层材料或沟道材料去除，使得表面平整化。
S14：如图4所示，形成第二类沟槽，通过光刻刻蚀工艺基于所述线结构和沟道形成所述第二类沟槽，所述第二类沟槽将所述线结构和所述沟道形成至少两个晶体管(两类晶体管)；
如图4所示，其中一个晶体管(记为第一晶体管)包括由所述金属层形成的第一晶体管源极9、由所述金属层形成的第一晶体管源极连接线(在图4中该连接线即为第一晶体管源极9)、第一晶体管沟道、由栅极金属材料形成的第一晶体管栅极10和由所述金属层形成的第一晶体管漏极11；
如图4所示，其中一个晶体管(记为第二晶体管)包括由金属层形成的第二晶体管漏极12、由所述金属层形成的第二晶体管漏极连接线(在图4中该连接线即为第二晶体管漏极12)、第二晶体管沟道、由栅极金属材料形成的第二晶体管栅极13和由所述金属层形成的第二晶体管源极14。
示例性地，所述第二类沟槽的宽度和间距可以为最小特征尺寸F；
示例性地，所述第二类沟槽包括平行于所述线结构的第二类沟槽和垂直于所述线结构的第二类沟槽；平行于所述线结构的第二类沟槽可以用于第一晶体管和第二晶体管之间形成电气隔离；垂直于所述线结构的第二类沟槽可以用于将多个的第一晶体管之间的电气隔离和第二晶体管之间的电气隔离。
示例性地，如图4所示，第一晶体管的源极连接线为所述第一晶体管源极9，可以无需额外形成源极结构；
示例性地，如图4所示，第二晶体管的漏极连接线为所述第二晶体管漏极12，可以无需额外形成漏极结构；
示例性地，如图4所示，在制备大规模集成电路时，第二类沟槽还可以用于形成多个2T0C结构，不同的2T0C结构之间的第一类晶体管可以通过第一晶体管源极连接线，第二类晶体管通过漏极连接线连接，第一晶体管源极连接线即为所述第一类晶体管的源极，第二晶体管漏极连接线即为所述第二类晶体管的漏极；
示例性地，如图4和图7所示，在制备2T0C的DRAM时，形成第二类沟槽的过程中对部分的线结构进行光刻刻蚀工艺操作，未被光刻刻蚀处理的线结构作为字线或位线，例如图7中，作为写位线(WBL，第一晶体管源极连接线，此时第一晶体管为写晶体管)和读位线(RBL，第二晶体管漏极连接线，此时第二晶体管为读晶体管)。
示例性地，若S13步骤中在一部分的第一类沟槽内制备沟道和栅极，也可以不使用光刻刻蚀工艺第二类沟槽；此时，一条线结构(记为第一线结构)作为第一晶体管的源极、一条线结构(记为第二线结构)作为第一晶体管的漏极、一条线结构(记为第三线结构)作为第二晶体管的漏极，以及一条线结构(即为第四线结构)作为第二晶体管的源极；
示例性地，使用一张光罩以形成第二类沟槽，当仅使用一张光罩形成第二类沟槽时，该光罩记为第二张光罩。
S15：如图5和图6所示，形成连接所述第一晶体管漏极11和所述第二晶体管的栅极13的第一连接线：
在S14制得的晶体管结构的远离衬底一侧的表面和第二类沟槽内沉积介质材料，形成第二介质层，形成电气隔离，并对第二介质层远离衬底一侧的表面平坦化，所述表面平坦化可以使用化学机械平坦化工艺(CMP)；
在所述第二介质层中形成第三类沟槽，向所述第三类沟槽内沉积第一金属材料，形成第一连接线17；
所述第三类沟槽还可以包括从所述第二介质层的远离衬底一侧的表面至所述第二晶体管源极表面或所述第二晶体管源极内的第一孔15；
所述第三类沟槽还包括从所述第二介质层的远离衬底一侧的表面至所述第一晶体管栅极表面或所述第一晶体管栅极内的第二孔16；
通过向所述第三类沟槽内沉积第一金属材料，使得所述第一晶体管的漏极和所述第二晶体管的栅极电连接。
示例性地，所述步骤S15使用双大马士革工艺形成第一连接线17；也可以在制备第二介质层后通过多次沉积金属、光刻刻蚀工艺和沉积介质材料的工艺形成第一连接线17。
示例性地，如图5和图6所示，形成所述第一连接线可以分为两步，第一步，形成第一孔15、第二孔16、第二介质层远离衬底的一侧向所述第二晶体管的栅极表面或栅极内的孔A7、第二介质层远离衬底的一侧向所述第一晶体管的漏极内的孔B8，并先在第一孔15、第二孔16、孔A7和孔B8内沉积第一金属材料，并平坦化；第二步，再次形成第二介质层，并对第二次形成的第二介质层远离衬底一侧的表面平坦化，并形成容纳第一连接线17的第三类沟槽，向容纳第一连接线17的第三类沟槽内沉积第一金属材料；
示例性地，所述第一连接线17的尺寸和间距以及第一孔15和第二孔16的尺寸由最小特征尺寸定义。
示例性地，所述第一金属材料的材质选自多晶硅、W、Mo、Al、Ru、Ta和TiN中的任意一种或更多种；
示例性地，第二介质层的材质可以选自氮氧化硅、碳化硅、氮化硅和氧化硅中的任意一种或更多种；
示例性地，使用一张光罩以形成所述第一孔15和所述第二孔16，当仅使用一张光罩形成所述第一孔15和所述第二孔16时，该光罩记为第三张光罩。使用一张光罩以形成容纳第一连接线17、孔A7和孔B8的第三类沟槽，当仅使用一张光罩形成用于容纳第一连接线17、孔A7和孔B8的第三类沟槽时，该光罩记为第四张光罩(双大马士革工艺)。或者使用一张光罩以形成所述第一孔15、所述第二孔16、所述孔A7和所述孔B8，当仅使用一张光罩形成所述第一孔15、所述第二孔16、所述孔A7和所述孔B8，该光罩记为第三张光罩。使用一张光罩以形成容纳第一连接线17的第三类沟槽，当仅使用一张光罩形成用于容纳第一连接线17的第三类沟槽时，该光罩记为第四张光罩(多次沉积金属、光刻刻蚀工艺和沉积介质材料的工艺)。
S16：如图6和图7所示，形成连接所述第一晶体管栅极10的栅极连接线18，形成连接所述第二晶体管源极14的源极连接线19：
在所述第二介质层的远离所述衬底的一侧沉积介质材料，形成第三介质层，形成电气隔离；
在所述第三介质层中形成第四类沟槽，向所述第四类沟槽内沉积第二金属材料，用于形成第一晶体管栅极的栅极连接线18和第二晶体管源极的源极连接线19；
所述第四类沟槽还包括从所述第三介质层的远离衬底一侧的表面至所述第一孔15中的第一金属材料表面或所述第一孔15中的第一金属材料内的第三孔20；
所述第四类沟槽还包括从所述第三介质层的远离衬底一侧的表面至所述第二孔16中的第一金属材料表面或所述第二孔中的第一金属材料内的第四孔21。
通过向所述第四类沟槽内沉积第二金属材料，形成栅极连接线18和源极连接线19，使得所述第一晶体管栅极10与所述栅极连接线18电连接，所述第二晶体管源极14与所述源极连接线19电连接；
示例性地，所述步骤S26使用双大马士革工艺形成栅极连接线和漏极连接线；也可以在制备第三介质层后通过多次沉积金属、光刻刻蚀工艺和沉积介质材料的工艺形成栅极连接线(即写字线WWL)和源极连接线(即读字线RWL)。
示例性地，如图6和图7所示，形成所述栅极连接线18和源极连接线19可以分为两步；第一步，形成从第三介质层远离衬底一侧至所述沉积有第一金属材料的第一孔15表面或第一孔15内的第三孔20，形成从第三介质层远离衬底一侧至所述沉积有第一金属材料的第二孔16表面或第二孔16内的第四孔21，并先在第三孔20和第四孔21内沉积第二金属材料，并平坦化；第二步，再次形成第三介质层，并对第二次形成的第三介质层远离衬底一侧的表面平坦化，并形成容纳栅极连接线18和源极连接线19的第四类沟槽，向容纳栅极连接线18和源极连接线19的第三类沟槽内沉积第二金属材料；
示例性地，也可以在S14步骤中在形成第二类沟槽的阶段将全部的线结构进行分割成两类完全电气隔离的多个晶体管(即切断例如图4中的第一晶体管源极连接线和/或第二晶体管漏极连接线)。并将其中一类晶体管的源极使用源极连接线电连接，漏极使用漏极连接线电连接(该类晶体管即所述的第二类晶体管/读晶体管)。另一类晶体管的源极用源极连接线电连接，栅极用栅极连接线电连接(该类晶体管即所述的第一类晶体管/写晶体管)；上述的第一晶体管的源极连接线、第二晶体管的漏极连接线、第二晶体管的源极连接线和第一晶体管栅极连接线均可以设置在第三隔离层中。在本示例性地实施方式中，S15步骤中，形成第三类沟槽时除了形成用于沉积第一连接线的沟槽外，还形成了四类孔，第一类孔从所述第二介质层的远离衬底一侧的表面至所述第二类晶体管漏极表面或所述第二类晶体管漏极内；第二类孔用于从所述第二介质层的远离衬底一侧的表面至所述第一类晶体管栅极表面或所述第一类晶体管栅极内；第三类孔用于从所述第二类介质层的远离衬底一侧的表面至所述第二类晶体管源极表面或所述第二类晶体管源极内；第四类孔用于从所述第二介质层的远离衬底一侧的表面至所述第一类晶体管源极表面或所述第一类晶体管源极内(也可以形成三类孔和二类孔，二类孔的技术方案即图4至图7所示的技术方案，三类孔的技术方案可以将第二类晶体管的源极连接线、漏极连接线或第一类晶体管源极连接线中的一种连接线设置在第一介质层内其余的连接线设置在第三介质层内)。
之后在S16步骤中，形成第四类沟槽时除了形成栅极连接线外，也形成了新的四类孔，第五类孔从所述第三介质层的远离衬底一侧的表面至所述第一类孔中的第一金属材料表面或所述第一类孔中的第一金属材料内，第六类孔从所述第三介质层的远离衬底一侧的表面至所述第二类孔中的第一金属材料表面或所述第二类孔中的第一金属材料内，第七类孔从所述第三介质层的远离衬底一侧的表面至所述第三类孔中的第一金属材料表面或所述第三类孔中的第一金属材料内，第八类孔从所述第三介质层的远离衬底一侧的表面至所述第四类孔中的第一金属材料表面或所述第四类孔中的第一金属材料内。并且在所述第四类沟槽内沉积第二金属材料，形成第一类晶体管栅极连接线，使得所述第一类晶体管的栅极通过第二类孔(中沉积的第一金属材料)和第六类孔(中沉积的第二金属材料)与所述栅极连接线电连接；形成第一类晶体管源极连接线，使得所述第一类晶体管源极通过第四类孔(中沉积的第一金属材料)和第八类孔(中沉积的第二金属材料)与所述第一类晶体管的源极连接线电连接；形成第二类晶体管源极连接线，使得所述第二类晶体管源极通过第三类孔(中沉积的第一金属材料)和第七类孔(中沉积的第二金属材料)与所述第二类晶体管的源极连接线电连接；形成第二类晶体管漏极连接线，使得所述第二类晶体管漏极通过第一类孔(中沉积的第一金属材料)和第五类孔(中沉积的第二金属材料)与所述第二类晶体管的源极连接线电连接(也可以在第三介质层中形成三类连接线和二类连接线；二类连接线的技术方案可以如图4至图7的技术方案所示；三类连接线的技术方案可以将第二类晶体管的源极连接线、漏极连接线或第一类晶体管的源极的连接线中的一种连接线设置在第一介质层内，其余的连接线设置在第三隔离层)。
示例性地，所述第二金属材料的材质选自多晶硅、W、Mo、Al、Ru、Ta和TiN中的任意一种或更多种；
示例性地，第三介质层的材质可以选自氮氧化硅、碳化硅、氮化硅和氧化硅中的任意一种或更多种；
示例性地，对第三介质层远离衬底一侧的表面平坦化，所述表面平坦化可以使用化学机械平坦化工艺(CMP)；
示例性地，使用一张光罩以形成所述第三孔20和所述第四孔21，当仅使用一张光罩形成所述第三孔20和所述第四孔21时，该光罩记为第五张光罩。使用一张光罩以形成容纳栅极连接线18和源极连接线19的第四类沟槽，当仅使用一张光罩形成用于容纳栅极连接线18和源极连接线19的第四类沟槽时，该光罩记为第六张光罩。
示例性地，本申请提供的技术方案可以仅使用6张光罩制备得到2T0C的DRAM。
示例性地，本申请实施方式中所述沉积操作可以选择使用物理气相沉积(PVD)、化学气相沉积(CVD)和单原子层沉积(ALD)等沉积方法。
Claims (14)
1.一种半导体结构，其特征在于，包括：
层叠设置的衬底、第一结构和第二结构；
所述第一结构包括第一晶体管和第二晶体管，所述第一晶体管包括第一晶体管源极、第一晶体管沟道、第一晶体管栅极和第一晶体管漏极，所述第二晶体管包括第二晶体管源极、第二晶体管沟道、第二晶体管栅极和第二晶体管漏极，所述第一晶体管沟道为凹字型结构，第一晶体管栅极位于第一晶体管沟道的凹型结构内，所述第二晶体管沟道为凹型结构，第二晶体管栅极位于第二晶体管沟道的凹型结构内；
第二结构，所述第二结构包括第一连接线，所述第一连接线被配置成电连接所述第一晶体管漏极和所述第二晶体管栅极。
2.根据权利要求1所述的半导体结构，其特征在于，
所述衬底沿水平方向布置；
所述第一结构包括沿水平方向布置的第一晶体管源极、第一晶体管沟道、第一晶体管漏极、第二晶体管源极、第二晶体管沟道和第二晶体管漏极；
任选地，所述第一结构包括依次沿水平方向布置的第一晶体管源极、第一晶体管沟道、第一晶体管漏极、第二晶体管源极、第二晶体管沟道和第二晶体管漏极，或
所述第一结构包括依次沿水平方向布置的第一晶体管源极、第一晶体管沟道、第一晶体管漏极、第二晶体管漏极、第二晶体管沟道和第二晶体管源极，或
所述第一结构包括依次沿水平方向布置的第一晶体管漏极、第一晶体管沟道、第一晶体管源极、第二晶体管源极、第二晶体管沟道和第二晶体管漏极，或
所述第一结构包括依次沿水平方向布置的第一晶体管漏极、第一晶体管沟道、第一晶体管源极、第二晶体管漏极、第二晶体管沟道和第二晶体管源极。
3.根据权利要求1或2所述的半导体结构，其特征在于，
所述半导体结构还包括第一晶体管源极连接线、第一晶体管栅极连接线、第二晶体管源极连接线和第二晶体管漏极连接线；所述第一晶体管源极连接线与所述第一晶体管源极电连接，所述第一晶体管栅极连接线与所述第一晶体管栅极电连接，所述第二晶体管源极连接线与所述第二晶体管源极电连接，所述第二晶体管漏极连接线与所述第二晶体管漏极电连接；
任选地，所述半导体结构还包括第三结构，所述第三结构层叠设置在所述第二结构的远离所述衬底一侧；所述第三结构包括所述第一晶体管栅极连接线、所述第二晶体管源极连接线或漏极连接线，任选地，所述第三结构还包括所述第一晶体管所述第一晶体管源极连接线，任选地，所述第三结构还包括所述第二晶体管漏极连接线或源极连接线；
任选地，所述第一晶体管源极连接线即为所述第一晶体管源极，所述第二晶体管源极连接线或漏极连接线即为所述第二晶体管源极或漏极。
4.根据权利要求3所述的半导体结构，其特征在于，
所述第一晶体管源极连接线、所述第二晶体管源极连接线或漏极连接线位于第一结构中；所述第一晶体管栅极连接线以及第二晶体管漏极连接线或源极连接线位于所述第三结构中。
5.根据权利要求1或2所述的半导体结构，其特征在于，
所述第一晶体管还包括第一栅极介电层，所述第二晶体管还包括第二栅极介电层；所述第一栅极介电层位于所述第一晶体管栅极和所述第一晶体管沟道之间，所述第二栅极介电层位于所述第二晶体管栅极和所述第二晶体管沟道之间；
任选地，所述第一栅极介电层和所述第二栅极介电层的材质各自独立地选自高K材料，任选地，所述高K材料选自氧化硅、氧化铝、氧化铪和氧化钽中的任意一种或更多种。
6.根据权利要求1或2所述的半导体结构，其特征在于，
所述衬底为绝缘衬底；
任选地，所述第一晶体管源极、所述第一晶体管漏极、所述第一晶体管的栅极、所述第二晶体管源极、所述第二晶体管漏极和所述第二晶体管的栅极的材质各自独立地选自多晶硅、W、Mo、Al、Ru、Ta和TiN中的任意一种或更多种。
7.根据权利要求1或2所述的半导体结构，其特征在于，
所述第一晶体管沟道和所述第二晶体管沟道的材质各自独立地选自IGZO、ITO、ZnOx、InOx、In2O3、InWO、SnO2、TiOx、InSnOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxZnO、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa以及InGaSiO中的任意一种或更多种。
8.一种半导体结构的制备方法，其特征在于，包括：
在衬底一侧表面依次形成金属层和第一介质层；
在所述第一介质层和所述金属层中形成第一类沟槽，所述第一类沟槽将金属层和所述第一介质层间隔成多个互不电连通的线结构；
在所述第一类沟槽的内壁上依次形成沟道和栅极，所述沟道为凹字形结构；
形成贯穿所述线结构和/或所述第一类沟槽并且与所述第一类沟槽相交的第二类沟槽，所述第二类沟槽和/或所述第一类沟槽将所述线结构和所述沟道间隔成第一晶体管和第二晶体管；
所述第一晶体管包括由所述金属层形成的第一晶体管源极、第一晶体管沟道第一晶体管栅极和由金属层形成的第一晶体管漏极；
所述第二晶体管包括由所述金属层形成的第二晶体管源极、第二晶体管沟道、第二晶体管栅极和由金属层形成的第二晶体管漏极；
任选地，部分所述线结构未被所述第二类沟槽贯穿，该线结构作为第一晶体管源极连接线，该第一晶体管源极连接线作为所述第一晶体管源极；部分所述线结构未被所述第二类沟槽贯穿，该线结构作为第二晶体管源极连接线或漏极连接线，该第二晶体管源极连接线或漏极连接线作为所述第二晶体管源极或漏极；
任选地，在所述第一类沟槽的内壁上依次形成沟道、栅极介电层和栅极。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述制备方法还包括形成连接所述第一晶体管漏极和所述第二晶体管栅极的第一连接线：
在所述第一晶体管和所述第二晶体管的远离衬底一侧的表面以及所述第二类沟槽内沉积介质材料，形成第二介质层；
在所述第二介质层的远离衬底一侧的表面形成第三类沟槽，向所述第三类沟槽内沉积第一金属材料，形成所述第一连接线。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述制备方法还包括形成第二晶体管源极连接线或第二晶体管漏极连接线中的一种以及连接所述第一晶体管栅极连接线，以及任选地第二晶体管源极连接线和漏极连接线中的另一种：
形成所述第三类沟槽时还包括从所述第二介质层的远离衬底一侧的表面至所述第一晶体管栅极表面或所述第一晶体管栅极内开设第二孔；
形成所述第三类沟槽时还包括从所述第二介质层的远离衬底一侧的表面至所述第二晶体管漏极或源极表面或所述第二晶体管漏极或源极内开设第一孔；
任选地，形成所述第三类沟槽时还包括从所述第二介质层的远离衬底一侧的表面至所述第二晶体管源极或漏极表面或所述第二晶体管源极或漏极内开设第三孔；
任选地，形成所述第三类沟槽时还包括从所述第二介质层的远离衬底一侧的表面至所述第一晶体管源极表面或所述第一晶体管源极内开设第四孔；
在第三类沟槽内沉积的金属材料的远离所述衬底一侧的表面以及第二介质层的远离所述衬底一侧的表面再次沉积介质材料，形成第三介质层；
在所述第三介质层的远离衬底一侧的表面，形成第四类沟槽，向所述第四类沟槽内沉积第二金属材料；
形成所述第四类沟槽时还包括从所述第三介质层的远离衬底一侧的表面至所述第二孔中的第一金属材料表面或所述第二孔中的第一金属材料内设置第六孔；
形成所述第四类沟槽还包括从所述第三介质层的远离衬底一侧的表面至所述第一孔中的第一金属材料表面或所述第一孔中的第一金属材料内设置第五孔；
任选地，形成所述第四类沟槽时还包括从所述第三介质层的远离衬底一侧的表面至所述第三孔中的第一金属材料表面或所述第三孔中的第一金属材料内设置第七孔；
任选地，形成所述第四类沟槽时还包括从所述第三介质层的远离衬底一侧的表面至所述第四孔中的第一金属材料表面或所述第四孔中的第一金属材料内设置第八孔。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，制备所述半导体结构共使用六层及以上光罩；
任选地，制备所述半导体结构共使用六层光罩；
其中一层所述光罩用于形成所述第一类沟槽，
其中一层所述光罩用于形成所述第二类沟槽，
其中一层所述光罩用于形成所述第一孔、所述第二孔、所述第三孔和所述第四孔，
其中一层所述光罩用于形成容纳第一连接线的第三类沟槽，
其中一层所述光罩用于形成所述第五孔、所述第六孔、所述第七孔和所述第八孔，
其中一层所述光罩用于形成容纳第一晶体管栅极连接线、第二晶体管的漏极连接线(或源极连接线)、任选地第一晶体管源极连接线以及任选地第二晶体管源极连接线(或漏极连接线)的第四类沟槽。
12.一种包括权利要求1至7中任一项所述半导体结构的集成电路。
13.一种电子设备，其特征在于，包括权利要求12所述的集成电路。
14.根据权利要求13所述的电子设备，其特征在于，该电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备和移动电源中的任意一种或更多种。
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