KR102476776B1 - 트랜지스터 및 이를 구비하는 이미지 센서 - Google Patents

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Abstract

본 기술은 이미지 센서에 관한 것으로, 실시예에 따른 이미지 센서는 입사광에 응답하여 광전하를 생성하는 수광부; 및 상기 광전하에 응답하여 기준전압에 대응하는 출력전압을 생성하는 소스 팔로워 트랜지스터를 포함하는 구동부를 포함하고, 상기 소스 팔로워 트랜지스터는, 제1도전층, 절연층 및 제2도전층이 순차적으로 적층된 적층구조물; 상기 제2도전층 및 상기 절연층을 관통하여 상기 제1도전층을 노출시키는 오픈부; 상기 오픈부 표면을 따라 형성되어 상기 제1도전층 및 상기 제2도전층에 연결된 채널층; 및 상기 수광부에서 생성된 광전하가 인가되고, 상기 채널층 상에 형성되어 상기 제2도전층과 중첩되는 게이트를 포함할 수 있다.

Description

트랜지스터 및 이를 구비하는 이미지 센서{TRANSISTOR AND IMAGE SENSOR HAVING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 트랜지스터 및 이를 구비하는 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예들은 성능이 향상된 트랜지스터 및 이를 구비하는 이미지 센서를 제공한다.
본 발명의 실시예에 따른 이미지 센서는 입사광에 응답하여 광전하를 생성하는 수광부; 및 상기 광전하에 응답하여 기준전압에 대응하는 출력전압을 생성하는 소스 팔로워 트랜지스터를 포함하는 구동부를 포함하고, 상기 소스 팔로워 트랜지스터는, 제1도전층, 절연층 및 제2도전층이 순차적으로 적층된 적층구조물; 상기 제2도전층 및 상기 절연층을 관통하여 상기 제1도전층을 노출시키는 오픈부; 상기 오픈부 표면을 따라 형성되어 상기 제1도전층 및 상기 제2도전층에 연결된 채널층; 및 상기 수광부에서 생성된 광전하가 인가되고, 상기 채널층 상에 형성되어 상기 제2도전층과 중첩되는 게이트를 포함할 수 있다.
상기 구동부는 상기 제2도전층 및 상기 제2도전층과 중첩되는 게이트로 구성된 플로팅디퓨전을 포함할 수 있다. 상기 수광부는, 입사광에 응답하여 광전하를 생성하는 광전변환소자; 전송신호에 응답하여 상기 광전변환소자에서 생성된 광전하를 상기 플로팅디퓨전으로 전달하는 전송 트랜지스터; 및 리셋신호에 응답하여 상기 플로팅디퓨전을 리셋시키는 리셋 트랜지스터를 포함할 수 있다. 상기 게이트는, 상기 채널층 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에 형성되어 상기 오픈부를 매립하고, 일부가 상기 제2도전층 상에 형성된 게이트전극을 포함할 수 있다. 상기 제2도전층에는 상기 기준전압이 인가될 수 있다. 상기 제1도전층 및 상기 제2도전층은 상기 채널층과 다른 도전형을 가질 수 있다. 상기 채널층은 언도프드 폴리실리콘 또는 P형 폴리실리콘을 포함할 수 있다. 상기 제1도전층 및 상기 제2도전층은 상기 채널층과 동일한 도전형을 가질 수 있다. 상기 채널층은 N형 폴리실리콘을 포함할 수 있다.
실시예에 따른 트랜지스터는 제1도전층, 절연층 및 제2도전층이 순차적으로 적층된 적층구조물; 상기 제2도전층 및 상기 절연층에 형성되어 상기 제1도전층을 노출시키는 오픈부; 상기 오픈부 표면을 따라 형성되어 상기 제1도전층 및 상기 제2도전층에 연결된 채널층; 및 상기 채널층 상에 형성되고, 상기 오픈부 내부에 형성된 제1영역 및 상기 제2도전층과 중첩되는 제2영역을 포함하는 게이트를 포함할 수 있다.
상기 제2도전층 및 상기 제2영역의 게이트로 구성된 캐패시터를 포함할 수 있다. 상기 게이트는, 상기 채널층 상에 형성된 게이트절연막; 및 상기 게이트절연막 상에 형성되어 상기 오픈부를 매립하고, 일부가 상기 제2도전층 상에 형성된 게이트전극을 포함할 수 있다. 상기 제1도전층 및 상기 제2도전층은 상기 채널층과 다른 도전형을 가질 수 있다. 상기 채널층은 언도프드 폴리실리콘 또는 P형 폴리실리콘을 포함할 수 있다. 상기 제1도전층 및 상기 제2도전층은 상기 채널층과 동일한 도전형을 가질 수 있다. 상기 채널층은 N형 폴리실리콘을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 의도적으로 게이트와 드레인을 중첩시켜서 형성된 캐패시터를 이용하여 별도의 추가 공정 및 추가 면적의 소모 없이 충분한 정전 용량을 갖는 플로팅디퓨전을 제공할 수 있다.
도 1은 비교예에 따른 이미지 센서 단위픽셀의 등가회로도.
도 2는 본 발명의 실시예에 따른 이미지 센서 단위픽셀의 등가회로도.
도 3은 본 발명의 실시예에 따른 이미지 센서의 소스 팔로워 트랜지스터를 도시한 평면도.
도 4는 본 발명의 실시예에 따른 이미지 센서의 소스 팔로워 트랜지스터를 도 3에 도시된 A-A'절취선을 따라 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 이미지 센서의 소스 팔로워 트랜지스터 제조방법을 도시한 단면도.
도 6은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 트랜지스터 및 이를 구비하는 이미지 센서를 제공한다. 여기서, 성능이 향상된 트랜지스터는 게이트와 드레인 사이의 기생 캐패시턴스를 이용하여 별도의 추가 공정 및 추가 면적의 소모 없이 캐패시터를 형성할 수 있는 트랜지스터를 의미할 수 있다. 그리고, 성능이 향상된 이미지 센서는 상술한 트랜지스터를 이용하여 별도의 추가 공정 및 추가 면적의 소모 없이 플로팅 디퓨전을 제공할 수 있는 이미지 센서를 의미할 수 있다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 장치로서, CCD(Charge Coupled Device)와 CIS(CMOS Image Sensor)를 포함한다. 여기서, CIS는 구동 방식이 간단하고, CMOS 공정 기술로 제조할 수 있어 제조 단가를 낮출 수 있는 장점이 있다. CIS는 복수의 단위픽셀이 매트릭스 구조로 배열된 픽셀 어레이(pixel array)를 포함하며, 복수의 단위픽셀 각각은 입사광으로부터 광전하를 생성하는 광전변환소자(photoelectric conversion element) 및 생성된 광전하에 응답하여 이미지 신호를 출력하는 출력회로를 포함할 수 있다. 출력회로는 복수의 픽셀 트랜지스터(pixel transistor)를 포함할 수 있으며, 다양한 구조(architecture)로 구현될 수 있다. 일반적으로, 출력회로는 4개의 픽셀 트랜지스터로 구현된다.
이하에서는, 도면을 참조하여 광전변환소자 및 4개의 픽셀 트랜지스터로 구성된 출력회로를 포함하는 단위픽셀에 대해 비교예 및 본 발명의 실시예에 대해 설명하기로 한다.
도 1은 비교예에 따른 이미지 센서 단위픽셀의 등가회로도이다.
도 1에 도시된 바와 같이, 비교예에 따른 이미지 센서의 단위픽셀은 광전변환소자(PD), 전송 트랜지스터(Tx, transfer transistor), 리셋 트랜지스터(Rx, reset transistor), 소스 팔로워 트랜지스터(SFx, source follower transister) 및 선택 트랜지스터(Sx, selection transistor)를 포함할 수 있다.
광전변환소자(PD)는 포토다이오드(photodiode)일 수 있다. 광전변환소자(PD)는 접지전압으로 설정된 제2노드(VSS)와 전송 트랜지스터(Tx) 사이에 접속될 수 있다. 리셋 트랜지스터(Rx)는 전송 트랜지스터(Tx)와 전원전압으로 설정된 제1노드(VDD) 사이에 접속될 수 있고, 리셋 트랜지스터(Rx)와 전송 트랜지스터(Tx) 사이에 플로팅디퓨전(FD)이 접속될 수 있다. 소스 팔로워 트랜지스터(SFx)의 게이트는 플로팅디퓨전(FD)에 접속될 수 있다. 소스 팔로워 트랜지스터(SFx)의 일측은 제1노드(VDD)에 접속될 수 있고, 타측은 선택 트랜지스터(Sx)에 접속될 수 있다. 선택 트랜지스터(Sx)의 게이트는 로우 드라이버로부터 연장된 로우라인에 접속될 수 있고, 선택 트랜지스터(Sx)는 컬럼라인에 접속될 수 있다.
다음으로, 비교예에 따른 이미지 센서의 단위픽셀 동작을 살펴보면, 로우 드라이버로부터 로우라인를 통해 인가된 선택신호에 응답하여 선택 트랜지스터(Sx)가 턴온(turn on)되면서 특정 단위픽셀이 선택된다. 이어서, 광전변환소자(PD)로 유입되는 입사광을 차단한 상태에서 리셋 트랜지스터(Rx)를 턴온시켜 플로팅디퓨전(FD)을 리셋시킨다. 이어서, 리셋 트랜지스터(Rx)를 턴오프(turn off)시키고, 일정 시간 예컨대, 인티그레인션 타임(integration time) 동안 광전변환소자(PD)에 입사광을 조사하여 광전하(photocharge)를 생성한다. 인티그레이션 타임 후, 전송 트랜지스터(Tx)를 턴온시켜 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)로 전달하고, 전달된 광전하는 플로팅디퓨전(FD)에 저장된다. 플로팅디퓨전(FD)에 저장된 광전하량에 비례하여 소스 팔로워 트랜지스터(SFx)의 게이트 바이어스가 변화되고, 플로팅디퓨전(FD)에 저장된 광전하량에 응답하여 전원전압에 대응하는 출력전압 즉, 이미지 신호가 컬럼라인(column line)으로 출력된다.
여기서, 이미지 센서가 고집적화됨에 따라 단위픽셀의 사이즈도 점차 감소하고 있다. 이에 따라, 단위픽셀에서 플로팅디퓨전(FD)이 차지하는 면적도 점차 감소하여 충분한 정전 용량을 확보하기 어려운 실정이다. 특히, 집적화에 따른 필펙터(Fill factor) 저하를 방지하기 위해 광전변환소자(PD)와 전송 트랜지스터(Tx), 리셋 트랜지스터(Rx)와 같은 픽셀 트랜지스터를 수직하게 적층하는 3차원 구조에서는 더욱더 플로팅디퓨전(FD)의 정전 용량을 확보하기 어려운 실정이다.
따라서, 후술하는 실시예에서는 별도의 추가 공정 및 추가 면적의 소모 없이 충분한 정전 용량을 갖는 플로팅디퓨전을 제공할 수 있는 트랜지스터 및 이를 구비한 이미지 센서를 제공한다.
도 2는 본 발명의 실시예에 따른 이미지 센서 단위픽셀의 등가회로도이다.
도 2에 도시된 바와 같이, 실시예에 따른 이미지 센서의 단위픽셀은 수광부(103) 및 구동부(104)를 포함할 수 있다. 구체적으로, 수광부(103)는 제1전압으로 설정된 제1노드(101)와 제2전압으로 설정된 제2노드(102) 사이에 접속되고, 입사광에 응답하여 광전하를 생성할 수 있다. 제1전압은 기준전압 또는 전원전압(VDD)일 수 있고, 제2전압은 접지전압(VSS)일 수 있다. 구동부(104)는 수광부(103)에서 제공된 광전하에 응답하여 제1전압에 대응하는 출력전압을 컬럼라인으로 전달할 수 있다.
제1노드(101)와 제2노드(102) 사이에 접속된 수광부(103)는 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD), 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전(FD)으로 전달하는 전송 트랜지스터(Tx) 및 리셋 신호에 응답하여 플로팅디퓨전(FD)를 초기화시키는 리셋 트랜지스터(Rx)를 포함할 수 있다. 여기서, 전송 트랜지스터(Tx) 및 리셋 트랜지스터(Rx)는 각각 플래너 타입의 게이트 구조를 가질 수 있다, 또한, 전송 트랜지스터(Tx) 및 리셋 트랜지스터(Rx)는 리세스 게이트, 핀 게이트 등을 포함하는 다면 채널을 갖는 게이트 구조를 가질 수도 있다. 또한, 전송 트랜지스터(Tx) 및 리셋 트랜지스터(Rx)는 수직 채널을 포함하는 3차원 게이트 구조를 가질 수도 있다. 또한, 전송 트랜지스터(Tx) 및 리셋 트랜지스터(Rx)는 박막 트랜지스터(TFT)일 수도 있다. 즉, 실시예에 따른 이미지 센서에서 전송 트랜지스터(Tx) 및 리셋 트랜지스터(Rx)는 그 형태에 제약이 없으며, 공지된 다양한 구조를 적용할 수 있다. 그리고, 전송신호 및 리셋신호는 각각 전송 트랜지스터(Tx)의 게이트 및 리셋 트랜지스터(Rx)의 게이트에 인가될 수 있다.
광전변환소자(PD)는 유기 또는 무기 포토다이오드를 포함할 수 있다. 광전변환소자(PD)는 제2노드(102)와 전송 트랜지스터(Tx) 사이에 접속될 수 있다. 리셋 트랜지스터(Rx)는 전송 트랜지스터(Tx)와 제1노드(101) 사이에 접속될 수 있고, 리셋 트랜지스터(Rx)와 전송 트랜지스터(Tx) 사이에 플로팅디퓨전(FD) 및 소스 팔로워 트랜지스터(SFx)의 게이트(160)가 접속될 수 있다.
구동부(104)는 수광부(103)에서 생성된 광전하는 저장하는 플로팅디퓨전(FD), 소스 팔로워 트랜지스터(SFx) 및 선택 트랜지스터(Sx)를 포함할 수 있다. 일반적으로, 플로팅디퓨전(FD)은 기판(100)에 소정의 불순물이 주입되어 형성된 불순물영역 또는 소정의 구조물 상에 형성된 도전층으로 구성되나, 실시예에 따른 이미지 센서에서 플로팅디퓨전(FD)은 소스 팔로워 트랜지스터(SFx)의 게이트(160)와 드레인 사이의 기생 캐패시터를 이용하여 별도의 추가 공정 및 별도의 추가 면적 없이 구현할 수 있다. 이는, 후술하는 도 3 및 도 4를 참조하여 상세히 설명하기로 한다.
소스 팔로워 트랜지스터(SFx)는 수광부(103)에서 생성된 광전하에 응답하여 기준전압 또는 전원전압(VDD)에 대응하는 출력전압을 생성하는 역할을 수행할 수 있다. 또한, 소스 팔로워 트랜지스터(SFx)는 플로팅디퓨전(FD)을 제공하는 역할도 수행할 수 있다. 소스 팔로워 트랜지스터(SFx)의 드레인은 제1노드(101)에 접속될 수 있고, 소스 팔로워 트랜지스터(SFx)의 소스는 선택 트랜지스터(Sx)에 접속될 수 있다. 소스 팔로워 트랜지스터(SFx)의 게이트(160)는 수광부(103)에서 전송 트랜지스터(Tx)와 리셋 트랜지스터(Rx) 사이에 접속될 수 있다.
선택 트랜지스터(Sx)는 소스 팔로워 트랜지스터(SFx)와 컬럼라인 사이에 접속될 수 있고, 선택 트랜지스터(Sx)의 게이트(160)는 로우라인에 접속될 수 있다. 선택 트랜지스터(Sx)는 소스 팔로워 트랜지스터(SFx)에서 생성된 출력전압을 로우라인을 통해 인가되는 선택신호에 응답하여 컬럼라인으로 전달하는 역할을 수행할 수 있다. 여기서, 선택 트랜지스터(Sx)는 플래너 타입의 게이트(160) 구조, 다면 채널을 갖는 게이트(160) 구조, 수직 채널을 포함하는 3차원 게이트(160) 구조를 포함할 수 있다. 또한, 선택 트랜지스터(Sx)는 박막 트랜지스터 일 수도 있다. 즉, 실시예에 따른 이미지 센서에서 선택 트랜지스터(Sx)는 그 형태에 제약이 없으며, 공지된 다양한 구조를 적용할 수 있다.
상술한 바와 같이, 실시예에 따른 이미지 센서의 단위픽셀은 비교예 대비 플로팅디퓨전(FD)의 연결구조가 명백히 상이하다. 이하에서는, 도 2와 더불어서 도 3 및 도 4를 참조하여 실시예에 따라 플로팅디퓨전(FD)을 구비한 소스 팔로워 트랜지스터(SFx)에 대해 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 이미지 센서의 소스 팔로워 트랜지스터를 도시한 평면도이고, 도 4는 본 발명의 실시예에 따른 이미지 센서의 소스 팔로워 트랜지스터를 도 3에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 2 내지 도 4를 참조하면, 실시예에 따른 이미지 센서의 소스 팔로워 트랜지스터(SFx)는 소정의 구조물 예컨대, 수광부(103)를 포함하는 기판(100), 기판(100)상에 형성되고 제1도전층(110), 절연층(120) 및 제2도전층(130)이 순차적으로 적층된 적층구조물, 제2도전층(130) 및 절연층(120)에 형성되어 제1도전층(110)을 노출시키는 오픈부(140), 오픈부(140) 표면을 따라 형성되고 제1도전층(110) 및 제2도전층(130)에 연결된 채널층(150) 및 채널층(150) 상에 형성되고 오픈부(140) 내부에 형성된 제1영역(170)과 제2도전층(130)과 중첩되는 제2영역(180)을 포함하는 게이트(160)를 포함할 수 있다. 여기서, 제2도전층(130) 및 제2도전층(130)과 중첩되는 게이트(160)의 제2영역(180)으로 캐패시터를 구현할 수 있으며, 이는 플로팅디퓨전(FD)으로 작용할 수 있다.
제1도전층(110) 및 제2도전층(130)은 각각 소스 팔로워 트랜지스터(SFx)에서 소스 및 드레인으로 작용할 수 있다. 즉, 소스로 작용하는 제1도전층(110)에는 선택 트랜지스터(Sx)가 연결될 수 있고, 드레인으로 제2도전층(130)에는 제1노드(101)가 연결될 수 있다. 따라서, 제2도전층(130)에는 기준전압 또는 전원전압(VDD)이 인가될 수 있다. 제1도전층(110) 및 제2도전층(130)은 반도체 물질 또는 금속성 물질을 포함할 수 있다. 반도체 물질로는 실리콘 함유 물질을 포함할 수 있다. 실리콘 함유 물질은 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다. 이때, 단결정 실리콘 또는 폴리실리콘은 인(P), 아세닉(As)과 같은 N형 불순물이 도핑된 것일 수 있다. 일례로, 제1도전층(110) 및 제2도전층(130)은 N형 폴리실리콘을 포함할 수 있다.
제1도전층(110)과 제2도전층(130) 사이에 게재된 절연층(120)은 두 도전층(110, 130) 사이를 분리함과 동시에 소스 팔로워 트랜지스터(SFx)가 요구하는 채널길이를 제공하는 역할을 수행할 수 있다. 여기서, 채널길이는 절연층(120)의 두께를 조절하는 방법으로 제어할 수 있다. 절연층(120)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.
제2도전층(130) 및 절연층(120)을 관통하여 저면이 제1도전층(110)을 노출시키는 오픈부(140)는 채널층(150) 및 게이트(160)가 형성될 공간을 제공하기 위한 것이다. 오픈부(140)의 평면형상은 삼각형 이상의 다각형, 원형 또는 타원형일 수 있다. 한편, 실시예에서는 오픈부(140)가 하나인 경우를 예시하였으나, 오픈부(140)는 복수개가 형성될 수도 있다. 오픈부(140)의 갯수가 증가할수록 제1도전층(110)과 채널층(150) 사이의 콘택저항을 감소시킬 수 있으며, 소스 팔로워 트랜지스터(SFx)의 채널폭이 증가한 효과를 가져올 수 있다.
채널층(150)은 게이트(160)에 인가되는 전압 즉, 수광부(103)에서 생성된 광전하에 응답하여 제1도전층(110)과 제2도전층(130)을 연결하는 역할을 수행할 수 있다. 게이트(160)와 중첩되는 구조물 사이에는 채널층(150)이 게재될 수 있다. 예를 들어, 채널층(150)은 오픈부(140)의 측면 및 저면 상에 형성되고, 일부가 제2도전층(130) 상으로 확장되어 제2도전층(130)과 완전히 중첩될 수 있다. 채널층(150)은 오픈부(140)를 포함한 구조물 표면을 따라 균일한 두께를 가질 수 있다.
채널층(150)은 실리콘 함유 물질을 포함할 수 있다. 실리콘 함유 물질은 폴리실리콘을 포함할 수 있다. 예를 들어, 채널층(150)은 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘, 보론(B) 등의 P형 불순물이 도핑된 P형 폴리실리콘 또는 인(P), 아세닉(As) 등의 N형 불순물이 도핑된 N형 폴리실리콘 중 어느 하나일 수 있다. 채널층(150)은 제1도전층(110) 및 제2도전층(130)과 다른 도전형을 가질 수 있다. 구체적으로, 채널층(150)이 언도프드 폴리실리콘 또는 P형 폴리실리콘을 포함하는 경우, 소스 팔로워 트랜지스터(SFx)는 오프상태에서 채널이 비활성화된 상태를 유지하는 증강모드(enhancement mode)로 동작할 수 있다. 반면에, 채널층(150)은 제1도전층(110) 및 제2도전층(130)과 서로 동일한 도전층을 가질 수 있다. 구체적으로, 채널층(150)이 N형 폴리실리콘을 포함하는 경우, 소스 팔로워 트랜지스터(SFx)는 오프상태에서 채널이 활성화된 상태를 유지하는 공핍모드(depletion mode)로 동작할 수 있다.
게이트(160)는 게이트절연막(162) 및 게이트전극(164)을 포함할 수 있다. 게이트절연막(162)은 채널층(150) 상에 형성되어 구조물 표면을 따라 일정한 두께를 가질 수 있다. 게이트절연막(162)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다. 게이트전극(164)은 오픈부(140)를 매립하고 일부가 제2도전층(130) 상에 형성된 형태를 가질 수 있다. 게이트전극(164)은 반도체 물질 또는 금속성 물질을 포함할 수 있다.
게이트(160)는 오픈부(140) 내부에 형성된 제1영역(170) 및 제2도전층(130)과 중첩되는 제2영역(180)을 포함할 수 있다. 제1영역(170)은 게이트(160)에 인가되는 바이어스 즉, 광전하에 응답하여 제1도전층(110)과 제2도전층(130) 사이의 채널층(150)의 온/오프를 제어하는 역할을 수행할 수 있다. 그리고, 제2영역(180)은 제2도전층(130)과 함께 플로팅디퓨전(FD)으로 작용할 수 있다. 즉, 플로팅디퓨전(FD)은 제2영역(180)에 대응하는 제2도전층(130), 게이트절연막(162) 및 게이트전극(164)이 적층된 형태의 캐패시터를 포함할 수 있다. 이때, 플로팅디퓨전(FD)로 작용하는 캐패시터는 1fF 내지 3fF 범위의 정전 용량을 가질 수 있다. 즉, 제2도전층(130)과 중첩되는 게이트(160)의 면적은 이들이 중첩되어 발생하는 기생 캐패시터가 1fF 내지 3fF 범위의 정전 용량을 갖도록 제어할 수 있다. 따라서, 실시예에 따른 소스 팔로워 트랜지스터(SFx)는 드레인으로 작용하는 제2도전층(130)과 게이트(160)가 일부 중첩됨에 따라 발생하는 기생 캐패시터를 이용하여 별도의 추가 공정 및 추가 면적의 소모 없이 플로팅디퓨전(FD)을 제공할 수 있다. 이때, 플로팅디퓨전(FD)의 정전 용량은 이들이 중첩되는 면적을 제어하는 방법으로 손쉽게 제어가 가능하다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 이미지 센서의 소스 팔로워 트랜지스터 제조방법을 도시한 단면도이다.
도 5a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(10)상에 제1도전층(12), 절연층(14) 및 제2도전층(16)이 순차적으로 적층된 다층막(18)을 형성한다. 제1도전층(12) 및 제2도전층(16)은 반도체 물질 또는 금속성 물질을 포함할 수 있다. 예를 들어, 제1도전층(12) 및 제2도전층(16)은 실리콘 함유 물질을 포함할 수 있다. 일례로, 제1도전층(12) 및 제2도전층(16)은 단결정 실리콘 또는 폴리실리콘을 포함할 수 있고, 단결정 실리콘 또는 폴리실리콘은 N형 불순물이 도핑된 것일 수 있다. 그리고, 절연층(14)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.
도 5b에 도시된 바와 같이, 다층막(18) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 제1도전층(12)이 노출될때까지 제2도전층(16) 및 절연층(14)을 식각하여 오픈부(20)를 형성한다. 오픈부(20)를 형성하기 위한 식각공정은 건식식각으로 진행할 수 있다.
한편, 실시예에서는 하나의 오픈부(20)를 형성하는 경우를 예시하였으나, 오픈부(20)를 복수개 형성할 수도 있다.
다음으로, 오픈부(20)를 포함하는 구조물 표면을 따라 채널층(22)을 형성한다. 채널층(22)은 오픈부(20)를 포함하는 구조물 표면을 따라 일정한 두께를 갖도록 형성할 수 있다. 채널층(22)은 반도체 물질 예컨대, 실리콘 함유 물질을 포함할 수 있다. 일례로, 채널층(22)은 폴리실리콘을 포함할 수 있다. 이때, 채널층(22)은 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘, 보론(B) 등의 P형 불순물이 도핑된 P형 폴리실리콘 또는 인(P), 아세닉(As) 등의 N형 불순물이 도핑된 N형 폴리실리콘 중 어느 하나일 수 있다. 채널층(22)은 제1도전층(12) 및 제2도전층(16)과 다른 도전형을 가질 수 있으며, 이 경우 소스 팔로워 트랜지스터(SFx)는 증강모드(enhancement mode)로 동작할 수 있다. 반면에, 채널층(22)은 제1도전층(12) 및 제2도전층(16)과 동일한 도전형을 가질 수 있으며, 이 경우 소스 팔로워 트랜지스터(SFx)는 공핍모드(depletion mode)로 동작할 수 있다.
도 5c에 도시된 바와 같이, 채널층(22) 상에 게이트절연막(24)을 형성하고, 게이트절연막(22) 상에 오픈부(20)를 매립하고 채널층(22)을 포함한 구조물 전면을 덮도록 게이트도전막을 형성한다. 이어서, 게이트도전막 상의 마스크패턴(미도시)을 식각장벽으로 게이트도전막 및 게이트절연막(24)을 식각하여 게이트(28)를 형성한다.
게이트(28)는 오픈부(20)에 매립된 제1영역(30)과 제2도전층(16)과 중첩되는 제2영역(32)을 포함할 수 있다. 이로써, 제2영역(32)의 게이트(28) 및 제2도전층(16)으로 캐패시터를 구현할 수 있다. 여기서, 캐패시터는 제2도전층(16), 게이트절연막(24) 및 게이트전극(26)이 적층된 구조를 가질 수 있으며, 플로팅디퓨전(FD)으로 작용할 수 있다.
도 5d에 도시된 바와 같이, 게이트(28)를 포함한 구조물 상에 마스크패턴(미도시)을 형성하고, 마스크패턴을 식각장벽으로 기판(10)이 노출될때까지 채널층(22) 및 다층막(18)을 식각하여 인접한 구조물 사이를 분리시킨다. 식각공정은 건식식각으로 진행할 수 있다.
이후, 공지된 제조방법을 통해 이미지 센서를 완성할 수 있다.
상술한 실시예들에 따른 이미지 센서는 다양한 전자장치 또는 시스템에 이용될 수 있다. 이하에서는, 도 6을 참조하여 카메라에 본 발명의 실시예에 따른 이미지 센서를 적용한 경우를 예시하여 설명하기로 한다.
도 6은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
도 6을 참조하여, 실시예들에 따른 이미지 센서를 구비한 전자장치는 정지영상 또는 동영상을 촬영할 수 있는 카메라일 수 있다. 전자장치는 광학 시스템(310, 또는, 광학 렌즈), 셔터 유닛(311), 이미지 센서(300) 및 셔터 유닛(311)을 제어/구동하는 구동부(313) 및 신호 처리부(312)를 포함할 수 있다.
광학 시스템(310)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(300)의 픽셀 어레이로 안내한다. 광학 시스템(310)은 복수의 광학 렌즈로 구성될 수 있다. 셔터 유닛(311)은 이미지 센서(300)에 대한 광 조사 기간 및 차폐 기간을 제어한다. 구동부(313)는 이미지 센서(300)의 전송 동작과 셔터 유닛(311)의 셔터 동작을 제어한다. 신호 처리부(312)는 이미지 센서(300)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 101 : 제1노드
102 : 제2노드 103 : 수광부
104 : 구동부 110 : 제1도전층
120 : 절연층 130 : 제2도전층
140 : 오픈부 150 : 채널층
160 : 게이트 170 : 제1영역
180 : 제2영역 Tx : 전송 트랜지스터
Rx : 리셋 트랜지스터 SFx : 소스 팔로워 트랜지스터
Sx : 선택 트랜지스터 FD : 플로팅디퓨전
PD : 광전변환소자

Claims (16)

  1. 입사광에 응답하여 광전하를 생성하는 수광부; 및
    상기 광전하에 응답하여 기준전압에 대응하는 출력전압을 생성하는 소스 팔로워 트랜지스터를 포함하는 구동부를 포함하고,
    상기 소스 팔로워 트랜지스터는,
    제1도전층, 절연층 및 제2도전층이 순차적으로 적층된 적층구조물;
    상기 제2도전층 및 상기 절연층을 관통하여 상기 제1도전층을 노출시키는 오픈부;
    상기 오픈부 표면을 따라 형성되어 상기 제1도전층 및 상기 제2도전층에 연결된 채널층; 및
    상기 수광부에서 생성된 광전하가 인가되고, 상기 채널층 상에 형성되어 상기 제2도전층과 중첩되는 게이트
    를 포함하는 이미지 센서.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 구동부는 상기 제2도전층 및 상기 제2도전층과 중첩되는 게이트로 구성된 플로팅디퓨전을 포함하는 이미지 센서.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 수광부는,
    입사광에 응답하여 광전하를 생성하는 광전변환소자;
    전송신호에 응답하여 상기 광전변환소자에서 생성된 광전하를 상기 플로팅디퓨전으로 전달하는 전송 트랜지스터; 및
    리셋신호에 응답하여 상기 플로팅디퓨전을 리셋시키는 리셋 트랜지스터
    를 포함하는 이미지 센서.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트는,
    상기 채널층 상에 형성된 게이트절연막; 및
    상기 게이트절연막 상에 형성되어 상기 오픈부를 매립하고, 일부가 상기 제2도전층 상에 형성된 게이트전극
    을 포함하는 이미지 센서.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2도전층에는 상기 기준전압이 인가되는 이미지 센서.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1도전층 및 상기 제2도전층은 상기 채널층과 다른 도전형을 갖는 이미지 센서.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 채널층은 언도프드 폴리실리콘 또는 P형 폴리실리콘을 포함하는 이미지 센서.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1도전층 및 상기 제2도전층은 상기 채널층과 동일한 도전형을 갖는 이미지 센서.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 채널층은 N형 폴리실리콘을 포함하는 이미지 센서.
  10. 제1도전층, 절연층 및 제2도전층이 순차적으로 적층된 적층구조물;
    상기 제2도전층 및 상기 절연층에 형성되어 상기 제1도전층을 노출시키는 오픈부;
    상기 오픈부 표면을 따라 형성되어 상기 제1도전층 및 상기 제2도전층에 연결된 채널층; 및
    상기 채널층 상에 형성되고, 상기 오픈부 내부에 형성된 제1영역 및 상기 제2도전층과 중첩되는 제2영역을 포함하는 게이트
    를 포함하는 트랜지스터.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2도전층 및 상기 제2영역의 게이트로 구성된 캐패시터를 포함하는 트랜지스터.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 게이트는,
    상기 채널층 상에 형성된 게이트절연막; 및
    상기 게이트절연막 상에 형성되어 상기 오픈부를 매립하고, 일부가 상기 제2도전층 상에 형성된 게이트전극
    을 포함하는 트랜지스터.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1도전층 및 상기 제2도전층은 상기 채널층과 다른 도전형을 갖는 트랜지스터.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 채널층은 언도프드 폴리실리콘 또는 P형 폴리실리콘을 포함하는 트랜지스터.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1도전층 및 상기 제2도전층은 상기 채널층과 동일한 도전형을 갖는 트랜지스터.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 채널층은 N형 폴리실리콘을 포함하는 트랜지스터.
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