WO2012035696A1 - 固体撮像装置およびその製造方法 - Google Patents

固体撮像装置およびその製造方法 Download PDF

Info

Publication number
WO2012035696A1
WO2012035696A1 PCT/JP2011/004304 JP2011004304W WO2012035696A1 WO 2012035696 A1 WO2012035696 A1 WO 2012035696A1 JP 2011004304 W JP2011004304 W JP 2011004304W WO 2012035696 A1 WO2012035696 A1 WO 2012035696A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
semiconductor substrate
conductivity type
solid
layer
Prior art date
Application number
PCT/JP2011/004304
Other languages
English (en)
French (fr)
Inventor
光雄 安平
博之 土井
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2012035696A1 publication Critical patent/WO2012035696A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to a solid-state imaging device and a manufacturing method thereof.
  • a so-called surface type solid-state imaging device in which a photodiode as a light receiving portion is formed on a surface layer portion of a substrate has been used.
  • the surface type solid-state imaging device an opening is provided above the photodiode in each imaging pixel (no wiring or the like is provided), and external light is incident on the photodiode through the opening.
  • an increase in the number of pixels reduces the opening size above the photodiode, which causes a problem of sensitivity deterioration.
  • the aperture ratio is 100 [%], and attention is paid from the viewpoint of sensitivity characteristics.
  • the multilayer solid-state imaging device uses a photoconductive film having a target spectral characteristic for the light receiving portion, and uses a MOS circuit or a CCD circuit for the circuit portion depending on the purpose.
  • an aperture ratio of 100 [%] can be realized by arranging the light receiving unit above the circuit unit.
  • an n-type CCD channel 912, an n-type drain region 915, and an n-type storage diode 913 are formed in a p-type well region of a semiconductor substrate 910.
  • a p-type barrier region 914 is formed around each of the CCD channel 912 and the storage diode 913.
  • a channel stopper 911 is provided in a portion between adjacent imaging pixels.
  • a CCD transfer electrode 916 is formed on the semiconductor substrate 910 via a gate insulating film (not shown), and an insulating film 917a is deposited so as to cover the CCD transfer electrode 916.
  • a contact hole is provided in a portion corresponding to the storage diode 913 in the insulating film 917a, and an extraction electrode 918 is formed on the inner wall surface thereof.
  • An insulating film 917b is formed on the insulating film 917a and the extraction electrode 918, and further, a pixel electrode 919, a photoconductive film 920, and a transparent electrode 921 are sequentially formed thereon.
  • the pixel electrode 919 is provided for each imaging pixel, and is connected to the extraction electrode 918 in each imaging pixel.
  • the charge generated by the photoconductive film 920 is moved to the storage diode 913 via the pixel electrode 919 and the extraction electrode 918 and stored. Then, after a predetermined accumulation time (exposure time), a read voltage is applied to the CCD transfer electrode 916, whereby the signal charge is transferred from the storage diode 913 to the CCD channel (vertical CCD channel) 912, and the video signal is externally transmitted. Take out as.
  • the dark current generated in the semiconductor substrate 910 can be prevented from flowing into the storage diode 913 by adopting such a structure.
  • the present invention has been made to solve such problems, and an object of the present invention is to provide a solid-state imaging device capable of suppressing the occurrence of dark current and afterimages and a method for manufacturing the same.
  • the present invention has the following characteristics.
  • the solid-state imaging device includes a plurality of imaging pixels formed on the basis of a semiconductor substrate.
  • Each imaging pixel includes a photoelectric conversion unit that photoelectrically converts incident light to generate a signal charge, and a semiconductor substrate.
  • a pinning layer formed in a semiconductor substrate so as to cover a part of the storage region and suppressing surface recombination of charges. It is characterized by that.
  • a method for manufacturing a solid-state imaging device is a method for manufacturing a solid-state imaging device in which a plurality of imaging pixels are formed on the basis of a semiconductor substrate, and the following steps are performed.
  • Step of forming a well region a well region is formed by implanting a first conductivity type impurity into a semiconductor substrate.
  • Step of forming floating diffusion Impurities of the second conductivity type, which is the conductivity type opposite to the first conductivity type, are implanted into the well region to form the accumulation region and the floating diffusion for each imaging pixel.
  • Step for forming a pinning preparation layer Impurities of the first conductivity type are implanted into the surface of the semiconductor substrate in the accumulation region to form a pinning preparation layer.
  • a step of forming a first opening is formed in a region corresponding to the floating diffusion in the gate insulating film;
  • Step of forming a transfer gate electrode A transfer gate electrode is formed in a region from the accumulation region to the floating diffusion for each imaging pixel on the gate insulating film.
  • Step of forming the first connection electrode forming the first connection electrode connected to the floating diffusion through the first opening.
  • Step of forming an interlayer insulating film an interlayer insulating film is formed so as to cover the semiconductor substrate on which the gate insulating film is formed.
  • a step of forming a pinning layer an impurity of the second conductivity type is implanted into a part of the pinning preparation layer exposed through the second opening, and the conductivity type of the implanted region is inverted, but not inverted The remaining portion is used as a pinning layer.
  • Step of forming the second connection electrode forming the second connection electrode in the second opening.
  • Step for forming a photoelectric conversion unit A photoelectric conversion unit connected to the second connection electrode is formed for each imaging pixel on the interlayer insulating film.
  • the solid-state imaging device employs a configuration in which a pinning layer is formed so as to cover a part of an accumulation region for accumulating charges generated by a photoelectric conversion unit.
  • the depletion layer generated at the pn junction boundary of the accumulation region is in contact with the surface (gate insulating film) of the semiconductor substrate, or in contact with the semiconductor substrate interface of the element isolation layer (STI; Shallow Trench Isolation). And has a function of suppressing charge recombination.
  • the solid-state imaging device it is possible to suppress the occurrence of dark current and afterimage (trap afterimage) due to unterminated defects and trap levels at the semiconductor substrate interface and STI interface.
  • the process from the step of forming the pinning preparation layer to the step of forming the pinning layer is performed to cover a part of the accumulation region, that is, with the second connection electrode.
  • a pinning layer is formed so as to cover a portion excluding the connection portion. Therefore, in the solid-state imaging device manufactured by the manufacturing method of the solid-state imaging device according to the present invention, the portion other than the connection portion with the second connection electrode in the storage region is covered with the pinning layer.
  • the depletion layer generated at the pn junction boundary can be prevented from coming into contact with the surface (gate insulating film) of the semiconductor substrate and the semiconductor substrate interface of the element isolation layer (STI; Shallow Trench Isolation).
  • a solid-state imaging device that suppresses the occurrence of dark current and afterimages (trap afterimages) due to unterminated defects and trap levels at the semiconductor substrate interface and STI interface. Can be manufactured.
  • the conductivity type of the connection portion is reversed, so that the connection between the storage region and the second connection electrode is reversed.
  • the ohmic electrical connection can be realized.
  • FIG. 1 is a schematic block diagram illustrating a schematic configuration of a solid-state imaging device 1 according to Embodiment 1.
  • FIG. 2 is a schematic cross-sectional view showing a main configuration (configuration of an imaging pixel 100) of the solid-state imaging device 1.
  • FIG. 2 is a schematic plan view illustrating a configuration of an imaging pixel 100 in the solid-state imaging device 1.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 1.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 1.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a main configuration (configuration of an imaging pixel 200) of a solid-state imaging device according to Embodiment 2.
  • 10 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device according to Embodiment 2.
  • FIG. It is a schematic cross section which shows a part of manufacturing process which concerns on a modification.
  • It is a schematic cross section which shows a part of manufacturing process which concerns on a modification.
  • 6 is a schematic block diagram illustrating a schematic configuration of a solid-state imaging device 3 according to Embodiment 3.
  • FIG. 4 is a schematic cross-sectional view showing a main configuration (configuration of an imaging pixel 300) of the solid-state imaging device 3.
  • FIG. 3 is a schematic plan view illustrating a configuration of an imaging pixel 300 in the solid-state imaging device 3.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 3.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 3.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 3.
  • FIG. 6 is a schematic block diagram showing a schematic configuration of a solid-state imaging device 4 according to Embodiment 4, and a schematic circuit diagram showing one imaging pixel 400 taken out.
  • FIG. 3 is a schematic cross-sectional view illustrating a main configuration of the solid-state imaging device 4 (configuration of an imaging pixel 400).
  • FIG. 3 is a schematic plan view showing a configuration of an imaging pixel 400 in the solid-state imaging device 4.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 4.
  • FIG. 6 is a schematic cross-sectional view showing a part of the manufacturing process of the solid-state imaging device 4.
  • FIG. It is the schematic cross section which shows the structure of the solid-state imaging device concerning a prior art, and a partial enlarged view.
  • a plurality of imaging pixels 100 are arranged in a matrix (matrix) in the XY plane direction, thereby forming a pixel array 10. Yes.
  • a pulse generation circuit 21, a vertical shift register 22, and a horizontal shift register 23 are connected to the pixel array 10.
  • FIG. 2 is a schematic cross-sectional view of a part of the solid-state imaging device 1 (one imaging pixel 100), and FIG. 3 is a schematic plan view thereof.
  • the cross section shown in FIG. 2 is an AA ′ cross section of the imaging pixel 100 shown in FIG.
  • the solid-state imaging device 1 is formed based on a semiconductor substrate 101 on which a p-type well region is formed.
  • the semiconductor substrate 101 is partitioned for each imaging pixel 100 by an element isolation layer (STI; Shallow Trench Isolation) 102 and a channel stopper 103 which is a p + layer.
  • STI Shallow Trench Isolation
  • an n + layer storage diode 104, a floating diffusion 105, and a drain of a reset transistor (hereinafter simply referred to as “ "Reset drain”) 106) is formed.
  • a gate insulating film 108 and interlayer insulating films 109, 115, 118, and 121 are sequentially stacked.
  • a photoconductive film 126 is stacked on the interlayer insulating film 121 with the pixel electrode 125 interposed therebetween, and a transparent electrode 127 is provided on the photoconductive film 126.
  • the pixel electrode 126 is formed separately for each imaging pixel 100 and is connected to the storage diode 104 by connection electrodes 110 and 122. Note that the size of the imaging pixel 100 is defined by the size of the pixel electrode 126.
  • a gate of a transfer transistor (hereinafter simply referred to as “transfer gate”) 112 is formed on the gate insulating film 108 so as to straddle between the storage diode 104 and the floating diffusion 105.
  • a gate (hereinafter simply referred to as “reset gate”) 114 of the reset transistor is formed across the drain 106.
  • a contact hole is provided in the gate insulating film 108 in a portion of the floating diffusion 105 that contacts the floating diffusion 105, and the gate of the amplification transistor connected to the floating diffusion 105 through the contact hole (hereinafter simply referred to as “amplification gate”). ) 113 is provided.
  • Wirings 116 and 117 are provided at the boundary between the interlayer insulating film 115 and the interlayer insulating film 109, and among these, the wiring 117 is connected to the reset drain 106 via the connection electrode 111.
  • the wiring 117 is connected to the power supply voltage terminal Vdd, and the drain voltage of the reset drain 106 is Vdd.
  • wirings 119 and 120 are provided at the boundary between the interlayer insulating film 118 and the interlayer insulating film 115, and wirings 123 and 124 are provided at the boundary between the interlayer insulating film 121 and the interlayer insulating film 118. ing.
  • a pinning layer 107 which is a p + layer is formed on the surface layer portion of the semiconductor substrate 101 so as to cover a portion excluding the connection portion of the storage diode 104 with the connection electrode 110.
  • the storage diode 104 is an n + layer and a pinning layer 107 that is a p + layer forms a partially embedded diode structure.
  • a depletion layer generated at the pn junction boundary between the storage diode 104 and the p-well region of the semiconductor substrate 101 is in contact with the surface (gate insulating film 108) of the semiconductor substrate 101, or the semiconductor substrate of the element isolation layer 102 101 can be prevented from coming into contact with the interface, and serves to suppress surface recombination of charges.
  • a storage diode 104 whose surface is covered with a pinning layer 107 (not shown in FIG. 3), a transfer gate 112, a floating diffusion. 105, a reset gate 114, and a reset drain 106 are provided.
  • the amplification gate 113 connected to the floating diffusion 105 extends upward in the Y-axis direction in the drawing, is bent in a crank shape in the middle, and has a source of an amplification transistor (hereinafter simply referred to as “amplification source”) on both sides thereof. 128) and a drain (hereinafter simply referred to as “amplified drain”) 129 of the amplifying transistor.
  • Connection electrodes 130 and 131 are connected to the amplification source 128 and the amplification drain 129, respectively.
  • the transfer gate 112, the reset gate 114, and the amplification gate 113 are made of, for example, Poly-Si, and the connection electrodes 110, 111, 122, 130, 131, etc. Is formed by forming a plug made of tungsten (W) in the contact hole.
  • the photoconductive film 126 in the solid-state imaging device 1 is formed of, for example, amorphous silicon or an inorganic photoconductive material.
  • an on-chip color filter, an on-chip microlens, and the like are further formed on the transparent electrode 127.
  • the gate When the gate is turned on by inputting a reset control signal to the reset gate 114, the potential of the floating diffusion 105 is reset to the drain voltage Vdd. Then, the charges generated in the photoconductive film 126 as described above are transferred from the pixel electrode 125 to the storage diode 104 via the connection electrode 122 and the connection electrode 110, and are temporarily stored.
  • the floating state of the storage diode 104 is maintained during the light receiving period.
  • the transfer gate 113 when the transfer gate 113 is turned on, the potential of the floating diffusion 105 varies in accordance with the amount of signal charge stored in the storage diode 104. Then, the fluctuation amount of the potential of the floating diffusion 105 is amplified by the amplification transistor via the amplification gate 113 and is output to the outside as a signal.
  • the surface layer (interface of the semiconductor substrate 101) of the storage diode 104 excluding the connection portion with the connection electrode 110 is a p + layer. Since the configuration of being covered with the pinning layer 107 is adopted, a depletion layer generated at the pn junction boundary between the storage diode 104 and the p-type well of the semiconductor substrate 101 is formed at the interface (gate insulating film 108) of the semiconductor substrate 101 or Generation of dark current and afterimage (trap afterimage) due to unterminated defects and trap levels at the interface of the element isolation layer 102 can be suppressed.
  • an element isolation layer 102 such as STI (Shallow Trench Isolation) is formed in the p-type well region of the semiconductor substrate 1010.
  • a groove for example, a depth of 200 [nm] to 400 [nm] is formed in the semiconductor substrate 1010 by dry etching or the like in a portion to be an isolation region.
  • sacrificial oxidation is performed by thermal oxidation with an oxide film thickness of 10 nm to 20 nm, and then boron ( B) is ion-implanted under the conditions of 10 [keV] to 20 [keV], 1 ⁇ 10 13 [cm ⁇ 2 ] to 3 ⁇ 10 13 [cm ⁇ 2 ], for example, in the p + layer.
  • a certain channel stopper 103 is formed.
  • the element isolation layer 102 can be formed by embedding the formed trench with an insulating material and planarizing by CMP (Chemical Mechanical Polishing).
  • a mask 500 provided with openings 500h1, 500h2, and 500h3 corresponding to locations where the storage diode 104, the floating diffusion 105, and the reset drain 106 are to be formed A stacked layer is formed on the upper surface 1010 f of the semiconductor substrate 1010. Then, phosphorus (P) or arsenic (As) is, for example, 50 [keV] to 80 [keV], 1 ⁇ 10 14 [cm ⁇ 2 ] to 2 ⁇ 10 15 through the openings 500h1, 500h2, and 500h3 of the mask 500.
  • P phosphorus
  • As arsenic
  • a mask 501 having an opening 501h is formed in a portion corresponding to the storage diode preparation layer 1040, and the surface layer portion of the storage diode preparation layer 1040 in the semiconductor substrate 101 is formed through the opening 501h of the mask 501.
  • Boron (B) is ion-implanted under conditions of, for example, 5 [keV] to 10 [keV], 1 ⁇ 10 11 [cm ⁇ 2 ] to 2 ⁇ 10 12 [cm ⁇ 2 ], and the surface layer is formed.
  • the storage diode preparation layer 1041 covered with the pinning preparation layer 1070 is formed.
  • the relative layer thickness relationship between the storage diode preparation layer 1041 and the pinning preparation layer 1070 is schematically shown for convenience of explanation.
  • the actual layer thickness of the storage diode preparation layer 1041 and the layer thickness of the pinning preparation layer 1070 are, for example, that the pinning layer 107 has a layer thickness of 1 with respect to the layer thickness of the storage diode 104 in the solid-state imaging device 1 after completion. It can be set to have a relative relationship in the range of / 40 to 1/10.
  • the pinning layer 107 has a layer thickness of 10 [nm] to 20 [nm]. It can be made to be about [nm].
  • the size of one side of the imaging pixel 100 is 1.1 [ ⁇ m] to 1.4 [ ⁇ m].
  • a gate insulating film 1080 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed on the surface 101f of the semiconductor substrate 101 by thermal oxidation or plasma oxidation.
  • a contact hole is provided at a location corresponding to the floating diffusion 105 in the gate insulating film 1080, and in that state, a Poly- After a Si film (for example, a film thickness of 100 [nm] to 200 [nm]) is deposited, a resist pattern having a predetermined shape is formed by photolithography or the like (not shown), and the Poly-Si film is selectively used.
  • the transfer gate 112, the amplification gate 113, the reset gate 114, and the like are formed by etching.
  • the amplification gate 113 is brought into electrical contact with the floating diffusion 105 by the contact hole 1081h previously opened on the floating diffusion 105 of the gate insulating film 1081.
  • an interlayer insulating film 1090 (for example, having a thickness of 500 nm to 500 nm) is formed so as to cover the gate insulating film 1081, the transfer gate 112, the amplification gate 113, and the reset gate 114. 1000 [nm]).
  • the interlayer insulating film 1090 is a CVD oxide film.
  • contact holes 109h1 and 109h2 are formed in the interlayer insulating film 109 at locations corresponding to the storage diode preparation layer 1040 and the reset drain 106, respectively, by photolithography and etching.
  • phosphorus (P) or arsenic (As) is selectively applied to the surface layer of the storage diode preparation layer 1040 through the contact hole 109h1 opened in the interlayer insulating film 109, for example, 30 [keV] to 60 [keV], Ions are implanted under the conditions of 1 ⁇ 10 12 [cm ⁇ 2 ] to 2 ⁇ 10 13 [cm ⁇ 2 ] to convert the portion facing the contact hole 109h1 into an n-type layer.
  • the p + layer remaining in the portion not facing the contact hole 109 h 1 becomes the pinning layer 107, and the n + layer portion including the converted portion becomes the storage diode 104.
  • phosphorus (P) or arsenic (As) is also ion-implanted into the contact hole 109h2, but the reset drain 106 present at the bottom of the contact hole 109h2. Is originally an n + layer, so that the conductivity type does not change even by ion implantation.
  • connection electrodes 110 and 111 are ohmically connected to the storage diode 104 and the reset drain 106 which are n + layers.
  • the interlayer insulating films 115, 118, and 121 (for example, the film thickness is 500 [nm] to 1000 [nm]) that are CVD oxide films are stacked, and the wiring 116, 117, 119, 120, 123, and 124 are formed.
  • the wirings 116, 117, 119, 120, 123, and 124 can be formed using aluminum (Al), copper (Cu), or the like with a film thickness of, for example, 200 [nm] to 300 [nm].
  • a plug of tungsten (W) or the like is embedded in the contact hole 121h opened in the interlayer insulating films 115, 118, 121 to form the connection electrode 122 (see FIG. 2).
  • a pixel electrode 125, a photoconductive film 126, and a transparent electrode 127 are stacked in this order.
  • the pixel electrode 125 is formed by, for example, a metal film made of aluminum (Al), tungsten (W), molybdenum (Mo), or the like on the interlayer insulating film 121 (for example, a film thickness of 100 [nm] to 300 [nm]). And is separated for each imaging pixel 100 using a photolithography method and an etching method. The area of the pixel electrode 125 defines the size of the imaging pixel 100.
  • the photoconductive film 126 is formed by using, for example, a plasma CVD method or a sputtering method, an ⁇ -Si film having a spectral sensitivity characteristic corresponding to the imaging purpose, or an inorganic photoconductive film (for example, a film thickness of 100 nm). Can be performed by depositing a thickness of ⁇ 1000 [nm].
  • the transparent electrode 127 is formed using, for example, ITO (Indium Tin Oxide) or ZnO on the photoconductive film 126, and a film of, for example, several tens [nm] to several hundred [nm] by sputtering or CVD. It can be done by depositing in thickness.
  • ITO Indium Tin Oxide
  • ZnO Zinc Oxide
  • a photoelectric conversion unit (sensor unit) is configured by the photoconductive film 126, the pixel electrode 125 and the transparent electrode 127 that sandwich the film from above and below in the Z-axis direction.
  • the solid-state imaging device 1 is formed on the transparent electrode 127 by forming, for example, an on-chip color filter and an on-chip microlens using an organic material or the like. Is formed.
  • the portion of the storage diode 104 excluding the connection portion with the connection electrode 110 is covered with the pinning layer 107 whose surface layer (interface of the semiconductor substrate 101) is a p + layer. Therefore, the depletion layer generated at the pn junction boundary between the storage diode 104 and the p-type well of the semiconductor substrate 101 is the interface between the semiconductor substrate 101 (gate insulating film 108) and the element isolation layer 102. It is possible to suppress the occurrence of dark current and afterimage (trap afterimage) due to unterminated defects and trap levels at the interface and the like.
  • FIG. 7 is a schematic cross-sectional view of a part of the solid-state imaging device (one imaging pixel 200).
  • the same components as those in the solid-state imaging device 1 according to the first embodiment are denoted by the same reference numerals. .
  • the pinning layer 207 is formed so as to cover part of the floating diffusion 205 in each imaging pixel 200 on the interface side of the semiconductor substrate 101. This is different from the solid-state imaging device 1 according to the first embodiment. Specifically, the pinning layer 207 is formed so as to cover a portion of the floating diffusion 205 other than the connection portion with the amplification gate 113.
  • the pinning layer 107 covers the storage diode 104 except for the connection portion with the connection electrode 110.
  • the solid-state imaging device according to the present embodiment has the same configuration as the solid-state imaging device 1 according to the first embodiment except for the above configuration.
  • the pinning layer 207 formed so as to cover a part of the floating diffusion 205 on the interface side of the semiconductor substrate 101 (excluding the part connected to the amplification gate 113) is also opposite to the floating diffusion 205 which is an n + layer. of a p + layer in the conductivity type, the depletion layer generated in the pn junction boundary between p-type well of the floating diffusion 205 and the semiconductor substrate 101, unterminated defects at such interface between the semiconductor substrate 101 (the gate insulating film 108) And generation of dark current and afterimage (trap afterimage) due to trap levels can be suppressed.
  • pinning in which the surface layer (interface of the semiconductor substrate 101) of the storage diode 104 excluding the connection portion with the connection electrode 110 is a p + layer.
  • the surface layer (interface of the semiconductor substrate 101) of the floating diffusion 205 other than the connection portion with the amplification gate 113 is also covered with the pinning layer 207 which is a p + layer. Therefore, a depletion layer generated at each pn junction boundary between the storage diode 104 and the floating diffusion 205 and the p-type well of the semiconductor substrate 101 is an interface (gate insulating film 108) or element isolation of the semiconductor substrate 101. It occurs at unterminated defects or trap levels at the interface of the layer 102. The generation of dark current and residual image (trapping residual image) that can be suppressed.
  • the element isolation layer 102, the channel stopper 103, the storage diode preparation layer 1040, the FD preparation layer 2050, and the reset drain 106 are provided in the p-type well of the semiconductor substrate 101, respectively.
  • the manufacturing method of the said Embodiment 1 can be used.
  • a mask 502 having openings 502h1 and 502h2 is disposed above the storage diode preparation layer 1040 and the FD preparation layer 2050 in each imaging pixel 200.
  • boron (B) is applied to the substrate surface 101f through the openings 502h1 and 502h2 of the mask 502, for example, 5 [keV] to 10 [keV], 1 ⁇ 10 11 [cm ⁇ 2 ] to
  • pinning preparation layers 1070 and 2070 are formed in the surface layer portions of the storage diode preparation layer 1041 and the FD preparation layer 2051.
  • the pinning preparation layers 1070 and 2070 cover the entire storage diode preparation layer 1041 and FD preparation layer 2051.
  • a gate insulating film 1081 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed by a thermal oxidation method, a plasma oxidation method, or the like, thereby An opening 1081h is opened at a position in the film 1081 where the amplification gate 113 of the floating diffusion 205 is to be connected.
  • phosphorus (P) or arsenic (As) is, for example, 30 [keV] to 60 [keV], 1 ⁇ 10 12 [cm ⁇ 2 ] to 2 ⁇ 10 13 [cm ⁇ 2 ] through the opening 1081h.
  • the region which is the n + layer is the floating diffusion 205, and the portion remaining as the p + layer is the pinning layer 207.
  • a transfer gate 112, an amplification gate 113, and a reset gate 114 are formed. These are formed by depositing a Poly-Si film (for example, a film thickness of 100 [nm] to 200 [nm]) by thermal CVD or plasma CVD, and then selectively etching. Note that, as described above, the floating diffusion 205 is connected to the amplification gate 113 in the n + layer, so that the ohmic electrical connection between the floating diffusion 205 and the amplification gate 113 is established.
  • a Poly-Si film for example, a film thickness of 100 [nm] to 200 [nm]
  • an interlayer insulating film 1090 (for example, having a thickness of 500 nm to 500 nm) is formed so as to cover the gate insulating film 1081, the transfer gate 112, the amplification gate 113, and the reset gate 114. 1000 [nm]).
  • the interlayer insulating film 1090 is a CVD oxide film.
  • contact holes 109h1 and 109h2 are formed in the interlayer insulating film 109 at locations corresponding to the storage diode preparation layer 1040 and the reset drain 106, respectively, by photolithography and etching.
  • phosphorus (P) or arsenic (As) is selectively applied to the surface layer of the storage diode preparation layer 1040 through the contact hole 109h1 opened in the interlayer insulating film 109, for example, 30 [keV] to 60 [keV], Ions are implanted under the conditions of 1 ⁇ 10 12 [cm ⁇ 2 ] to 2 ⁇ 10 13 [cm ⁇ 2 ] to convert the portion facing the contact hole 109h1 into an n-type layer.
  • the p + layer remaining in the portion not facing the contact hole 109 h 1 becomes the pinning layer 107, and the n + layer portion including the converted portion becomes the storage diode 104.
  • phosphorus (P) or arsenic (As) is ion-implanted into the contact hole 109h2, but the reset drain 106 present at the bottom of the contact hole 109h2 Since it is originally an n + layer, the conductivity type does not change even by ion implantation.
  • the subsequent manufacturing process is the same as that in the first embodiment.
  • the surface layer (interface of the semiconductor substrate 101) has a portion other than each connection portion between the connection electrode 110 and the amplification gate 113. Since the configuration in which the pinning layers 107 and 207 which are p + layers are covered is adopted, a depletion layer generated at each pn junction boundary between the storage diode 104 and the floating diffusion 205 and the p-type well of the semiconductor substrate 101 is Generation of dark current and afterimage (trap afterimage) due to unterminated defects and trap levels at the interface of the semiconductor substrate 101 (gate insulating film 108) and the interface of the element isolation layer 102 can be suppressed.
  • the element isolation layer 102, the channel stopper 103, the storage diode preparation layer 1040, the FD preparation layer 2050, and the reset drain 106 are provided in the p-type well of the semiconductor substrate 101, respectively.
  • a mask 503 having an opening 503 h is disposed above the storage diode preparation layer 1040 in each imaging pixel 200.
  • boron (B) is applied to the substrate surface through the opening 503h of the mask 503, for example, 5 [keV] to 10 [keV], 1 ⁇ 10 11 [cm ⁇ 2 ].
  • the pinning preparation layer 1070 is formed in the surface layer portion of the storage diode preparation layer 1041 by ion implantation under the condition of ⁇ 2 ⁇ 10 12 [cm ⁇ 2 ].
  • a gate insulating film 1081 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed by a thermal oxidation method, a plasma oxidation method, or the like, and gate insulation is performed.
  • An opening 1081h is opened at a position in the film 1081 where the amplification gate 113 of the floating diffusion 205 is to be connected.
  • a transfer gate 112, an amplification gate 113, and a reset gate 114 are formed. These are formed by depositing a Poly-Si film (for example, a film thickness of 100 [nm] to 200 [nm]) by thermal CVD or plasma CVD, and then selectively etching. Since the FD preparation layer 2050 is maintained as an n + layer, ohmic electrical connection between the FD preparation layer 2050 and the amplification gate 113 is made.
  • a Poly-Si film for example, a film thickness of 100 [nm] to 200 [nm]
  • a mask 504 having an opening 504h is disposed on a portion corresponding to the upper side of the floating diffusion 205, and boron (B) is passed through the opening 504h, for example, 15 [keV]. Ions are implanted under conditions of ⁇ 20 [keV], 1 ⁇ 10 11 [cm ⁇ 2 ] to 2 ⁇ 10 12 [cm ⁇ 2 ]. This ion implantation is performed through the gate insulating film 1081, and a pinning layer 207 is formed in a portion except the connection portion of the amplification gate 113 in the opening 504h. That is, the amplification gate 113 functions as a mask in the opening 504h.
  • the solid-state imaging device according to the second embodiment can be manufactured.
  • the solid-state imaging device 3 is a solid-state imaging device using a CCD (Charge Coupled Device) as a scanning circuit, and a plurality of imaging pixels 300 are arranged in the XY plane direction. They are arranged in a matrix (matrix).
  • a vertical CCD 31 is provided for each column, and a horizontal CCD 32 is disposed below the plurality of imaging pixels 300 in the Y-axis direction, and an output signal from the horizontal CCD 32 is provided. Is output via the amplifier 33.
  • FIG. 13 is a schematic sectional view of a part (one imaging pixel 300) of the solid-state imaging device 3, and FIG. 14 is a schematic plan view thereof.
  • the cross section shown in FIG. 13 is the BB ′ cross section of the imaging pixel 300 shown in FIG.
  • the solid-state imaging device 3 includes a storage diode 304, a read gate 305, and a vertical CCD 31 formed in a p-type well based on a semiconductor substrate 301.
  • the storage diode 304, the read gate 305, and the vertical CCD 31 are regions formed by ion implantation of n-type impurities, respectively.
  • a separation layer 302 is formed so as to partition the imaging pixels 300.
  • a gate insulating film 308 is formed so as to cover the semiconductor substrate 301 on which the storage diode 304, the readout gate 305, the vertical CCD 31 and the like are formed, and further, between the readout gate 305 and the vertical CCD 31.
  • the transfer electrode 35 is formed in this area. As shown in FIG. 14, in the solid-state imaging device 3, two transfer electrodes 34 and 35 are provided for the imaging pixel 300, but in FIG. 13, only the transfer electrode 35 is drawn for convenience of illustration. ing.
  • An interlayer insulating film 309 is stacked on the gate insulating film 308 and the transfer electrode 35, and a pixel electrode 325, a photoconductive film 326, and a transparent electrode 327 are sequentially stacked on the interlayer insulating film 309.
  • connection electrode 310 connects the pixel electrode 325 and the storage diode 304 for each imaging pixel 300.
  • a pinning layer 307 is formed so as to cover the interface side of the semiconductor substrate 301. Similar to the first and second embodiments, the pinning layer 307 is formed by ion implantation of a p-type impurity opposite to the n-type constituting the storage diode 304, and is connected to the connection electrode 310. This covers the interface of the semiconductor substrate 301 of the storage diode 304 excluding.
  • the storage diode 304 forms a partially embedded diode structure with the pinning layer 307 formed on the interface side of the semiconductor substrate 301.
  • the photoconductive film 326 is made of, for example, amorphous Si or an inorganic photoconductive film, as in the first and second embodiments.
  • the photoconductive film 326, the pixel electrode 325 and the transparent electrode 327 formed in a state of sandwiching the photoconductive film 326 constitute a photoelectric conversion unit.
  • a potential difference between the transparent electrode 327 and the pixel electrode 325 becomes a bias voltage applied to the photoconductive film 326.
  • the storage diode 304 is covered with a pinning layer 307 except for a connection portion with the connection electrode 310, as shown in FIG. 14, when the solid-state imaging device 3 is viewed from above, the pinning layer 307 and the connection electrode 310 are provided. Thus, the storage diode 304 is hidden and cannot be seen.
  • an on-chip color filter and an on-chip microlens are formed for each imaging pixel 300 in the solid-state imaging device 3.
  • the floating state of the storage diode 304 is maintained during the light receiving period.
  • the charge temporarily stored in the storage diode 304 is signaled to the outside from the read gate 305 via the vertical CCD 31 and the horizontal CCD 32 by applying a read pulse and a transfer pulse to the transfer electrodes 34 and 35. Will be output.
  • connection portion with the connection electrode 310 is an n + layer, so that ohmic electrical connection is also realized.
  • a separation layer 302 for separating an element portion composed of a CCD and a diffusion layer is formed in a p-type well of a semiconductor substrate 3010.
  • the separation layer 302 is a p + layer.
  • phosphorus (P) and arsenic (As) are ion-implanted under appropriate conditions to form the storage diode preparation layer 3040, the readout gate 305, and the vertical CCD 31.
  • a mask 505 having an opening 505h is disposed on the storage diode preparation layer 3041.
  • boron (B) is passed through the opening 505h under the conditions of, for example, 5 [keV] to 10 [keV], 1 ⁇ 10 11 [cm ⁇ 2 ] to 2 ⁇ 10 12 [cm ⁇ 2 ].
  • a pinning preparation layer 3070 which is a p + layer is formed on the surface side of the semiconductor substrate 301 of the storage diode preparation layer 3041.
  • a gate insulating film 3080 (for example, a film thickness of 20 nm to 30 nm) is formed on the surface of the semiconductor substrate 301 by a thermal oxidation method or a plasma thermal oxidation method. ).
  • a transfer electrode preparation film 350 (for example, a film thickness of 100 [nm]) is formed on the gate insulating film 3080 by a thermal CVD method, a plasma CVD method, or the like. ] To 200 [nm]), and a mask 506 having an opening except a portion where the transfer electrode 35 is to be formed is provided.
  • the mask 506 can be formed by a photolithography method.
  • the transfer electrode 35 can be formed by performing selective etching. Although not shown, the transfer electrode 34 is also formed in the same process.
  • an interlayer insulating film 309 (eg, a film thickness of 300 [nm] to 600 [nm]) that is a CVD oxide film is formed on the transfer electrode 35 and the gate insulating film 3080. Then, a contact hole 309h is opened at a position above the storage diode 304 by photolithography and etching. At this time, the gate insulating film 308 is also opened. Then, phosphorus (P) or arsenic (As) is supplied through the opening 309h, for example, under conditions of 30 [keV] to 60 [keV], 1 ⁇ 10 12 [cm ⁇ 2 ] to 2 ⁇ 10 13 [cm ⁇ 2 ].
  • P phosphorus
  • As arsenic
  • ions are implanted to convert the p + layer portion below the contact hole 309h into an n + layer.
  • the storage diode 304 as an n + layer is exposed at the bottom of the contact hole 309h, and the surface layer of the other part is covered with the pinning layer 307.
  • connection electrode 310 a plug made of tungsten (W) is embedded in the contact hole 309h to form the connection electrode 310.
  • a plug made of tungsten (W) is embedded in the contact hole 309h to form the connection electrode 310.
  • the pixel electrode 325, the photoconductive film 326, and the transparent electrode 327 are sequentially stacked.
  • the solid-state imaging device 3 is completed by laminating and forming an on-chip color filter and an on-chip microlens made of an organic material.
  • a portion of the storage diode 304 excluding a connection portion with the connection electrode 310 is covered with a pinning layer 307 whose surface layer (interface of the semiconductor substrate 301) is a p + layer. Therefore, a depletion layer generated at each pn junction boundary between the storage diode 304 and the p-type well of the semiconductor substrate 301 is formed between the interface (gate insulating film 108) of the semiconductor substrate 301 and the separation layer 302. It is possible to suppress the occurrence of dark current and afterimage (trap afterimage) due to unterminated defects and trap levels at the interface and the like.
  • a plurality of imaging pixels 400 are arranged in a matrix (matrix), and a pixel array 40 is configured therefrom. Yes.
  • a pulse generation circuit 51, a vertical shift register 52, and a horizontal shift register 53 are connected to the pixel array 40.
  • Both the vertical shift register 52 and the horizontal shift register 53 are, for example, dynamic circuit units, and sequentially output drive pulses to each imaging pixel 400 in response to application of timing pulses from the pulse generation circuit 51. To do. Each imaging pixel 400 outputs a pixel signal according to the drive pulse.
  • the imaging pixel 400 includes one photodiode 400PD and three transistors 400TX, 400SF, and 400RS.
  • One end of the photodiode 400PD is grounded, and the other end is connected to the source of the transfer transistor 400TX.
  • the drain of the transfer transistor 400TX is connected to the gate of the amplification transistor 400SF and the source of the reset transistor 400RS via the floating diffusion 400FD.
  • the drain of the amplification transistor 400SF is connected to the power supply voltage VDD, and the source is connected to the signal line.
  • the photodiode 400PD is an element unit having a photoelectric conversion function that generates a signal charge according to the intensity of light incident on each imaging pixel 400.
  • the transfer transistor 400TX is an element unit for transferring signal charges from the photodiode 400PD to the floating diffusion 400FD in accordance with a transfer control signal to the gate.
  • the amplification transistor 400SF is an element unit that outputs the signal charge transferred to the floating diffusion 400FD to the signal line.
  • the reset transistor 400RS is an element unit that resets the signal charge accumulated in the drain of the transfer transistor 400TX and the floating diffusion 400FD in accordance with a reset control signal to the gate.
  • the amplification transistor 400SF has a function of performing amplification conversion into a pixel signal corresponding to the signal charge, and the remaining transfer transistor 400TX and reset transistor 400RS have a switching function. is there.
  • the solid-state imaging device 4 is formed based on a semiconductor substrate 401 on which a p-type well region is formed.
  • each imaging pixel 400 is partitioned by an element isolation layer 402 and a channel stopper 403 which is a p + layer.
  • a photodiode 404 that is an n + layer, a floating diffusion 405 (400FD), and a reset drain 406 are formed on the surface layer portion on the upper side in the Z-axis direction of the semiconductor substrate 401. Is formed.
  • a gate insulating film 408 and interlayer insulating films 409, 415, 418, and 421 are sequentially stacked.
  • a transfer gate 412 is formed across the gap between the photodiode 404 and the floating diffusion 405, and a reset gate 414 is formed across the gap between the floating diffusion 405 and the reset drain 406. Yes.
  • the gate insulating film 408 is provided with a contact hole in a portion of the gate insulating film 408 that contacts the floating diffusion 405, and an amplification gate 413 that is connected to the floating diffusion 405 through the contact hole.
  • Wirings 416 and 417 are provided in a boundary portion between the interlayer insulating film 415 and the interlayer insulating film 409, and among these, the wiring 417 is connected to the reset drain 406 through the connection electrode 411.
  • the wiring 417 is connected to the power supply voltage terminal Vdd, and the drain voltage of the reset drain 406 is Vdd.
  • wirings 419 and 420 are provided at the boundary between the interlayer insulating film 418 and the interlayer insulating film 415, and wirings 423 and 424 are provided at the boundary between the interlayer insulating film 421 and the interlayer insulating film 418. ing.
  • a pinning layer 407 which is a p + layer, covers the entire portion of the photodiode 404 and a portion excluding a connection portion between the amplification gate 413 and the floating diffusion 405. 437 is formed.
  • the floating diffusion 405 is an n + layer and a pinning layer 437 that is a p + layer forms a partially embedded diode structure.
  • a depletion layer generated at the pn junction boundary between the photodiode 404 and the floating diffusion 405 and the p-well region of the semiconductor substrate 401 is in contact with the surface (gate insulating film 408) of the semiconductor substrate 401. It is possible to suppress the separation layer 402 from coming into contact with the interface of the semiconductor substrate 401 and to play a role of suppressing surface recombination of charges.
  • a photodiode 404 (not shown in FIG. 20) whose surface layer is covered with pinning layers 407 and 437 and a floating diffusion 405 (from the left side in the X-axis direction).
  • a transfer gate 412, a reset gate 414, and a reset drain 406 are provided.
  • the amplification gate 413 connected to the floating diffusion 405 extends upward in the Y-axis direction in the figure, is bent in a crank shape in the middle, and is provided with an amplification source 428 and an amplification drain 429 on both sides thereof. .
  • Connection electrodes 430 and 431 are connected to the amplification source 428 and the amplification drain 429, respectively.
  • the transfer gate 412, the reset gate 414, and the amplification gate 413 are made of, for example, Poly-Si, and the connection electrodes 411, 430, 431, and the like are contact holes. Is formed by forming a plug made of tungsten (W).
  • an on-chip color filter, an on-chip microlens, and the like are further formed on the transparent electrode 127.
  • the entire surface layer (interface of the semiconductor substrate 401) of the photodiode 404 is covered with the pinning layer 407 that is a p + layer.
  • the floating diffusion 405 a configuration is adopted in which the surface layer (interface of the semiconductor substrate 401) of the portion other than the connection portion with the amplification gate 413 is also covered with a pinning layer 437 that is a p + layer.
  • a depletion layer generated at each pn junction boundary between the storage diode 404 and the floating diffusion 405 and the p-type well of the semiconductor substrate 401 is present at the interface of the semiconductor substrate 401 (gate insulating film 408), the interface of the element isolation layer 402, or the like. Generation of dark current and afterimages (trap afterimages) due to unterminated defects and trap levels can be suppressed.
  • an element isolation layer 402, a channel stopper 403, a PD preparation layer 4040, an FD preparation layer 4050, and a reset drain 406 are provided for each imaging pixel 400 in a p-type well in a semiconductor substrate 401.
  • the PD preparation layer 4040 is made of arsenic (As) under the conditions of, for example, 300 [keV] to 500 [keV], 1 ⁇ 10 12 [cm ⁇ 2 ] to 2 ⁇ 10 13 [cm ⁇ 2 ]. Thus, it is formed by ion implantation. For other forming methods, the manufacturing methods of the first and second embodiments can be used.
  • a mask 507 having openings 507 h 1 and 507 h 2 is disposed above the PD preparation layer 4040 and the FD preparation layer 4050 in each imaging pixel 400.
  • boron (B) is applied to the substrate surface through openings 507h1 and 507h2 of the mask 507, for example, 5 [keV] to 10 [keV], 1 ⁇ 10 11 [cm ⁇ 2 ] to 2
  • the pinning layer 407 and the pinning preparation layer 4370 are formed on the surface portions of the photodiode 404 and the FD preparation layer 4051.
  • the pinning preparation layers 407 and 4370 are in a state of covering the entire photodiode 404 and FD preparation layer 4051, respectively.
  • a gate insulating film 4080 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed by a thermal oxidation method, a plasma oxidation method, or the like, and gate insulation is performed.
  • An opening 4080 h is opened at a position in the film 4080 where the amplification gate 413 of the floating diffusion 405 is to be connected.
  • phosphorus (P) or arsenic (As) is, for example, 30 [keV] to 60 [keV], 1 ⁇ 10 12 [cm ⁇ 2 ] to 2 ⁇ 10 13 [cm ⁇ 2 ].
  • the region that is the n + layer is the floating diffusion 405, and the portion that remains as the p + layer is the pinning layer 437.
  • a transfer gate 412, an amplification gate 413, and a reset gate 414 are formed. These are formed by depositing a Poly-Si film with a film thickness of, for example, 100 [nm] to 200 [nm] by thermal CVD or plasma CVD, and then selectively etching. As described above, the floating diffusion 405 is connected to the amplification gate 413 in the n + layer as described above, so that an ohmic electrical connection between the floating diffusion 405 and the amplification gate 413 is achieved.
  • an interlayer insulating film 4090 (for example, having a film thickness of 500 nm to 500 nm) is formed so as to cover the gate insulating film 4080, the transfer gate 412, the amplification gate 413, and the reset gate 414. 1000 [nm]).
  • the interlayer insulating film 4090 is a CVD oxide film.
  • a contact hole 409h is opened at a location corresponding to the reset drain 406 in the interlayer insulating film 409 by photolithography and etching.
  • connection electrode 411 is formed by embedding a plug made of tungsten (W) in the contact hole 409h, and interlayer insulating films 415, 418, 421 and wirings 416, 417, 419 are formed. , 420, 423, and 424 are sequentially stacked. Then, the solid-state imaging device 4 is completed by forming an on-chip color filter and an on-chip microlens.
  • W tungsten
  • the solid-state imaging device 4 manufactured as described above includes the pinning layers 407 and 437 in which the entire surface layer (interface of the semiconductor substrate 401) or a part of each of the photodiode 404 and the floating diffusion 405 is a p + layer. Since the configuration of being covered is adopted, a depletion layer generated at each pn junction boundary between the photodiode 404 and the floating diffusion 405 and the p-type well of the semiconductor substrate 401 is an interface (gate insulating film 408) of the semiconductor substrate 401. In addition, it is possible to suppress the occurrence of dark current and afterimages (trap afterimages) due to unterminated defects and trap levels at the interface of the element isolation layer 402 and the like.
  • the solid-state imaging devices In the solid-state imaging devices according to the first to fourth embodiments, four layers of interlayer insulating films 109, 115, 118, 121, 309, 409, 415, 418, and 421 are stacked on the semiconductor substrates 101, 301, and 401.
  • the number of interlayer insulating layers may be three or less, or may be five or more.
  • the pixel electrodes 125 and 325 in the photoelectric conversion unit are flat, but the present invention is not necessarily limited thereto, and a bowl-shaped pixel electrode or the like is used. It can also be adopted. In the case of adopting such a configuration, the pixel electrode also goes around in the thickness direction of the photoconductive film, which is excellent in terms of charge extraction efficiency.
  • the present invention is useful for realizing a solid-state imaging device capable of suppressing generation of dark current and afterimages and capable of high-quality output.
  • Solid-state imaging device 1040 Pixel array 21, 51. Pulse generation circuit 22, 52. Vertical shift register 23,53. Horizontal shift register 31. Vertical CCD 32. Horizontal CCD 33. Amplifier 34, 35. Transfer electrode 100, 200, 300, 400. Imaging pixels 101, 301, 401, 1010, 3010. Semiconductor substrate 102,402. Element isolation layer 103,403. Channel stopper 104,304. Storage diode 105, 205, 405. Floating diffusion 106,406. Reset drain 107,207,307,407,437. Pinning layer 108,308,408,1080,1081,3080,4080.
  • Connection electrode 112,412. Transfer gate 113,413.
  • Amplification gate 114,414. Reset gate 116,117,119,120,123,124,416,417,419,420,423,424. Wiring 125,325.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

　固体撮像装置は、半導体基板１０１をベースに、複数の撮像画素１００が形成されてなり、各撮像画素１００は、入射光を光電変換して信号電荷を生成する光導電膜１２６と、半導体基板１０１内に形成され、光導電膜１２６で生成された電荷を蓄積する蓄積ダイオード１０４と、を有する。そして、固体撮像装置において、蓄積ダイオード１０４に対しては、接続電極１１０との接続部分を除く部分を覆うようにピニング層１０７が形成されている。ピニング層１０７は、ｎ＋層である蓄積ダイオード１０４とは反対の導電型であるｐ＋層であって、電荷の表面再結合を抑制する役割を果たす。

Description

固体撮像装置およびその製造方法
　本発明は、固体撮像装置およびその製造方法に関する。
　従来から、基板の表層部分に受光部であるフォトダイオードを形成した、所謂、表面型固体撮像装置が用いられている。表面型固体撮像装置では、各撮像画素におけるフォトダイオードの上方が開口され（配線などが設けられていない）、当該開口部を通して外光がフォトダイオードに対し入射されるようになっている。このような固体撮像装置では、多画素化によりフォトダイオードの上方における開口サイズが縮小し、感度の劣化という問題が生じる。
　このような問題に対して、裏面照射型の固体撮像装置や、積層型の固体撮像装置などの開発がなされている。これらの固体撮像装置では、原理的には、開口率が１００［％］であり、感度特性という観点から注目されている。特に、積層型固体撮像装置は、受光部に目標とする分光特性を有する光導電膜を用い、回路部には、目的に応じてＭＯＳ回路やＣＣＤ回路を用いたものである。このように、積層型固体撮像装置では、受光部を回路部の上方に配置することで、１００［％］の開口率の実現が可能である。従来の積層型固体撮像装置の一例を、図２３を用い説明する。
　図２３（ａ）に示すように、積層型固体撮像装置は、半導体基板９１０のｐ型ウェル領域に、ｎ型のＣＣＤチャネル９１２、ｎ型のドレイン領域９１５、ｎ型蓄積ダイオード９１３が形成され、ＣＣＤチャネル９１２および蓄積ダイオード９１３の各周囲には、ｐ型のバリア領域９１４が形成されている。また、隣接する撮像画素間の部分には、チャネルストッパ９１１が設けられている。
　半導体基板９１０上には、ゲート絶縁膜（図示を省略）を介して、ＣＣＤ転送電極９１６が形成され、これを被覆する状態で絶縁膜９１７ａが堆積されている。絶縁膜９１７ａにおける蓄積ダイオード９１３の上に相当する部分には、コンタクト孔が設けられ、その内壁面には引出電極９１８が形成されている。
　絶縁膜９１７ａおよび引出電極９１８の上には、絶縁膜９１７ｂが形成され、さらにその上には、画素電極９１９、光導電膜９２０、および透明電極９２１が順に形成されている。画素電極９１９は、撮像画素単位で設けられており、各撮像画素において、引出電極９１８に接続されている。
　積層型の固体撮像装置においては、光導電膜９２０で生成された電荷が、画素電極９１９および引出電極９１８を介して、蓄積ダイオード９１３に移動され、蓄積される。そして、所定の蓄積時間（露光時間）の後に、読出し電圧をＣＣＤ転送電極９１６に印加することにより、信号電荷を蓄積ダイオード９１３からＣＣＤチャネル（垂直ＣＣＤチャネル）９１２へと転送し、外部に映像信号として取り出す。
　ここで、上述のように、従来の積層型固体撮像装置では、ｎ型の蓄積ダイオード９１３の周囲が、ｐ型不純物よりなるバリア領域９１４で囲まれているので、図２３（ｂ）に示すように、蓄積ダイオード９１３とバリア領域９１４とのｐｎ接合境界部分に空乏層９２３が存在する。従来の積層型固体撮像装置では、このような構造を採用することにより、半導体基板９１０内で発生した暗電流が、蓄積ダイオード９１３へと流入するのを防止することができる。
特開平７－７８９５７号公報
　しかしながら、図２３（ｂ）に示すように、上記従来の固体撮像装置では、蓄積ダイオード９１３のｎ型不純物領域の一部が半導体基板９１０の界面上でゲート絶縁膜と接触しており、また、ｎ型の蓄積ダイオード９１３とｐ型のバリア領域９１４とのｐｎ接合境界に発生する空乏層９２３が半導体基板９１０の界面（ゲート絶縁膜）に接触することにより、半導体基板９１０の未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）を誘起するという問題を生じる。
　なお、上記では、積層型固体撮像装置を一例に、現状および将来における問題点を指摘したが、このような問題は、積層型固体撮像装置に限らず、従来からの表面型固体撮像装置でも同様に生じ得る。
　本発明は、このような問題の解決を図るべくなされたものであって、暗電流や残像の発生を抑制することができる固体撮像装置およびその製造方法を提供することを目的とする。
　そこで、本発明は、次のような特徴を有することとした。
　本発明に係る固体撮像装置は、半導体基板をベースに、複数の撮像画素が形成されてなり、各撮像画素は、入射光を光電変換して信号電荷を生成する光電変換部と、半導体基板内に形成され、光電変換部で生成された電荷を蓄積する蓄積領域と、半導体基板内において、蓄積領域の一部を覆う状態で形成され、電荷の表面再結合を抑制するピニング層と、を有することを特徴とする。
　また、本発明に係る固体撮像装置の製造方法は、半導体基板をベースに、複数の撮像画素が形成されてなる固体撮像装置を製造する方法であって、次の工程を実行することを特徴とする・
　・ウェル領域を形成する工程；半導体基板に対し、第１導電型の不純物を注入してウェル領域を形成する。
　・フローティングディフュージョンを形成する工程；ウェル領域に対し、第１導電型とは反対の導電型である第２導電型の不純物を注入して、撮像画素毎に蓄積領域およびフローティングディフュージョンを形成する。
　・ピンニング準備層を形成する工程；蓄積領域における半導体基板の表面に対し、第１導電型の不純物を注入してピニング準備層を形成する。
　・ゲート絶縁膜を形成する工程；半導体基板上にゲート絶縁膜を形成する。
　・第１開口部を形成する工程；ゲート絶縁膜におけるフローティングディフュージョンの上に相当する領域に第１開口部を形成する。
　・転送ゲート電極を形成する工程；ゲート絶縁膜上に対し、撮像画素毎に、蓄積領域からフローティングディフュージョンまでにかけての領域に転送ゲート電極を形成する。
　・第１接続電極を形成する工程；第１開口部を介してフローティングディフュージョンと接続する第１接続電極を形成する。
　・層間絶縁膜を形成する工程；ゲート絶縁膜が形成された半導体基板上を覆うように、層間絶縁膜を形成する。
　ピニング準備層の表面の一部を露出させる工程；層間絶縁膜およびゲート絶縁膜に対し、第２開口部を形成し、ピニング準備層の表面の一部を露出させる。
　・ピニング層を形成する工程；第２開口部を通して露出されたピニング準備層の一部に対し、第２導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分をピニング層とする。
　・第２接続電極を形成する工程；第２開口部に第２接続電極を形成する。
　・光電変換部を形成する工程；層間絶縁膜上に対し、撮像画素毎に、第２接続電極と接続される光電変換部を形成する。
　本発明に係る固体撮像装置では、光電変換部で生成された電荷を蓄積する蓄積領域に対して、その一部を覆う状態で、ピニング層が形成されている、という構成を採用する。そして、ピニング層は、蓄積領域のｐｎ接合境界に発生する空乏層が、半導体基板の表面（ゲート絶縁膜）に接したり、素子分離層（ＳＴＩ；Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）の半導体基板界面に接したりするのを抑制し、これより電荷の再結合を抑制する機能を有する。
　従って、本発明に係る固体撮像装置では、半導体基板界面やＳＴＩ界面の未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　本発明に係る固体撮像装置の製造方法では、ピニング準備層を形成する工程からピニング層を形成する工程までを実施することにより、蓄積領域の一部を覆う状態、即ち、第２接続電極との接続部分を除く部分を覆う状態で、ピニング層を形成する。よって、本発明に係る固体撮像装置の製造方法を以って製造された固体撮像装置では、蓄積領域における第２接続電極との接続部分を除く部分がピニング層で覆われることとなり、蓄積領域のｐｎ接合境界に発生する空乏層が、半導体基板の表面（ゲート絶縁膜）に接したり、素子分離層（ＳＴＩ；Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）の半導体基板界面に接したりするのを抑制することができる。
　従って、本発明に係る固体撮像装置の製造方法では、半導体基板界面やＳＴＩ界面の未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生が抑制される固体撮像装置を製造することができる。
　なお、本発明に係る固体撮像装置の製造方法では、蓄積領域への第２接続電極の接続に際して、当該接続部分の導電型を反転させているので、蓄積領域と第２接続電極との間でのオーミックな電気的接続を実現することができる。
　以上のように、本発明に係る固体撮像装置、および本発明に係る固体撮像装置の製造方法を用い製造された固体撮像装置では、蓄積領域で所定の間蓄積されている信号の劣化や信号電荷の読出し時における残像の発生が抑制される。
実施の形態１に係る固体撮像装置１の概略構成を示す模式ブロック図である。 固体撮像装置１の要部構成（撮像画素１００の構成）を示す模式断面図である。 固体撮像装置１における撮像画素１００の構成を示す模式平面図である。 固体撮像装置１の製造工程の一部を示す模式断面図である。 固体撮像装置１の製造工程の一部を示す模式断面図である。 固体撮像装置１の製造工程の一部を示す模式断面図である。 実施の形態２に係る固体撮像装置の要部構成（撮像画素２００の構成）を示す模式断面図である。 実施の形態２に係る固体撮像装置の製造工程の一部を示す模式断面図である。 実施の形態２に係る固体撮像装置の製造工程の一部を示す模式断面図である。 変形例に係る製造工程の一部を示す模式断面図である。 変形例に係る製造工程の一部を示す模式断面図である。 実施の形態３に係る固体撮像装置３の概略構成を示す模式ブロック図である。 固体撮像装置３の要部構成（撮像画素３００の構成）を示す模式断面図である。 固体撮像装置３における撮像画素３００の構成を示す模式平面図である。 固体撮像装置３の製造工程の一部を示す模式断面図である。 固体撮像装置３の製造工程の一部を示す模式断面図である。 固体撮像装置３の製造工程の一部を示す模式断面図である。 実施の形態４に係る固体撮像装置４の概略構成を示す模式ブロック図と、一の撮像画素４００を取り出して示す模式回路図である。 固体撮像装置４の要部構成（撮像画素４００の構成）を示す模式断面図である。 固体撮像装置４における撮像画素４００の構成を示す模式平面図である。 固体撮像装置４の製造工程の一部を示す模式断面図である。 固体撮像装置４の製造工程の一部を示す模式断面図である。 従来技術に係る固体撮像装置の構成を示す模式断面図と、一部拡大図である。
　以下では、本発明を実施するための形態について、図面を参酌しながら説明する。なお、以下の各実施の形態は、本発明の構成およびそこから奏される作用・効果を分かり易く説明するために用いる一例であって、本発明は、本質的な特徴部分以外に何ら以下の形態に限定を受けるものではない。
　［実施の形態１］
　１．固体撮像装置１の全体構成
　実施の形態１に係る固体撮像装置１の全体構成について、図１を用い説明する。
　図１に示すように、実施の形態１に係る固体撮像装置１では、複数の撮像画素１００がＸ－Ｙ面方向にマトリクス状（行列状）に配列され、これより画素アレイ１０が構成されている。画素アレイ１０に対しては、パルス発生回路２１、垂直シフトレジスタ２２、および水平シフトレジスタ２３が接続されている。
　２．撮像画素１００の構成
　固体撮像装置１の要部構成について、図２および図３を用い説明する。図２は、固体撮像装置１の一部（一の撮像画素１００）の模式断面図であり、図３は、その模式平面図である。そして、図２に示す断面は、図３に示す撮像画素１００のＡ－Ａ‘断面である。
　図２に示すように、固体撮像装置１は、ｐ型のウェル領域が形成された半導体基板１０１をベースに形成されている。半導体基板１０１では、素子分離層（ＳＴＩ；Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）１０２とｐ＋層であるチャネルストッパ１０３により撮像画素１００毎に区画されている。
　図２に示すように、各撮像画素１００では、半導体基板１０１のＺ軸方向上側の表層部分に、ｎ＋層である蓄積ダイオード１０４、フローティングディフュージョン１０５、およびリセットトランジスタのドレイン（以下では、単に「リセットドレイン」と記載する。）１０６が形成されている。半導体基板１０１のＺ軸方向上面には、ゲート絶縁膜１０８、層間絶縁膜１０９，１１５，１１８，１２１が順に積層形成されている。そして、層間絶縁膜１２１の上には、画素電極１２５を介した状態で光導電膜１２６が積層され、光導電膜１２６の上には、透明電極１２７が設けられている。
　画素電極１２６は、撮像画素１００毎に分離形成されており、接続電極１１０，１２２により蓄積ダイオード１０４に接続されている。なお、撮像画素１００のサイズは、画素電極１２６のサイズにより規定されている。
　ゲート絶縁膜１０８上には、蓄積ダイオード１０４とフローティングディフュージョン１０５との間を跨ぐ状態で転送トランジスタのゲート（以下では、単に「転送ゲート」と記載する。）１１２が形成され、フローティングディフュージョン１０５とリセットドレイン１０６との間を跨ぐ状態でリセットトランジスタのゲート（以下では、単に「リセットゲート」と記載する。）１１４が形成されている。また、ゲート絶縁膜１０８には、フローティングディフュージョン１０５の上に当たる部分にコンタクト孔が設けられ、当該コンタクト孔によりフローティングディフュージョン１０５に接続する増幅トランジスタのゲート（以下では、単に「増幅ゲート」と記載する。）１１３が設けられている。
　層間絶縁膜１１５における層間絶縁膜１０９との境界部分には、配線１１６，１１７が設けられ、このうち、配線１１７は、接続電極１１１を介してリセットドレイン１０６に接続されている。配線１１７は、電源電圧端子Ｖｄｄに接続されており、リセットドレイン１０６のドレイン電圧は、Ｖｄｄとなっている。
　同様に、層間絶縁膜１１８における層間絶縁膜１１５との境界部分には、配線１１９，１２０が設けられ、層間絶縁膜１２１における層間絶縁膜１１８との境界部分には、配線１２３，１２４が設けられている。
　ここで、半導体基板１０１における表層部分には、蓄積ダイオード１０４の接続電極１１０との接続部分を除く部分を覆うように、ｐ＋層であるピニング層１０７が形成されている。なお、蓄積ダイオード１０４は、ｎ＋層であり、ｐ＋層であるピニング層１０７とで、部分埋め込みダイオード構造が構成される。ピニング層１０７は、蓄積ダイオード１０４と半導体基板１０１のｐウェル領域とのｐｎ接合境界に発生する空乏層が、半導体基板１０１の表面（ゲート絶縁膜１０８）に接したり、素子分離層１０２の半導体基板１０１界面に接したりするのを抑制することが可能であり、電荷の表面再結合を抑制する役割を果たす。
　図３に示すように、各撮像画素１００では、Ｘ軸方向の左側から順に、表層がピニング層１０７で覆われた蓄積ダイオード１０４（図３では、図示を省略。）、転送ゲート１１２、フローティングディフュージョン１０５、リセットゲート１１４、およびリセットドレイン１０６が設けられている。そして、フローティングディフュージョン１０５に接続された増幅ゲート１１３は、図のＹ軸方向上向きに延設され、途中でクランク状に曲折されて、その両側に増幅トランジスタのソース（以下では、単に「増幅ソース」と記載する。）１２８と、増幅トランジスタのドレイン（以下では、単に「増幅ドレイン」と記載する。）１２９が設けられている。
　増幅ソース１２８および増幅ドレイン１２９には、それぞれ接続電極１３０，１３１が接続されている。
　本実施の形態に係る固体撮像装置１では、転送ゲート１１２、リセットゲート１１４および増幅ゲート１１３は、例えば、Ｐｏｌｙ－Ｓｉから形成されており、また、接続電極１１０，１１１，１２２，１３０，１３１などは、コンタクト孔にタングステン（Ｗ）からなるプラグを形成することにより形成されている。
　また、固体撮像装置１における光導電膜１２６は、例えば、アモルファスシリコンや無機光導電材料などから形成されている。
　なお、図２などでは、図示を省略しているが、透明電極１２７の上に、さらにオンチップカラーフィルタやオンチップマイクロレンズなどが形成されている。
　３．固体撮像装置１の駆動
　図２のＺ軸方向の上方よりの光は、透明電極１２７を通して光導電膜１２６に入射される。光導電膜１２６は、画素電極１２５と透明電極１２７とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。ここで、透明電極１２７と画素電極１２５との間での電位差が、光導電膜１２６に印加されるバイアス電圧となる。
　リセットゲート１１４へのリセット制御信号の入力により、ゲートをオンにすることで、フローティングディフュージョン１０５の電位がドレイン電圧Ｖｄｄにリセットされる。そして、上記のように光導電膜１２６で生成された電荷は、画素電極１２５から接続電極１２２および接続電極１１０を介して蓄積ダイオード１０４に転送され、一時的に蓄積される。
　なお、本実施の形態に係る固体撮像装置１では、受光している期間中は蓄積ダイオード１０４のフローティング状態が維持されている。
　次に、転送ゲート１１３がオンにされることにより、フローティングディフュージョン１０５の電位が、蓄積ダイオード１０４に蓄積された信号電荷量に応じて、変動する。そして、フローティングディフュージョン１０５の電位の変動量を、増幅ゲート１１３を介して増幅トランジスタで増幅し、外部に信号として出力することになる。
　４．効果
　以上の構成を有する本実施の形態に係る固体撮像装置１では、蓄積ダイオード１０４において、接続電極１１０との接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７で覆われているという構成を採用するので、蓄積ダイオード１０４と半導体基板１０１のｐ型ウェルとのｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　以上より、光導電膜１２６で生成された信号電荷が、蓄積ダイオード１０４に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
　５．固体撮像装置１の製造方法
　固体撮像装置１の製造方法について、図４から図６を用い、要部となる工程を説明する。
　図４（ａ）に示すように、半導体基板１０１０のｐ型ウェル領域に対して、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）などの素子分離層１０２を形成する。具体的には、半導体基板１０１０に対して、分離領域とする部分に対しドライエッチングなどにより溝（例えば、深さが２００［ｎｍ］～４００［ｎｍ］）を形成する。そして、形成した溝と半導体基板１０１０界面との欠陥領域を低減するために、例えば、酸化膜厚が１０［ｎｍ］～２０［ｎｍ］の熱酸化により犠牲酸化などを行い、次に、ホウ素（Ｂ）を、例えば、１０［ｋｅＶ］～２０［ｋｅＶ］、１×１０１３［ｃｍ－２］～３×１０１３［ｃｍ－２］の条件を以って、イオン注入してｐ＋層であるチャネルストッパ１０３を形成する。次に、形成した溝内を絶縁材料で埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で平坦化することにより、素子分離層１０２が形成できる。
　次に、図４（ｂ）に示すように、蓄積ダイオード１０４、フローティングディフュージョン１０５、およびリセットドレイン１０６をそれぞれ形成しようとする箇所に対応して開口５００ｈ１，５００ｈ２，５００ｈ３が設けられたマスク５００を、半導体基板１０１０の上面１０１０ｆに積層形成する。そして、マスク５００の開口５００ｈ１，５００ｈ２，５００ｈ３を通して、リン（Ｐ）やヒ素（Ａｓ）を、例えば、５０［ｋｅＶ］～８０［ｋｅＶ］、１×１０１４［ｃｍ－２］～２×１０１５［ｃｍ－２］の条件を以って、半導体基板１０１０に注入することにより、蓄積ダイオード準備層１０４０、フローティングディフュージョン１０５、およびリセットドレイン１０６が形成される。
　図４（ｃ）に示すように、蓄積ダイオード準備層１０４０に対応する部分に開口５０１ｈを有するマスク５０１を積層形成し、マスク５０１の開口５０１ｈを通して半導体基板１０１における蓄積ダイオード準備層１０４０の表層部分にホウ素（Ｂ）を、例えば、５［ｋｅＶ］～１０［ｋｅＶ］、１×１０１１［ｃｍ－２］～２×１０１２［ｃｍ－２］の条件を以って、イオン注入し、表層がピニング準備層１０７０で覆われた蓄積ダイオード準備層１０４１を形成する。
　なお、図４（ｃ）などでは、説明の便宜上、蓄積ダイオード準備層１０４１とピニング準備層１０７０との相対的な層厚の関係を模式的なものとしている。実際の蓄積ダイオード準備層１０４１の層厚と、ピニング準備層１０７０の層厚とは、例えば、完成後の固体撮像装置１において、蓄積ダイオード１０４の層厚に対し、ピニング層１０７の層厚が１／４０～１／１０の範囲の相対的な関係となるように設定することができる。より具体的には、例えば、完成後の固体撮像装置１において、蓄積ダイオード１０４の層厚を１００［ｎｍ］～３００［ｎｍ］とするとき、ピニング層１０７の層厚が１０［ｎｍ］～２０［ｎｍ］程度となるようにすることができる。なお、ここに示した一例は、撮像画素１００の一辺のサイズを、１．１［μｍ］～１．４［μｍ］としたときのものである。
　図５（ａ）に示すように、熱酸化、あるいはプラズマ酸化などにより、半導体基板１０１の表面１０１ｆにゲート絶縁膜１０８０（例えば、膜厚が５［ｎｍ］～１０［ｎｍ］）を形成する。
　次に、図５（ｂ）に示すように、ゲート絶縁膜１０８０におけるフローティングディフュージョン１０５の上に相当する箇所にコンタクト孔を設け、その状態で、熱ＣＶＤ法、またはプラズマＣＶＤ法などにより、Ｐｏｌｙ－Ｓｉ膜（例えば、膜厚が１００［ｎｍ］～２００［ｎｍ］）を堆積させた後、フォトリソグラフィ法などにより所定形状のレジストパターンを形成し（図示を省略）、Ｐｏｌｙ－Ｓｉ膜を選択的にエッチングすることで、転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４などを形成する。
　ここで、上述のように、予めゲート絶縁膜１０８１のフローティングディフュージョン１０５の上に開けたコンタクト孔１０８１ｈにより、増幅ゲート１１３は、フローティングディフュージョン１０５に電気的にコンタクトをとった状態となる。
　次に、図５（ｃ）に示すように、ゲート絶縁膜１０８１および転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を覆うように、層間絶縁膜１０９０（例えば、膜厚が５００［ｎｍ］～１０００［ｎｍ］）を積層形成する。層間絶縁膜１０９０は、ＣＶＤ酸化膜である。
　次に、図６（ａ）に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜１０９における蓄積ダイオード準備層１０４０とリセットドレイン１０６に各々相当する箇所にコンタクト孔１０９ｈ１，１０９ｈ２を開ける。そして、層間絶縁膜１０９に開けたコンタクト孔１０９ｈ１を通して、蓄積ダイオード準備層１０４０の表層に対し選択的にリン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］～６０［ｋｅＶ］、１×１０１２［ｃｍ－２］～２×１０１３［ｃｍ－２］の条件を以って、イオン注入し、コンタクト孔１０９ｈ１に面する部分をｎ型の層に変換する。これより、コンタクト孔１０９ｈ１に面していない部分に残るｐ＋層がピニング層１０７となり、変換された部分を含むｎ＋層の部分が蓄積ダイオード１０４となる。
　なお、図６（ａ）に示す状態で、コンタクト孔１０９ｈ２に対してもリン（Ｐ）、またはヒ素（Ａｓ）がイオン注入されることになるが、コンタクト孔１０９ｈ２の底に存在するリセットドレイン１０６は、もともとｎ＋層であるので、イオン注入によっても導電型の変化を生じない。
　次に、図６（ｂ）に示すように、層間絶縁膜１０９のコンタクト孔１０９ｈ１，１０９ｈ２に対しタングステン（Ｗ）のプラグ埋込みを行い、接続電極１１０，１１１を形成する。接続電極１１０，１１１は、ｎ＋層である蓄積ダイオード１０４およびリセットドレイン１０６に対してオーミックな電気接続がなされる。
　次に、図６（ｃ）に示すように、ＣＶＤ酸化膜である層間絶縁膜１１５，１１８，１２１（例えば、膜厚が５００［ｎｍ］～１０００［ｎｍ］）の積層形成と、配線１１６，１１７，１１９，１２０，１２３，１２４の形成とを行う。ここで、配線１１６，１１７，１１９，１２０，１２３，１２４は、アルミニウム（Ａｌ）、銅（Ｃｕ）などを用い、例えば、２００［ｎｍ］～３００［ｎｍ］の膜厚で形成できる。
　この後、図示を省略しているが、層間絶縁膜１１５，１１８，１２１に開けたコンタクト孔１２１ｈに対し、タングステン（Ｗ）などのプラグを埋め込んで接続電極１２２を形成し（図２を参照。）、さらにその上に、画素電極１２５、光導電膜１２６、透明電極１２７の順に積層形成する。
　画素電極１２５の形成は、例えば、層間絶縁膜１２１上にアルミニウム（Ａｌ）やタングステン（Ｗ）、モリブデン（Ｍｏ）などからなる金属膜（例えば、膜厚が１００［ｎｍ］～３００［ｎｍ］）を堆積し、フォトリソグラフィ法およびエッチング法を用い、撮像画素１００ごとに分離する。この画素電極１２５の面積が、撮像画素１００のサイズを規定する。
　光導電膜１２６の形成は、例えば、プラズマＣＶＤ法やスパッタリング法などを用い、撮像目的に応じた分光感度特性を有するα－Ｓｉ膜や無機の光導電膜（例えば、膜厚が１００［ｎｍ］～１０００［ｎｍ］）などを堆積することで行うことができる。
　透明電極１２７の形成は、例えば、光導電膜１２６上にＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）やＺｎＯを材料を用い、スパッタリング法やＣＶＤ法により、例えば、数十［ｎｍ］～数百［ｎｍ］の膜厚で堆積して行うことができる。
　固体撮像装置１では、光導電膜１２６と、この膜をＺ軸方向上下から挟む画素電極１２５および透明電極１２７とにより、光電変換部（センサ部）が構成される。
　なお、図示を省略しているが、上記工程を実行の後、透明電極１２７上に、例えば、有機材料などを用いオンチップカラーフィルタおよびオンチップマイクロレンズなどを形成することにより、固体撮像装置１が形成される。
　以上のように製造された固体撮像装置１は、蓄積ダイオード１０４において、接続電極１１０との接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７で覆われているという構成を採用するので、蓄積ダイオード１０４と半導体基板１０１のｐ型ウェルとのｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　［実施の形態２］
　１．固体撮像装置における撮像画素２００の構成
　本実施の形態に係る固体撮像装置における撮像画素２００の要部構成について、図７を用い説明する。図７は、固体撮像装置の一部（一の撮像画素２００）の模式断面図であり、上記実施の形態１に係る固体撮像装置１と同一構成部分には、同一の符号を付している。
　図７に示すように、本実施の形態に係る固体撮像装置では、各撮像画素２００におけるフローティングディフュージョン２０５に対し、半導体基板１０１界面側の一部を覆う状態で、ピニング層２０７が形成されている点で、上記実施の形態１に係る固体撮像装置１と相違する。具体的に、ピニング層２０７は、フローティングディフュージョン２０５における増幅ゲート１１３との接続部分を除く部分を覆う状態で形成されている。
　なお、本実施の形態においても、蓄積ダイオード１０４における接続電極１１０との接続部分を除く部分がピニング層１０７で覆われている。
　また、本実施の形態に係る固体撮像装置は、上記構成を除き、実施の形態１に係る固体撮像装置１と同じ構成を有している。
　フローティングディフュージョン２０５に対し、半導体基板１０１界面側の一部（増幅ゲート１１３との接続部分を除く部分）を覆う状態で形成されているピニング層２０７も、ｎ＋層であるフローティングディフュージョン２０５とは反対の導電型であるｐ＋層であり、フローティングディフュージョン２０５と半導体基板１０１のｐ型ウェルとのｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　２．効果
　以上の構成を有する本実施の形態に係る固体撮像装置では、蓄積ダイオード１０４において、接続電極１１０との接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７で覆われているという構成に加え、フローティングディフュージョン２０５において、増幅ゲート１１３との接続部分を除く部分について、その表層（半導体基板１０１界面）もｐ＋層であるピニング層２０７で覆われているという構成を採用するので、蓄積ダイオード１０４およびフローティングディフュージョン２０５と半導体基板１０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　以上より、光導電膜１２６で生成された信号電荷が、蓄積ダイオード１０４やフローティングディフュージョン２０５に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
　３．固体撮像装置の製造方法
　本実施の形態に係る固体撮像装置の製造方法について、図８および図９を用い、上記実施の形態１との差異を中心に説明する。
　図８（ａ）に示すように、半導体基板１０１におけるｐ型ウェル内に、素子分離層１０２、チャネルストッパ１０３、蓄積ダイオード準備層１０４０、ＦＤ準備層２０５０、およびリセットドレイン１０６をそれぞれの撮像画素２００について形成する。これらの形成方法については、上記実施の形態１の製造方法を用いることができる。そして、各撮像画素２００における蓄積ダイオード準備層１０４０、およびＦＤ準備層２０５０の上方に開口５０２ｈ１，５０２ｈ２が開けられたマスク５０２を配する。
　図８（ｂ）に示すように、マスク５０２の開口５０２ｈ１，５０２ｈ２を通して基板表面１０１ｆにホウ素（Ｂ）を、例えば、５［ｋｅＶ］～１０［ｋｅＶ］、１×１０１１［ｃｍ－２］～２×１０１２［ｃｍ－２］の条件を以って、イオン注入することで、蓄積ダイオード準備層１０４１およびＦＤ準備層２０５１の表層部分にピニング準備層１０７０，２０７０を形成する。なお、図８（ｂ）に示すように、この状態においては、ピニング準備層１０７０，２０７０は、蓄積ダイオード準備層１０４１およびＦＤ準備層２０５１における全体を覆う状態となっている。
　次に、図８（ｃ）に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜１０８１（例えば、膜厚が５［ｎｍ］～１０［ｎｍ］）を形成し、ゲート絶縁膜１０８１におけるフローティングディフュージョン２０５の増幅ゲート１１３を接続しようとする箇所に開口１０８１ｈを開ける。そして、当該開口１０８１ｈを通して、リン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］～６０［ｋｅＶ］、１×１０１２［ｃｍ－２］～２×１０１３［ｃｍ－２］の条件を以って、イオン注入することにより、開口１０８１ｈ下の部分がｎ＋層に変換することができる。
　図８（ｃ）に示すように、ｎ＋層である領域がフローティングディフュージョン２０５であり、ｐ＋層のまま残った部分がピニング層２０７である。
　次に、図９（ａ）に示すように、転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を形成する。これらの形成は、熱ＣＶＤ法、またはプラズマＣＶＤ法によりＰｏｌｙ－Ｓｉ膜（例えば、膜厚が１００［ｎｍ］～２００［ｎｍ］）を堆積し、その後、選択的にエッチングすることにより行われる。なお、フローティングディフュージョン２０５について、上記のように、増幅ゲート１１３との接続部分がｎ＋層に変換されているので、フローティングディフュージョン２０５と増幅ゲート１１３とのオーミックな電気的接続がなされる。
　次に、図９（ｂ）に示すように、ゲート絶縁膜１０８１および転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を覆うように、層間絶縁膜１０９０（例えば、膜厚が５００［ｎｍ］～１０００［ｎｍ］）を積層形成する。層間絶縁膜１０９０は、ＣＶＤ酸化膜である。
　次に、図９（ｃ）に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜１０９における蓄積ダイオード準備層１０４０とリセットドレイン１０６に各々相当する箇所にコンタクト孔１０９ｈ１，１０９ｈ２を開ける。そして、層間絶縁膜１０９に開けたコンタクト孔１０９ｈ１を通して、蓄積ダイオード準備層１０４０の表層に対し選択的にリン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］～６０［ｋｅＶ］、１×１０１２［ｃｍ－２］～２×１０１３［ｃｍ－２］の条件を以って、イオン注入し、コンタクト孔１０９ｈ１に面する部分をｎ型の層に変換する。これより、コンタクト孔１０９ｈ１に面していない部分に残るｐ＋層がピニング層１０７となり、変換された部分を含むｎ＋層の部分が蓄積ダイオード１０４となる。
　なお、上記実施の形態１と同様に、コンタクト孔１０９ｈ２に対してもリン（Ｐ）、またはヒ素（Ａｓ）がイオン注入されることになるが、コンタクト孔１０９ｈ２の底に存在するリセットドレイン１０６は、もともとｎ＋層であるので、イオン注入によっても導電型の変化を生じない。
　この後の製造工程については、上記実施の形態１と同様である。
　以上のように製造された固体撮像装置は、蓄積ダイオード１０４およびフローティングディフュージョン２０５のそれぞれにおいて、接続電極１１０および増幅ゲート１１３との各接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７，２０７で覆われているという構成を採用するので、蓄積ダイオード１０４およびフローティングディフュージョン２０５と半導体基板１０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　［変形例］
　上記実施の形態２に係る固体撮像装置の製造方法の変形例について、図１０および図１１を用い、上記実施の形態２との差異部分を中心に説明する。なお、図１０および図１１は、上記実施の形態２に係る製造方法の説明で用いた図８（ａ）から図８（ｃ）および図９（ａ）に相当する工程である。
　図１０（ａ）に示すように、半導体基板１０１におけるｐ型ウェル内に、素子分離層１０２、チャネルストッパ１０３、蓄積ダイオード準備層１０４０、ＦＤ準備層２０５０、およびリセットドレイン１０６をそれぞれの撮像画素２００について形成し、各撮像画素２００における蓄積ダイオード準備層１０４０の上方に開口５０３ｈが開けられたマスク５０３を配する。
　次に、図１０（ｂ）に示すように、マスク５０３の開口５０３ｈを通して、基板表面にホウ素（Ｂ）を、例えば、５［ｋｅＶ］～１０［ｋｅＶ］、１×１０１１［ｃｍ－２］～２×１０１２［ｃｍ－２］の条件を以って、イオン注入することで、蓄積ダイオード準備層１０４１の表層部分にピニング準備層１０７０を形成する。
　次に、図１０（ｃ）に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜１０８１（例えば、膜厚が５［ｎｍ］～１０［ｎｍ］）を形成し、ゲート絶縁膜１０８１におけるフローティングディフュージョン２０５の増幅ゲート１１３を接続しようとする箇所に開口１０８１ｈを開ける。
　次に、図１１（ａ）に示すように、転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を形成する。これらの形成は、熱ＣＶＤ法、またはプラズマＣＶＤ法によりＰｏｌｙ－Ｓｉ膜（例えば、膜厚が１００［ｎｍ］～２００［ｎｍ］）を堆積し、その後、選択的にエッチングすることにより行われる。なお、ＦＤ準備層２０５０については、ｎ＋層のままで維持されているので、ＦＤ準備層２０５０と増幅ゲート１１３とのオーミックな電気的接続がなされる。
　次に、図１１（ｂ）に示すように、フローティングディフュージョン２０５の上方に当たる部分に開口５０４ｈが開けられたマスク５０４を配し、開口５０４ｈを通し、ホウ素（Ｂ）を、例えば、１５［ｋｅＶ］～２０［ｋｅＶ］、１×１０１１［ｃｍ－２］～２×１０１２［ｃｍ－２］の条件を以って、イオン注入する。このイオン注入は、ゲート絶縁膜１０８１を通してなされ、開口５０４ｈ内における増幅ゲート１１３の接続部分を除く部分について、ピニング層２０７が形成される。即ち、開口５０４ｈ内で、増幅ゲート１１３がマスクとして機能している。
　この後、上記実施の形態２に係る製造方法と同じ工程を実行することにより、上記実施の形態２に係る固体撮像装置を製造することができる。
　［実施の形態３］
　１．固体撮像装置３の全体構成
　実施の形態３に係る固体撮像装置３の全体構成について、図１２を用い説明する。
　図１２に示すように、実施の形態３に係る固体撮像装置３は、走査回路にＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）を用いた固体撮像装置であって、複数の撮像画素３００がＸ－Ｙ面方向にマトリクス状（行列状）に配列されている。マトリクス状に配列された複数の撮像画素３００に対しては、列毎に垂直ＣＣＤ３１が設けられており、複数の撮像画素３００のＹ軸方向下方に水平ＣＣＤ３２が配され、水平ＣＣＤ３２からの出力信号は、アンプ３３を介して出力される。
　２．撮像画素３００の構成
　固体撮像装置３の要部構成について、図１３および図１４を用い説明する。図１３は、固体撮像装置３の一部（一の撮像画素３００）の模式断面図であり、図１４は、その模式平面図である。そして、図１３に示す断面は、図１４に示す撮像画素３００のＢ－Ｂ‘断面である。
　図１３に示すように、固体撮像装置３は、半導体基板３０１をベースにし、そのｐ型ウェル内に形成された蓄積ダイオード３０４、読出しゲート３０５、および垂直ＣＣＤ３１を有する。蓄積ダイオード３０４、読出しゲート３０５、および垂直ＣＣＤ３１は、それぞれｎ型の不純物をイオン注入して形成された領域である。なお、撮像画素３００間を区画するように、分離層３０２が形成されている。
　蓄積ダイオード３０４、読出しゲート３０５、および垂直ＣＣＤ３１などが形成された半導体基板３０１の上を覆うように、ゲート絶縁膜３０８が形成され、さらにその上であって、読出しゲート３０５から垂直ＣＣＤ３１までの間の領域に転送電極３５が形成されている。なお、図１４に示すように、固体撮像装置３では、撮像画素３００に対して２つの転送電極３４，３５が設けられているが、図１３では、図示の都合上、転送電極３５だけを描いている。
　ゲート絶縁膜３０８および転送電極３５の上には、層間絶縁膜３０９が積層形成されており、その上には、画素電極３２５、光導電膜３２６、および透明電極３２７が順に積層形成されている。
　層間絶縁膜３０９には、画素電極３２５と蓄積ダイオード３０４との間を結ぶコンタクト孔が開けられており、タングステン（Ｗ）などのプラグが埋め込まれて、接続電極３１０が形成されている。接続電極３１０は、撮像画素３００毎に、画素電極３２５と蓄積ダイオード３０４とを接続している。
　蓄積ダイオード３０４に対しては、その半導体基板３０１の界面側を覆うように、ピニング層３０７が形成されている。ピニング層３０７は、上記実施の形態１，２と同様に、蓄積ダイオード３０４を構成するｎ型とは反対のｐ型の不純物をイオン注入することにより形成されており、接続電極３１０との接続部分を除く蓄積ダイオード３０４の半導体基板３０１界面を覆っている。
　なお、蓄積ダイオード３０４は、半導体基板３０１の界面側に形成されたピニング層３０７とで部分埋め込みダイオード構造を構成する。
　ここで、光導電膜３２６は、上記実施の形態１，２と同様に、例えば、アモルファスＳｉや無機光導電膜により構成されている。そして、光導電膜３２６と、これを挟む状態で形成された画素電極３２５および透明電極３２７とにより、光電変換部を構成する。透明電極３２７と画素電極３２５との間での電位差が、光導電膜３２６に印加されるバイアス電圧となる。
　蓄積ダイオード３０４は、接続電極３１０との接続部分を除く部分がピニング層３０７により覆われているため、図１４に示すように、固体撮像装置３を上方より見ると、ピニング層３０７および接続電極３１０により蓄積ダイオード３０４は隠れて見えないことになる。
　なお、図１３では、図示を省略しているが、固体撮像装置３には、各撮像画素３００毎にオンチップカラーフィルタやオンチップマイクロレンズが形成されている。
　３．固体撮像装置３の駆動
　図１３のＺ軸方向の上方よりの光は、透明電極３２７を通して光導電膜３２６に入射される。光導電膜３２６は、画素電極３２５と透明電極３２７とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。生成された電荷は、画素電極３２５から接続電極３１０を介して蓄積ダイオード３０４に転送され、一時的に蓄積ダイオード３０４に蓄積される。
　なお、本実施の形態に係る固体撮像装置３でも、受光している期間中は蓄積ダイオード３０４のフローティング状態が維持されている。
　次に、蓄積ダイオード３０４に一時的に蓄積された電荷は、転送電極３４，３５に読出しパルス、転送パルスを印加することにより、読出しゲート３０５から垂直ＣＣＤ３１および水平ＣＣＤ３２などを介して、外部に信号として出力されることになる。
　４．効果
　以上の構成を有する本実施の形態に係る固体撮像装置では、蓄積ダイオード３０４において、接続電極３１０との接続部分を除く部分について、その表層（半導体基板３０１の界面）がｐ＋層であるピニング層３０７で覆われているという構成を採用するので、蓄積ダイオード３０４と半導体基板３０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板３０１の界面（ゲート絶縁膜３０８）や分離層３０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　以上より、光導電膜３２６で生成された信号電荷が、蓄積ダイオード３０４に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
　なお、蓄積ダイオード３０４では、接続電極３１０との接続部分が、ｎ＋層であるので、オーミックな電気的接続も実現されている。
　５．固体撮像装置３の製造方法
　本実施の形態に係る固体撮像装置３の製造方法について、図１５から図１７を用い、要部となる工程を説明する。
　図１５（ａ）に示すように、半導体基板３０１０のｐ型ウェル内に、ＣＣＤおよび拡散層で構成される素子部を分離する分離層３０２を形成する。分離層３０２は、ｐ＋層である。
　次に、図１５（ｂ）に示すように、リン（Ｐ）やヒ素（Ａｓ）を適切な条件でイオン注入することにより、蓄積ダイオード準備層３０４０、読出しゲート３０５、および垂直ＣＣＤ３１を形成する。
　図１６（ａ）に示すように、蓄積ダイオード準備層３０４１の上に開口５０５ｈが開けられたマスク５０５を配する。そして、開口５０５ｈを通して、例えば、ホウ素（Ｂ）を、例えば、５［ｋｅＶ］～１０［ｋｅＶ］、１×１０１１［ｃｍ－２］～２×１０１２［ｃｍ－２］の条件を以って、イオン注入することにより、蓄積ダイオード準備層３０４１の半導体基板３０１表面側に、ｐ＋層であるピニング準備層３０７０を形成する。
　次に、図１６（ｂ）に示すように、熱酸化法、またはプラズマ熱酸化法などにより、半導体基板３０１の表面にゲート絶縁膜３０８０（例えば、膜厚が２０［ｎｍ］～３０［ｎｍ］）を形成する。そして、図１７（ａ）に示すように、熱ＣＶＤ法、またはプラズマＣＶＤ法などにより、ゲート絶縁膜３０８０上に、Ｐｏｌｙ－Ｓｉ膜である転送電極準備膜３５０（例えば、膜厚が１００［ｎｍ］～２００［ｎｍ］）を形成し、転送電極３５を形成しようとする箇所を除く部分が開口されたマスク５０６を配する。マスク５０６は、フォトリソグラフィ法により形成することができる。
　次に、図１７（ｂ）に示すように、選択的なエッチングを行うことにより、転送電極３５が形成できる。なお、図示を省略しているが、転送電極３４についても、同じ工程で形成される。
　図１７（ｃ）に示すように、転送電極３５およびゲート絶縁膜３０８０の上に、ＣＶＤ酸化膜である層間絶縁膜３０９（例えば、膜厚が３００［ｎｍ］～６００［ｎｍ］）を形成し、フォトリソグラフィ法およびエッチング法により、蓄積ダイオード３０４の上部となる位置にコンタクト孔３０９ｈを開ける。このとき、ゲート絶縁膜３０８についても開口する。そして、開口３０９ｈを通して、リン（Ｐ）またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］～６０［ｋｅＶ］、１×１０１２［ｃｍ－２］～２×１０１３［ｃｍ－２］の条件を以って、イオン注入し、コンタクト孔３０９ｈの下部におけるｐ＋層部分をｎ＋層に変換する。これにより、コンタクト孔３０９ｈの底部には、ｎ＋層である蓄積ダイオード３０４が露出し、その他の部分の表層は、ピニング層３０７で覆われることになる。
　図示を省略しているが、この後、コンタクト孔３０９ｈに対してタングステン（Ｗ）からなるプラグを埋め込み、接続電極３１０を形成する。そして、その後、上記実施の形態１，２などと同様に、画素電極３２５、光導電膜３２６、および透明電極３２７を順に積層形成する。
　また、有機材料などからなるオンチップカラーフィルタおよびオンチップマイクロレンズを積層形成することで、固体撮像装置３が完成する。
　以上のように製造された固体撮像装置３は、蓄積ダイオード３０４において、接続電極３１０との接続部分を除く部分について、その表層（半導体基板３０１の界面）がｐ＋層であるピニング層３０７で覆われているという構成を採用するので、蓄積ダイオード３０４と半導体基板３０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板３０１の界面（ゲート絶縁膜１０８）や分離層３０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　［実施の形態４］
　１．固体撮像装置４の全体構成
　本実施の形態に係る固体撮像装置４の全体構成について、図１８を用い説明する。
　図１８（ａ）に示すように、本実施の形態に係るＭＯＳ型の固体撮像装置４では、複数の撮像画素４００がマトリクス状（行列状）に配列され、これより画素アレイ４０が構成されている。画素アレイ４０に対しては、パルス発生回路５１、垂直シフトレジスタ５２、および水平シフトレジスタ５３が接続されている。
　垂直シフトレジスタ５２および水平シフトレジスタ５３は、例えば、ともにダイナミック回路部であって、パルス発生回路５１からのタイミングパルスの印加に呼応して、各撮像画素４００に対して、順次、駆動パルスを出力する。各撮像画素４００からは、駆動パルスに応じて画素信号を出力する。
　図１８（ｂ）に示すように、撮像画素４００は、１つのフォトダイオード４００ＰＤと３つのトランジスタ４００ＴＸ，４００ＳＦ，４００ＲＳを有する。フォトダイオード４００ＰＤの一端は、接地されており、他端は、転送トランジスタ４００ＴＸのソースに接続されている。転送トランジスタ４００ＴＸのドレインは、フローティングディフュージョン４００ＦＤを経て、増幅トランジスタ４００ＳＦのゲートおよびリセットトランジスタ４００ＲＳのソースに接続されている。増幅トランジスタ４００ＳＦのドレインは、電源電圧ＶＤＤに接続されており、ソースは信号線に接続されている。
　フォトダイオード４００ＰＤは、各撮像画素４００に入射された光の強度に応じて、信号電荷を生成する光電変換機能を有する素子部である。転送トランジスタ４００ＴＸは、ゲートへの転送制御信号に従って、信号電荷をフォトダイオード４００ＰＤからフローティングディフュージョン４００ＦＤに転送するための素子部である。
　増幅トランジスタ４００ＳＦは、フローティングディフュージョン４００ＦＤに転送された信号電荷を、信号線に出力する素子部である。リセットトランジスタ４００ＲＳは、転送トランジスタ４００ＴＸのドレイン、およびフローティングディフュージョン４００ＦＤに蓄積された信号電荷を、ゲートへのリセット制御信号に従って、リセットする素子部である。
　３つのトランジスタ４００ＴＸ，４００ＳＦ，４００ＲＳの内、増幅トランジスタ４００ＳＦが信号電荷に応じた画素信号に増幅変換する機能を有するものであり、残りの転送トランジスタ４００ＴＸおよびリセットトランジスタ４００ＲＳが、スイッチング機能を有するものである。
　２．撮像画素４００の構成
　固体撮像装置４における撮像画素４００の構成について、図１９および図２０を用い説明する。
　図１９に示すように、固体撮像装置４は、ｐ型のウェル領域が形成された半導体基板４０１をベースに形成されている。半導体基板４０１では、素子分離層４０２とｐ＋層であるチャネルストッパ４０３により撮像画素４００毎に区画されている。
　図１９に示すように、各撮像画素４００では、半導体基板４０１のＺ軸方向上側の表層部分に、ｎ＋層であるフォトダイオード４０４（４００ＰＤ）、フローティングディフュージョン４０５（４００ＦＤ）、およびリセットトドレイン４０６が形成されている。半導体基板４０１のＺ軸方向上面には、ゲート絶縁膜４０８、層間絶縁膜４０９，４１５，４１８，４２１が順に積層形成されている。
　ゲート絶縁膜４０８上には、フォトダイオード４０４とフローティングディフュージョン４０５との間を跨ぐ状態で転送ゲート４１２が形成され、フローティングディフュージョン４０５とリセットドレイン４０６との間を跨ぐ状態でリセットゲート４１４が形成されている。
　また、ゲート絶縁膜４０８には、フローティングディフュージョン４０５の上に当たる部分にコンタクト孔が設けられ、当該コンタクト孔によりフローティングディフュージョン４０５に接続する増幅ゲート４１３が設けられている。
　層間絶縁膜４１５における層間絶縁膜４０９との境界部分には、配線４１６，４１７が設けられ、このうち、配線４１７は、接続電極４１１を介してリセットドレイン４０６に接続されている。配線４１７は、電源電圧端子Ｖｄｄに接続されており、リセットドレイン４０６のドレイン電圧は、Ｖｄｄとなっている。
　同様に、層間絶縁膜４１８における層間絶縁膜４１５との境界部分には、配線４１９，４２０が設けられ、層間絶縁膜４２１における層間絶縁膜４１８との境界部分には、配線４２３，４２４が設けられている。
　ここで、半導体基板４０１における表層部分には、フォトダイオード４０４の全体と、フローティングティフュージョン４０５における増幅ゲート４１３とのとの接続部分を除く部分を覆うように、ｐ＋層であるピニング層４０７，４３７が形成されている。
　なお、フローティングディフュージョン４０５は、ｎ＋層であり、ｐ＋層であるピニング層４３７とで、部分埋め込みダイオード構造が構成される。ピニング層４０７，４３７は、フォトダイオード４０４およびフローティングディフュージョン４０５と半導体基板４０１のｐウェル領域とのｐｎ接合境界に発生する空乏層が、半導体基板４０１の表面（ゲート絶縁膜４０８）に接したり、素子分離層４０２の半導体基板４０１界面に接したりするのを抑制することが可能であり、電荷の表面再結合を抑制する役割を果たす。
　図２０に示すように、各撮像画素４００では、Ｘ軸方向の左側から順に、表層がピニング層４０７，４３７で覆われたフォトダイオード４０４（図２０では、図示を省略。）およびフローティングディフュージョン４０５（図２０でじゃ、図示を省略。）、転送ゲート４１２、リセットゲート４１４、およびリセットドレイン４０６が設けられている。そして、フローティングディフュージョン４０５に接続された増幅ゲート４１３は、図のＹ軸方向上向きに延設され、途中でクランク状に曲折されて、その両側に増幅ソース４２８と、増幅ドレイン４２９が設けられている。
　増幅ソース４２８および増幅ドレイン４２９には、それぞれ接続電極４３０，４３１が接続されている。
　本実施の形態に係る固体撮像装置４では、転送ゲート４１２、リセットゲート４１４および増幅ゲート４１３は、例えば、Ｐｏｌｙ－Ｓｉから形成されており、また、接続電極４１１，４３０，４３１などは、コンタクト孔にタングステン（Ｗ）からなるプラグを形成することにより形成されている。
　なお、図１９などでは、図示を省略しているが、透明電極１２７の上に、さらにオンチップカラーフィルタやオンチップマイクロレンズなどが形成されている。
　３．効果
　以上の構成を有する本実施の形態に係る固体撮像装置４では、フォトダイオード４０４において、その表層全体（半導体基板４０１の界面）がｐ＋層であるピニング層４０７で覆われており、また、フローティングディフュージョン４０５において、増幅ゲート４１３との接続部分を除く部分について、その表層（半導体基板４０１界面）もｐ＋層であるピニング層４３７で覆われているという構成を採用する。よって、蓄積ダイオード４０４およびフローティングディフュージョン４０５と半導体基板４０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板４０１の界面（ゲート絶縁膜４０８）や素子分離層４０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　以上より、フォトダイオード４０４で生成され、当該フォトダイオード４０４に一時的に蓄積されている期間、および、その後フローティングディフュージョン４０５に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
　４．固体撮像装置４の製造方法
　本実施の形態に係る固体撮像装置４の製造方法について、図２１および図２２を用い説明する。
　図２１（ａ）に示すように、半導体基板４０１におけるｐ型ウェル内に、素子分離層４０２、チャネルストッパ４０３、ＰＤ準備層４０４０、ＦＤ準備層４０５０、およびリセットドレイン４０６をそれぞれの撮像画素４００について形成する。ここで、ＰＤ準備層４０４０は、ヒ素（Ａｓ）を、例えば、３００［ｋｅＶ］～５００［ｋｅＶ］、１×１０１２［ｃｍ－２］～２×１０１３［ｃｍ－２］の条件を以って、イオン注入することにより形成される。その他の形成方法については、上記実施の形態１，２の製造方法を用いることができる。そして、各撮像画素４００におけるＰＤ準備層４０４０、およびＦＤ準備層４０５０の上方に開口５０７ｈ１，５０７ｈ２が開けられたマスク５０７を配する。
　図２１（ｂ）に示すように、マスク５０７の開口５０７ｈ１，５０７ｈ２を通して基板表面にホウ素（Ｂ）を、例えば、５［ｋｅＶ］～１０［ｋｅＶ］、１×１０１１［ｃｍ－２］～２×１０１２［ｃｍ－２］の条件を以って、イオン注入することで、フォトダイオード４０４およびＦＤ準備層４０５１の表層部分にピニング層４０７およびピニング準備層４３７０を形成する。なお、図２１（ｂ）に示すように、この状態においては、ピニング準備層４０７，４３７０は、それぞれフォトダイオード４０４およびＦＤ準備層４０５１における全体を覆う状態となっている。
　次に、図２１（ｃ）に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜４０８０（例えば、膜厚が５［ｎｍ］～１０［ｎｍ］）を形成し、ゲート絶縁膜４０８０におけるフローティングディフュージョン４０５の増幅ゲート４１３を接続しようとする箇所に開口４０８０ｈを開ける。そして、当該開口４０８０ｈを通して、リン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］～６０［ｋｅＶ］、１×１０１２［ｃｍ－２］～２×１０１３［ｃｍ－２］の条件を以って、イオン注入することにより、開口４０８０ｈ下の部分がｎ＋層に変換することができる。
　図２１（ｃ）に示すように、ｎ＋層である領域がフローティングディフュージョン４０５であり、ｐ＋層のまま残った部分がピニング層４３７である。
　次に、図２２（ａ）に示すように、転送ゲート４１２、増幅ゲート４１３、およびリセットゲート４１４を形成する。これらの形成は、熱ＣＶＤ法、またはプラズマＣＶＤ法によりＰｏｌｙ－Ｓｉ膜を、例えば、１００［ｎｍ］～２００［ｎｍ］の膜厚で堆積し、その後、選択的にエッチングすることにより行われる。なお、フローティングディフュージョン４０５について、上記のように、増幅ゲート４１３との接続部分がｎ＋層に変換されているので、フローティングディフュージョン４０５と増幅ゲート４１３とのオーミックな電気的接続がなされる。
　次に、図２２（ｂ）に示すように、ゲート絶縁膜４０８０および転送ゲート４１２、増幅ゲート４１３、およびリセットゲート４１４を覆うように、層間絶縁膜４０９０（例えば、膜厚が５００［ｎｍ］～１０００［ｎｍ］）を積層形成する。層間絶縁膜４０９０は、ＣＶＤ酸化膜である。
　次に、図２２（ｃ）に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜４０９におけるリセットドレイン４０６に相当する箇所にコンタクト孔４０９ｈを開ける。
　図示を省略しているが、この後、コンタクト孔４０９ｈに対し、タングステン（Ｗ）からなるプラグを埋め込むことで接続電極４１１を形成し、層間絶縁膜４１５，４１８，４２１および配線４１６，４１７，４１９，４２０，４２３，４２４を順に積層形成する。そして、オンチップカラーフィルタおよびオンチップマイクロレンズなどを形成することにより、固体撮像装置４が完成する。
　以上のように製造された固体撮像装置４は、フォトダイオード４０４およびフローティングディフュージョン４０５のそれぞれにおいて、その表層（半導体基板４０１の界面）の全体あるいは一部がｐ＋層であるピニング層４０７，４３７で覆われているという構成を採用するので、フォトダイオード４０４およびフローティングディフュージョン４０５と半導体基板４０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板４０１の界面（ゲート絶縁膜４０８）や素子分離層４０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
　［その他の構成］
　上記実施の形態１～４および変形例は、本発明の構成を説明するために一例として採用したものであり、本発明は、特徴となる部分を除き、何ら上記構成に限定を受けるものではない。例えば、上記実施の形態１～３に係る固体撮像装置では、光導電膜１２６，３２６が撮像画素１００，２００，３００で一続きとなっている構成を採用したが、撮像画素毎に絶縁や遮光がなされた構成とすることもできる。
　また、上記実施の形態１～４に係る固体撮像装置では、半導体基板１０１，３０１，４０１上に４層の層間絶縁膜１０９，１１５，１１８，１２１，３０９，４０９，４１５，４１８，４２１が積層された構成を一例として採用したが、層間絶縁層の積層数は、３層以下であってよいし、５層以上であってもよい。
　また、上記実施の形態１～３に係る固体撮像装置では、光電変換部における画素電極１２５，３２５を平板なものとしたが、必ずしもこれに限定されるものではなく、椀状の画素電極などを採用することもできる。このような構成を採用する場合には、光導電膜の厚み方向の上方にも画素電極が回り込み、電荷の取り出し効率という観点で優れる。
　本発明は、暗電流や残像の発生を抑制でき、高画質な出力が可能な固体撮像装置を実現するのに有用である。
　　　１，３，４．固体撮像装置
　　１０，４０．画素アレイ
　　２１，５１．パルス発生回路
　　２２，５２．垂直シフトレジスタ
　　２３，５３．水平シフトレジスタ
　　３１．垂直ＣＣＤ
　　３２．水平ＣＣＤ
　　３３．アンプ
　　３４，３５．転送電極
　１００，２００，３００，４００．撮像画素
　１０１，３０１，４０１，１０１０，３０１０．半導体基板
　１０２，４０２．素子分離層
　１０３，４０３．チャネルストッパ
　１０４，３０４．蓄積ダイオード
　１０５，２０５，４０５．フローティングディフュージョン
　１０６，４０６．リセットドレイン
　１０７，２０７，３０７，４０７，４３７．ピニング層
　１０８，３０８，４０８，１０８０，１０８１，３０８０，４０８０．ゲート絶縁膜
　１０９，１１５，１１８，１２１，３０９，４０９，４１５，４１８，４２１，１０９０，４０９０．層間絶縁膜
　１１０，１１１，１２２，１３０，１３１，３１０，４１１，４３０，４３１．接続電極
　１１２，４１２．転送ゲート
　１１３，４１３．増幅ゲート
　１１４，４１４．リセットゲート
　１１６，１１７，１１９，１２０，１２３，１２４，４１６，４１７，４１９，４２０，４２３，４２４．配線
　１２５，３２５．画素電極
　１２６，３２６．光導電膜
　１２７，３２７．透明電極
　１２８，４２８．増幅ソース
　１２９，４２９．増幅ドレイン
　３０２．分離層
　３０５．読出しゲート
　３５０．転送電極準備膜
　４００ＰＤ．フォトダイオード
　４００ＴＸ．転送トランジスタ
　４００ＳＦ．増幅トランジスタ
　４００ＲＳ．リセットトランジスタ
　４０４．フォトダイオード
　５００，５０１，５０２，５０３，５０４，５０５，５０６，５０７．マスク
１０４０，１０４１，３０４０，３０４１．蓄積ダイオード準備層
１０７０，２０７０，３０７０，４３７０．ピニング準備層
２０５０，２０５１，４０５０，４０５１．ＦＤ準備層
４０４０．ＰＤ準備層

Claims (11)

  1. 　半導体基板をベースに、複数の撮像画素が形成されてなる固体撮像装置であって、
    　各撮像画素は、
    　入射光を光電変換して信号電荷を生成する光電変換部と、
    　前記半導体基板内に形成され、前記光電変換部で生成された電荷を蓄積する蓄積領域と、
    　前記半導体基板内において、前記蓄積領域の一部を覆う状態で形成され、電荷の表面再結合を抑制するピニング層と、
    　を有する
    　ことを特徴とする固体撮像装置。
  2. 　前記半導体基板には、その一の表面側に第１導電型のウェル領域が形成され、
    　前記半導体基板上には、ゲート絶縁膜と層間絶縁膜とが順に形成され、
    　前記光電変換部は、前記層間絶縁膜上に形成されており、
    　各撮像画素における前記蓄積領域は、前記ウェル領域に形成され、第１導電型とは反対の導電型である第２導電型であり、
    　各撮像画素は、さらに、
    　前記ウェル領域に形成され、第２導電型のフローティングディフュージョンと、
    　前記ゲート絶縁膜と前記層間絶縁膜との境界部分に形成され、前記蓄積領域と前記フローティングディフュージョンとの間を跨設する状態の転送ゲート電極と、
    　前記半導体基板上であって、前記フローティングディフュージョンの上に形成され、前記フローティングディフュージョンと接続された第１接続電極と、
    　前記層間絶縁膜を挿通し、前記光電変換部と前記蓄積領域とを接続する第２接続電極と、
    を有し、
    　前記ピニング層は、第１導電型であり、前記蓄積領域に対し、前記第２接続電極との接続部分を除く部分を覆う状態で設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記フローティングディフュージョンに対しては、前記第１接続電極との接続部分を除く表層部分を覆う状態で、第１導電型を有し、電荷の表面再結合を抑制する第２ピニング層が設けられている
    　ことを特徴とする請求項２に記載の固体撮像装置。
  4. 　前記転送ゲート電極と前記第１接続電極とは、同一材料で形成されている
    　ことを特徴とする請求項２に記載の固体撮像装置。
  5. 　前記複数の撮像画素は、前記半導体基板の表面に沿った状態で、行列状に配置されており、
    　前記半導体基板には、その一の表面側に第１導電型のウェル領域が形成され、
    　前記ウェル領域内には、前記複数の撮像画素の配置における行方向に延び、第１導電型とは反対の導電型である第２導電型の垂直転送領域が形成され、
    　前記半導体基板上には、層間絶縁膜が形成され、
    　前記光電変換部は、前記層間絶縁膜上に形成されており、
    　各撮像画素における前記蓄積領域は、前記ウェル領域に形成され、第２導電型であり、
    　前記半導体基板上には、前記垂直転送領域から前記蓄積領域までを覆う状態で、ゲート絶縁膜を介して垂直転送ゲート電極が形成されており、
    　前記光電変換部と前記蓄積領域とは、前記層間絶縁膜を挿通する接続電極により接続されており、
    　前記ピニング層は、第１導電型であり、前記蓄積領域に対し、前記接続電極との接続部分を除く部分を覆う状態で設けられている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  6. 　前記各撮像画素における前記光電変換部は、前記層間絶縁膜の側から、下部電極、光電変換膜、上部電極の順に積層されてなる積層構造を有している
    　ことを特徴とする請求項２または請求項５に記載の固体撮像装置。
  7. 　前記半導体基板には、その一の表面側に第１導電型のウェル領域が形成され、
    　前記半導体基板上には、層間絶縁膜が形成され、
    　前記光電変換部は、前記第１導電型とは反対の導電型である第２導電型であって、前記ウェル領域に形成されており、
    　各撮像画素は、さらに、
    　前記ウェル領域に形成され、第２導電型のフローティングディフュージョンと、
    　前記半導体基板に対してゲート絶縁膜を介して形成され、前記光電変換部と前記フローティングディフュージョンとの間で跨設状態の転送ゲート電極と、
    　前記半導体基板上であって、前記フローティングディフュージョンの上に形成され、前記フローティングディフュージョンと接続された接続電極と、
    　を有し、
    　前記ピニング層は、第１導電型であり、前記蓄積領域としての前記フローティングディフュージョンに対し、前記接続電極との接続部分を除く部分を覆う状態で設けられており、
    　前記半導体基板の表層部分には、前記光電変換部を覆う状態で、第１導電型を有し、電荷の表面再結合を抑制する第２ピニング層が形成されている
    　ことを特徴とする請求項１に記載の固体撮像装置。
  8. 　半導体基板をベースに、複数の撮像画素が形成されてなる固体撮像装置の製造方法であって、
    　前記半導体基板に対し、第１導電型の不純物を注入してウェル領域を形成する工程と、
    　前記ウェル領域に対し、第１導電型とは反対の導電型である第２導電型の不純物を注入して、撮像画素毎に蓄積領域およびフローティングディフュージョンを形成する工程と、
    　前記蓄積領域における前記半導体基板の表面に対し、第１導電型の不純物を注入してピニング準備層を形成する工程と、
    　前記半導体基板上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜における前記フローティングディフュージョンの上に相当する領域に第１開口部を形成する工程と、
    　前記ゲート絶縁膜上に対し、撮像画素毎に、前記蓄積領域から前記フローティングディフュージョンまでにかけての領域に転送ゲート電極を形成する工程と、
    　前記第１開口部を介して前記フローティングディフュージョンと接続する第１接続電極を形成する工程と、
    　前記ゲート絶縁膜が形成された前記半導体基板上を覆うように、層間絶縁膜を形成する工程と、
    　前記層間絶縁膜および前記ゲート絶縁膜に対し、第２開口部を形成し、前記ピニング準備層の表面の一部を露出させる工程と、
    　前記第２開口部を通して露出された前記ピニング準備層の一部に対し、第２導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分をピニング層とする工程と、
    　前記第２開口部に第２接続電極を形成する工程と、
    　前記層間絶縁膜上に対し、撮像画素毎に、前記第２接続電極と接続される光電変換部を形成する工程と、を備える
    　ことを特徴とする固体撮像装置の製造方法。
  9. 　前記ピニング準備層を形成する工程では、前記フローティングディフュージョンにおける前記半導体基板の表面に対し、第１導電型の不純物を注入して第２ピニング準備層も形成し、
    　前記第１開口部を形成した後であって、前記第１接続電極を形成する前に、前記第１開口部を通して露出された前記第２ピニング準備層の一部に対し、第２導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分を第２ピニング層とする工程を備える
    　ことを特徴とする請求項８に記載の固体撮像装置の製造方法。
  10. 　前記第１接続電極を形成した後であって、前記層間絶縁膜を形成する前に、前記フローティングディフュージョンにおける前記第１接続電極との接続部分を除く部分に対し、前記第１接続電極をマスクの一部として用いて、前記ゲート絶縁膜を介して第１導電型の不純物を注入し、当該注入された部分に第２ピニング層を形成する工程を備える
    　ことを特徴とする請求項８に記載の固体撮像装置の製造方法。
  11. 　前記転送ゲート電極を形成する工程と前記第１接続電極を形成する工程とは、時間的に少なくとも一部が重畳して実行される
    　ことを特徴とする請求項８に記載の固体撮像装置の製造方法。
PCT/JP2011/004304 2010-09-13 2011-07-28 固体撮像装置およびその製造方法 WO2012035696A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010204630A JP2012060076A (ja) 2010-09-13 2010-09-13 固体撮像装置およびその製造方法
JP2010-204630 2010-09-13

Publications (1)

Publication Number Publication Date
WO2012035696A1 true WO2012035696A1 (ja) 2012-03-22

Family

ID=45831192

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/004304 WO2012035696A1 (ja) 2010-09-13 2011-07-28 固体撮像装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP2012060076A (ja)
WO (1) WO2012035696A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9813651B2 (en) 2012-06-27 2017-11-07 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014002365A1 (ja) 2012-06-26 2014-01-03 パナソニック株式会社 固体撮像装置及びその製造方法
JP6179865B2 (ja) * 2012-06-26 2017-08-16 パナソニックＩｐマネジメント株式会社 固体撮像装置及びその製造方法
WO2014002332A1 (ja) * 2012-06-27 2014-01-03 パナソニック株式会社 固体撮像装置
JP6126593B2 (ja) * 2012-06-29 2017-05-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
JP2015053296A (ja) 2013-01-28 2015-03-19 ソニー株式会社 半導体素子およびこれを備えた半導体装置
JP6406585B2 (ja) * 2014-09-12 2018-10-17 パナソニックＩｐマネジメント株式会社 撮像装置
CN108878462B (zh) * 2017-05-12 2023-08-15 松下知识产权经营株式会社 摄像装置及照相机系统
WO2023190406A1 (ja) * 2022-03-29 2023-10-05 ラピスセミコンダクタ株式会社 半導体装置、固体撮像装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310700A (ja) * 1993-04-21 1994-11-04 Toshiba Corp 固体撮像装置
JPH0778957A (ja) * 1993-09-09 1995-03-20 Toshiba Corp 固体撮像装置
JPH07115184A (ja) * 1993-08-24 1995-05-02 Canon Inc 積層型固体撮像装置及びその製造方法
JP2008252004A (ja) * 2007-03-30 2008-10-16 Fujifilm Corp 固体撮像素子、固体撮像素子の製造方法
JP2009268083A (ja) * 2008-04-03 2009-11-12 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310700A (ja) * 1993-04-21 1994-11-04 Toshiba Corp 固体撮像装置
JPH07115184A (ja) * 1993-08-24 1995-05-02 Canon Inc 積層型固体撮像装置及びその製造方法
JPH0778957A (ja) * 1993-09-09 1995-03-20 Toshiba Corp 固体撮像装置
JP2008252004A (ja) * 2007-03-30 2008-10-16 Fujifilm Corp 固体撮像素子、固体撮像素子の製造方法
JP2009268083A (ja) * 2008-04-03 2009-11-12 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9813651B2 (en) 2012-06-27 2017-11-07 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device
US9942506B2 (en) 2012-06-27 2018-04-10 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device

Also Published As

Publication number Publication date
JP2012060076A (ja) 2012-03-22

Similar Documents

Publication Publication Date Title
WO2012035696A1 (ja) 固体撮像装置およびその製造方法
JP4725095B2 (ja) 裏面入射型固体撮像装置及びその製造方法
US7855407B2 (en) CMOS image sensor and method for manufacturing the same
JP4341421B2 (ja) 固体撮像装置
JP4980330B2 (ja) イメージセンサ及びその製造方法
WO2014002361A1 (ja) 固体撮像装置及びその製造方法
WO2012035702A1 (ja) 固体撮像装置及びその製造方法
US9991305B2 (en) Stacked type solid state imaging apparatus and imaging system
JP2011029337A (ja) 固体撮像装置とその製造方法、及び電子機器
JP2010258157A (ja) 固体撮像装置およびその製造方法
JP2012164768A (ja) 固体撮像装置
WO2012070171A1 (ja) 固体撮像装置及びその製造方法
US20090065829A1 (en) Image Sensor and Method for Manufacturing the Same
KR20190124963A (ko) 후면 조사형 이미지 센서 및 그 제조 방법
US20090065823A1 (en) Image Sensor and Method for Manufacturing an Image Sensor
JP5199545B2 (ja) イメージセンサおよびその製造方法
KR20200091252A (ko) 후면 조사형 이미지 센서 및 그 제조 방법
KR20200030851A (ko) 후면 조사형 이미지 센서 및 그 제조 방법
JP6689936B2 (ja) 撮像装置の製造方法
JP2009188380A (ja) イメージセンサ及びその製造方法
JP2009065156A (ja) イメージセンサーの製造方法
US8154095B2 (en) Image sensor and method for manufacturing the same
JP4882962B2 (ja) 固体撮像装置
KR100990559B1 (ko) 이미지센서 및 그 제조방법
JP2010087511A (ja) イメージセンサ及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11824716

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11824716

Country of ref document: EP

Kind code of ref document: A1