KR102129147B1 - 고체 촬상 소자, 고체 촬상 소자의 제조 방법, 및, 전자기기 - Google Patents

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Abstract

본 개시에 관한 고체 촬상 소자는, 반도체 기체와, 반도체 기체에 마련된 광전변환 소자와, 반도체 기체의 수광면측에 배치된 광전변환막과, 반도체 기체에 마련되어 있는, 광전변환막에서 생성된 신호 전하가 판독되는 콘택트부와, 광전변환 소자상을 덮는 제1 막부재와, 콘택트부상에 마련된 제2 막부재를 구비한다.

Description

고체 촬상 소자, 고체 촬상 소자의 제조 방법, 및, 전자기기{SOLID-STATE IMAGING ELEMENT, METHOD FOR MANUFACTURING SOLID-STATE IMAGING ELEMENT, AND ELECTRONIC INSTRUMENT}
본 기술은, 고체 촬상 소자, 고체 촬상 소자의 제조 방법, 및, 전자기기에 관한 것이다.
이면 조사형 고체 촬상 소자에서는, 광이 입사하는 제2면측의 반도체 기체의 계면준위에 기인하는 암전류의 발생을 억제하기 위해, 부(負)의 고정 전하를 갖는 막을 반도체 기체의 표면에 형성하는 것이 제안되어 있다(예를 들면, 특허 문헌 1 참조). 부의 고정 전하를 갖는 막이 유기하는 전계에 의해, 수광부의 수광면측의 계면에 홀 축적(홀 어큐뮬레이션)층이 형성된다. 이 홀 축적층에 의해, 계면으로부터의 전자의 발생이 억제된다. 또한, 계면으로부터 전하(전자)가 발생한 경우에도, 확산하는 도중의 홀 축적층에서 전자가 소멸하기 때문에 암전류가 저감될 수 있다.
또한, 이 부의 고정 전하를 갖는 막을, 이면 조사형 고체 촬상 소자의 화소 영역부와 주변 회로부의 반도체 기체의 제2면측 전체에 형성하면, 주변 회로측의 제1면측의 소자와 반도체 기체의 제2면측과의 사이에 전위차가 발생한다. 이 경우, 제2면측의 반도체 계면으로부터 예기하지 않은 캐리어가 제1면측의 소자에 유입하여, 회로의 오작동의 원인이 된다. 그래서, 이 오동작을 회피하기 위해, 화소부와 주변 회로부에서, 부의 고정 전하를 갖는 막과 반도체 기체의 사이에 형성한 절연막의 두께를 변경하는 것이 제안되어 있다(예를 들면, 특허 문헌 2 참조). 예를 들면, 주변 회로부에서, 부의 고정 전하를 갖는 막으로부터 반도체층의 제1면측까지의 거리가, 화소부보다도 길어지도록, 절연막을 형성하는 것이 제안되어 있다.
특허 문헌 1 : 일본국 특개2008-306154호 공보 특허 문헌 2 : 일본국 특개2010-226143호 공보
상술한 바와 같이, 이면 조사형의 고체 촬상 소자에서는, 반도체 기체 계면에서의 암전류의 발생이나 예기하지 않은 캐리어의 발생을 막음에 의한, 고체 촬상 소자의 촬상 특성의 향상이 요구되고 있다.
따라서 촬상 특성의 향상이 가능한 고체 촬상 소자 및 전자기기를 제공하는 것이 바람직하다.
본 기술의 한 실시의 형태의 고체 촬상 소자는, 반도체 기체와, 반도체 기체에 마련된 광전변환 소자와, 반도체 기체의 수광면측에 배치된 광전변환막을 구비한다. 그리고, 반도체 기체에 마련되어 있는, 광전변환막에서 생성된 신호 전하가 판독되는 콘택트부와, 광전변환 소자상을 덮는 제1 막부재와, 콘택트부상에 마련된 제2 막부재를 구비한다.
또한, 본 기술의 한 실시의 형태의 고체 촬상 소자는, 반도체 기체와, 반도체 기체에 마련된 광전변환 소자와, 광전변환 소자상에 마련된 제1 막부재와, 인접하는 광전변환 소자 사이의 화소간(畵素間) 영역에서, 반도체 기체상에 마련된 제2 막부재를 구비한다.
또한, 본 기술의 한 실시의 형태의 전자기기는, 상기 고체 촬상 소자와, 고체 촬상 소자의 출력 신호를 처리하는 신호 처리 회로를 갖는다.
본 기술의 한 실시의 형태의 고체 촬상 소자의 제조 방법은, 반도체 기체에 광전변환 소자와 콘택트부를 형성하는 공정을 갖는다. 그리고, 광전변환 소자상을 덮는 위치의 반도체 기체상에, 제1 막부재를 형성하는 공정과, 콘택트부상을 덮는 위치의 반도체 기체상에, 제2 막부재를 형성하는 공정과, 반도체 기체의 수광면상에 광전변환막을 형성하는 공정을 갖는다.
본 기술의 한 실시의 형태의 고체 촬상 소자 및 그 제조 방법에 의해 제조되는 고체 촬상 소자에 의하면, 광전변환 소자상에 제1 막부재가 형성되고, 콘택트부상에 제2 막부재가 형성된다. 또는, 광전변환 소자상에 제1 막부재가 형성되고, 화소간 영역에, 제2 막부재가 형성된다. 이 때문에, 광전변환 소자상과, 콘택트부 또는 화소간 영역에서, 각각의 특성에 맞춘 재료로 이루어지는 막부재를 선택 형성함에 의해, 반도체 기체 계면에서의 암전류의 발생을 막을 수 있다. 따라서, 고체 촬상 소자의 촬상 특성의 향상이 가능해진다.
본 기술의 한 실시의 형태에 의하면, 촬상 특성의 향상이 가능한 고체 촬상 소자 및 전자기기를 제공할 수 있다.
도 1은 제1 실시 형태의 고체 촬상 소자의 구성을 도시하는 평면도.
도 2는 제1 실시 형태의 고체 촬상 소자의 개략 평면 구성을 도시하는 평면도.
도 3은 제1 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 4는 제1 실시 형태의 고체 촬상 소자의 제조 공정도.
도 5는 제1 실시 형태의 고체 촬상 소자의 제조 공정도.
도 6은 제1 실시 형태의 고체 촬상 소자의 제조 공정도.
도 7은 제1 실시 형태의 고체 촬상 소자의 제조 공정도.
도 8은 제1 실시 형태의 고체 촬상 소자의 제조 공정도.
도 9는 제1 실시 형태의 고체 촬상 소자의 제조 공정도.
도 10은 제2 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 11은 제2 실시 형태의 변형례의 고체 촬상 소자의 구성을 도시하는 단면도.
도 12는 제3 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 13은 제4 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 14는 제5 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 15는 제6 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 16은 제7 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 17은 제8 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 18은 제9 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 19는 제10 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 20은 제11 실시 형태의 고체 촬상 소자의 구성을 도시하는 단면도.
도 21은 전자기기의 구성을 도시하는 도면.
이하, 본 기술을 실시하기 위한 최선의 형태의 예를 설명하는데, 본 기술은 이하의 예로 한정되는 것이 아니다.
또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 소자의 개요
2. 고체 촬상 소자의 제1 실시 형태
3. 제1 실시 형태의 반도체장치의 제조 방법
4. 고체 촬상 소자의 제2 실시 형태
5. 고체 촬상 소자의 제3 실시 형태
6. 고체 촬상 소자의 제4 실시 형태
7. 고체 촬상 소자의 제5 실시 형태
8. 고체 촬상 소자의 제6 실시 형태
9. 고체 촬상 소자의 제7 실시 형태
10. 고체 촬상 소자의 제8 실시 형태
11. 고체 촬상 소자의 제9 실시 형태
12. 고체 촬상 소자의 제10 실시 형태
13. 고체 촬상 소자의 제11 실시 형태
14. 전자기기
<1. 고체 촬상 소자의 개요>
우선, 본 기술의 고체 촬상 소자의 실시 형태의 설명에 앞서서, 고체 촬상 소자의 개요에 관해 설명한다. 부의 고정 전하를 갖는 막을 구비하는 이면 조사형 고체 촬상 소자에서는, 반도체 기체의 계면준위에 기인하는 암전류의 발생을 억제하기 위해, 반도체 기체의 전면(全面)에 부의 고정 전하를 갖는 막이 형성된다. 이 구조에서는, 부의 고정 전하를 갖는 막은, 반도체 기체에 형성되는 광전변환 소자(포토 다이오드(PD))상뿐만 아니라, 인접하는 포토 다이오드(PD) 사이의 분리 영역(화소간 영역)상이나, 주변 회로가 형성되는 주변 회로부상에도 마련되어 있다. 이와 같은 구조의 고체 촬상 소자에서는, 몇가지의 과제를 갖고 있다.
부의 고정 전하를 갖는 막으로서, 반도체 기체보다도 굴절률이 작은 재료를 사용하면, 입사광의 반사가 억제되기 때문에, 반사 방지막으로서 기능한다. 광전변환 소자상에 저반사막을 형성한 경우에는, 반사 방지 특성에 의해 감도가 올라가기 때문에 바람직하다.
그러나, 반도체 기체보다도 굴절률이 작은 부의 고정 전하를 갖는 막을, 광전변환 소자뿐만 아니라, 화소간 영역을 포함하는 화소 영역 전체에 형성하면, 혼색이 증대하여 버린다는 문제가 있다. 구체적으로는, 부의 고정 전하를 갖는 막에 의한 반사 방지 특성에 의해, 반도체 기체 전체의 감도가 오르고, 화소간 영역의 반도체 기체에서 발생한 신호 전하의 양도 증가한다. 그리고, 화소간 영역에서의 신호 전하가 증가함에 의해, 미주(迷走)하는 신호 전하의 양이 증가하고, 광전변환 소자에의 유입량이 증가하여 버린다. 이 결과, 혼색이 증대하여 버린다. 이상과 같이, 부의 고정 전하를 갖는 막을 구비하는 고체 촬상 소자에서는, 화소간의 혼색의 증가가 문제가 된다.
상술한 혼색의 문제에 대해서는, 예를 들면, 화소간 영역상에 금속 차광층을 격자형상으로 형성하는 것이 유효하다. 그러나, 반도체 기체와 금속 차광층의 사이에는 부의 고정 전하를 갖는 막이나 절연막이 적층되기 때문에, 금속 차광층으로부터 반도체 기체까지의 거리가 떨어져 있다. 이 때문에, 경사 방향에서 입사하는 광에 대해, 금속 차광층에 의한 차광이 충분히 행하여지지 않는다. 상술한 바와 같이, 부의 고정 전하를 갖는 막을 구비하는 구성은, 광전변환 소자에서는 반사 방지 특성을 구비함에 의한 암전류 억제와 감도의 향상이 유효하지만, 화소간 영역에서의 감도 증가에 의한 혼색의 문제가 있다.
또한, 반도체 기체의 외부에 광전변환 재료를 마련하는 구성의 고체 촬상 소자(적층형 촬상 소자)도 제안되어 있다. 이 구성의 고체 촬상 소자에서는, 반도체 기체의 제2면측의 표면에, 광전변환 재료에서 광전변환된 전하가 전송되는 콘택트부가 형성된다. 광전변환 재료에서 광전변환된 전하는, 이 콘택트부를 통하여 반도체 기체의 회로 형성면에 판독된다. 콘택트부는, 암전류 억제를 위해 고농도 불순물 영역으로 하는 것이 바람직하다. 이 구성의 고체 촬상 소자에서도, 반도체 기체의 표면의 암전류 억제를 위해서는, 부의 고정 전하를 갖는 막을 반도체 표면에 적층하는 수법이 유효하다.
적층형 촬상 소자에서는, 콘택트부의 주위에는, 콘택트부와 역도전형의 웰이 형성된다. 그리고, 콘택트부와 웰의 사이에는, 공핍층이 형성된다. 이 공핍층은, 반도체 기체 내의 콘택트부와 웰과의 계면으로부터, 계면준위 등의 캐리어 발생원이 많은 반도체 기체의 표면에도 퍼진다.
이 때문에, 부의 고정 전하를 갖는 막을, 상술한 촬상 소자의 콘택트부상에 형성하면, 콘택트부의 주위에 형성되는 공핍층이, 콘택트부측으로 퍼진다. 또는, 이 공핍층의 전계 강도가 강해진다. 또한, 반도체 기체의 표면에 부의 고정 전하를 갖는 막을 마련함에 의해, 반도체 기체 계면에 형성되는 홀 축적층과, 콘택트부와의 사이에 공핍층이 형성된다. 이 때문에, 콘택트부에서의 암전류가 증가한다. 이상과 같이, 제2의 과제는, 암전류의 증가이다.
본 기술의 한 실시의 형태에서는, 부의 고정 전하를 갖는 막을 구비하는 고체 촬상 소자에서, 광전변환 소자에서의 암전류 억제 및 감도의 향상과, 화소간 영역에서의 혼색의 억제와의 양립이 가능한 구성을 제안한다. 또한, 반도체 기체의 외부에 광전변환 재료를 마련하는 구성의 고체 촬상 소자에서, 부의 고정 전하를 갖는 막에 의한 반도체 기체 계면에서의 암전류의 억제와, 콘택트부에서의 암전류의 억제와의 양립이 가능한 구성을 제안한다. 반도체 기체 계면에서의 암전류의 억제와 콘택트부에서의 암전류의 억제와, 화소간 영역에서의 혼색의 억제, 또는, 콘택트부에서의 암전류의 억제와 양립이 가능한 구성에 의해, 촬상 특성에 우수한 고체 촬상 소자를 구성한다.
<2. 고체 촬상 소자의 제1 실시 형태>
[고체 촬상 소자의 개략 구성]
본 기술이 적용되는 고체 촬상 소자의 실시 형태에 관해 설명한다.
도 1에, 본 기술이 적용되는 고체 촬상 소자의 한 예로서, CMOS형의 고체 촬상 소자(1)의 개략 구성을 도시한다. 도 1의 구성은, 하기에 설명하는 각 실시 형태에 관한 고체 촬상 소자에 공통의 구성이다. 또한, 이하의 실시 형태에서는, 반도체 기체의 회로 형성면(표면)측과는 반대(이면)측을 광의 입사면으로 하는, 이른바, 이면 조사형의 CMOS형 고체 촬상 소자로서 설명한다.
[고체 촬상 소자의 전체 구성]
도 1은, 제1 실시 형태에 관한 CMOS형의 고체 촬상 소자(1)의 전체를 도시하는 개략 구성도이다. 본 실시 형태례의 고체 촬상 소자(1)는, 반도체 기체(11)상에 배열된 복수의 화소(2)로 구성되는 화소 영역(3)과, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어회로(8) 등을 갖고 구성된다.
화소(2)는, 광전변환 소자인 포토 다이오드와, 복수의 화소 트랜지스터로 구성되고, 반도체 기체(11)상에, 2차원 어레이현상으로 규칙적으로 복수 배열된다. 화소(2)를 구성하는 화소 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터, 증폭 트랜지스터로 구성되는 4개의 화소 트랜지스터라도 좋고, 또한, 선택 트랜지스터를 제외한 3개의 트랜지스터라도 좋다.
화소 영역(3)은, 2차원 어레이현상으로 규칙적으로 복수 배열된 화소(2)로 구성된다. 화소 영역(3)은, 실제로 광을 수광하고 광전변환에 의해 생성된 신호 전하를 증폭하여 칼럼 신호 처리 회로(5)에 판독하는 유효 화소 영역과, 흑 레벨의 기준이 되는 광학적 흑을 출력하기 위한 흑 기준 화소 영역(도시 생략)으로 구성되어 있다. 흑 기준 화소 영역은, 통상은, 유효 화소 영역의 외주부에 형성된다.
제어회로(8)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다. 그리고, 제어회로(8)에서 생성된 클록 신호나 제어 신호 등은, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력된다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 각 화소(2)의 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를, 수직 신호선(9)을 통하여 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들면, 화소(2)의 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소렬마다 흑 기준 화소 영역(도시하지 않지만, 유효 화소 영역의 주위에 형성된다)부터의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는, 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 마련되어 있다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다. 출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)를 통하여, 순차적으로 공급되는 신호에 대해 신호 처리를 행하여 출력한다.
[고체 촬상 소자의 주요부의 구성(평면도)]
도 2에, 고체 촬상 소자의 단위 화소(2)에서의 개략 평면 구성을 도시한다. 단위 화소(2)는, 적색(R), 녹색(G), 청색(B)의 각각의 파장의 광을 광전변환하는 제1 내지 제3 광전변환 소자가 3층으로 적층된 광전변환 영역과, 각 광전변환 소자에 대응하는 전하 판독부로 구성되어 있다. 본 실시 형태례에서는, 광전변환 영역은, 반도체 기체 중에 형성된 제1 광전변환 소자 및 제2 광전변환 소자와, 반도체 기체의 수광면상에 형성된 제3 광전변환 소자(광전변환막)로 구성된다. 또한, 광전변환 영역에는, 제1 광전변환 소자와 접속된 불순물 확산 영역(13), 제2 광전변환 소자와 접속된 불순물 확산 영역(12), 및, 제3 광전변환 소자(광전변환막)와 접속된 불순물 확산 영역(14)을 구비한다. 전하 판독부는, 제1 내지 제3 광전변환 소자에 대응한 제1 내지 제3 화소 트랜지스터(TrA, TrB, TrC)로 구성되어 있다. 고체 촬상 소자(1)에서는, 단위 화소(2)에서의 종방향의 분광이 이루어진다.
제1 내지 제3 화소 트랜지스터(TrA, TrB, TrC)는, 광전변환 영역의 주변에 형성되고, 각각 4개의 MOS형 트랜지스터로 구성되어 있다. 제1 화소 트랜지스터(TrA)는, 후술하는 제1 광전변환 소자에서 생성, 축적된 신호 전하를 화소 신호로서 출력하는, 제1 전송 트랜지스터(Tr1), 리셋 트랜지스터(Tr4), 증폭 트랜지스터(Tr5), 선택 트랜지스터(Tr6)로 구성되어 있다. 제2 화소 트랜지스터(TrB)는, 후술하는 제2 광전변환 소자에서 생성, 축적된 신호 전하를 화소 신호로서 출력하는, 제2 전송 트랜지스터(Tr2), 리셋 트랜지스터(Tr7), 증폭 트랜지스터(Tr8), 선택 트랜지스터(Tr9)로 구성되어 있다. 제3 화소 트랜지스터(TrC)는, 후술하는 제3 광전변환 소자(광전변환막)에서 생성, 축적된 신호 전하를 화소 신호로서 출력하는, 제3 전송 트랜지스터(Tr3), 리셋 트랜지스터(Tr10), 증폭 트랜지스터(Tr11), 선택 트랜지스터(Tr12)로 구성되어 있다.
제1 전송 트랜지스터(Tr1)는, 불순물 확산 영역(13)에 인접하는 반도체 기체의 표면(제1면)측에 형성된 플로팅 디퓨전부(FD1)와, 반도체 기체(11)상에 게이트 절연막을 통하여 형성된 전송 게이트 전극(15)으로 구성된다. 제2 전송 트랜지스터(Tr2)는, 불순물 확산 영역(12)에 인접하는 반도체 기체의 표면(제1면)측에 형성된 플로팅 디퓨전부(FD2)와, 반도체 기체(11)상에 게이트 절연막을 통하여 형성된 전송 게이트 전극(16)로 구성된다. 제3 전송 트랜지스터(Tr3)는, 불순물 확산 영역(14)에 인접하는 반도체 기체 표면(제1면)측에 형성된 플로팅 디퓨전부(FD3)와, 반도체 기체(11)상에 게이트 절연막을 통하여 형성된 전송 게이트 전극(17)로 구성된다.
또한, 이면 조사형의 고체 촬상 소자에서는, 반도체 기체(11)의 표면(회로 형성 면)측에, 리셋 트랜지스터(Tr4, Tr7, Tr10), 증폭 트랜지스터(Tr5, Tr8, Tr11), 선택 트랜지스터(Tr6, Tr9, Tr12)가 구성되어 있다. 리셋 트랜지스터(Tr4, Tr7, Tr10)는, 소스·드레인 영역(23, 24)과, 게이트 전극(20)으로 구성되어 있다. 증폭 트랜지스터(Tr5, Tr8, Tr11)는, 소스·드레인 영역(24, 25)과, 게이트 전극(21)으로 구성되어 있다. 선택 트랜지스터(Tr6, Tr9, Tr12)는, 소스·드레인 영역(25, 26)과, 게이트 전극(22으)로 구성되어 있다.
그리고, 이들의 화소 트랜지스터(TrA, TrB, TrC)에서는, 플로팅 디퓨전부(FD1, FD2, FD3)가, 대응하는 리셋 트랜지스터(Tr4, Tr7, Tr10)의 일방의 소스·드레인 영역(23)에 접속되어 있다. 또한, 플로팅 디퓨전부(FD1, FD2, FD3)는, 대응하는 증폭 트랜지스터(Tr5, Tr8, Tr11)의 게이트 전극(21)에 접속되어 있다. 또한, 리셋 트랜지스터(Tr4, Tr7, Tr10)와 증폭 트랜지스터(Tr5, Tr8, Tr11)로 공통의 소스·드레인 영역(24)에는, 전원 전압 배선(Vdd)이 접속되어 있다. 또한, 선택 트랜지스터(Tr6, Tr9, Tr12)의 일방의 소스·드레인 영역(26)에는, 선택 신호 배선(VSL)이 접속되어 있다.
[고체 촬상 소자의 화소부의 구성]
도 3에, 도 2에 도시하는 광전변환 영역의 개략 구성을 도시한다. 도 3은, 고체 촬상 소자의 광전변환 영역에서의, 주요부의 단면 구성이다. 도 3에서는, 제1 내지 제3 화소 트랜지스터(TrA, TrB, TrC) 중 제1 내지 제3 전송 트랜지스터(Tr1, Tr2, Tr3)만을 도시하고, 다른 화소 트랜지스터의 도시를 생략한다. 본 실시 형태의 고체 촬상 소자는, 반도체 기체(11)의 표면(제1면)측의 화소 트랜지스터가 형성된 측과는 반대측의 이면(제2면)측부터 광이 입사되는 이면 조사형의 고체 촬상 소자이다. 도 4에서는, 도면 상방을 수광면측으로 하고, 하측을 화소 트랜지스터나, 로직 회로 등의 주변 회로 등이 형성되는 회로 형성면으로 한다.
도 3에 도시하는 고체 촬상 소자는, 단위 화소(2)로서, 상술한 제1 및 제2 포토 다이오드(PD1, PD2), 및, 광전변환막(32)과 종형 전송로(40)가 형성되어 있는 영역을 갖는다. 또한, 인접하는 단위 화소(2)의 사이의 영역에, 화소간 영역(30)을 갖는다.
도 3에 도시하는 고체 촬상 소자는, 반도체 기체(11) 내에, 제1 및 제2 광전변환 소자가 되는, 제1 포토 다이오드(PD1) 및 제2 포토 다이오드(PD2)를 구비한다. 그리고, 반도체 기체(11)의 제2면측에, 제3 광전변환 소자가 되는 광전변환막(32)을 구비한다. 제1 포토 다이오드(PD1) 및 제2 포토 다이오드(PD2)는, 반도체 기체(11)에서, 광의 입사 방향으로 적층되고, 제1 포토 다이오드(PD1) 및 제2 포토 다이오드(PD2)상에 광전변환막(32)이 적층되어 있다.
이와 같이, 본 예의 고체 촬상 소자는, 광의 입사 방향에서, 광전변환막(32), 제1 포토 다이오드(PD1), 및, 제2 포토 다이오드(PD2)가 적층된 구성을 갖는다. 그리고, 적층된 광전변환막(32), 제1 포토 다이오드(PD1), 및, 제2 포토 다이오드(PD2)에 의해 하나의 단위 화소(2)가 구성되어 있다.
제1 및 제2 포토 다이오드(PD1, PD2)는, 실리콘 등으로 이루어지는 제2 도전형(본 예에서는 n형)의 반도체 기체(11)의, 제1 도전형(본 예에서는 p형)의 반도체 영역으로 이루어지는 웰 영역(p-Well)(44)에 형성되어 있다. 제1 포토 다이오드(PD1)는, 반도체 기체(11)의 수광면이 되는 이면(제2면)측에 형성된 제2 도전형(본 예에서는 n형) 불순물에 의한 n형 반도체 영역(45)을 갖는다. 제2 포토 다이오드(PD2)는, 반도체 기체(11)의 표면(제1면)측에 형성된 n형 반도체 영역(46)으로 이루어진다. 그리고, n형 반도체 영역(46)의 표면(제1면)측의 반도체 기체(11)의 계면에는, 홀 축적층이 되는 고농도의 p형 반도체 영역(도시 생략)이 형성되어 있다.
또한, 제1 포토 다이오드(PD1)에 인접하여, 전송 게이트 전극(15) 및 플로팅 디퓨전부(FD1)가 형성되고, 제1 전송 트랜지스터(Tr1)가 구성되어 있다. 전송 게이트 전극(15)은, 반도체 기체(11)의 제1면측부터 n형 반도체 영역(45)의 부근까지 형성되는 트랜치 내에, 게이트 절연막을 통하여 형성되어 있다. 플로팅 디퓨전부(FD1)는, 반도체 기체(11)의 제1면측에 형성되어 있다. 전송 게이트 전극(15)에 의해 반도체 기체(11)의 표면의 플로팅 디퓨전부(FD1)까지 전하가 전송된다.
제2 포토 다이오드(PD2)에 인접하여, 플로팅 디퓨전부(FD2)와 전송 게이트 전극(16)이 형성되고, 제2 전송 트랜지스터(Tr2)가 구성되어 있다. 전송 게이트 전극(16)은, 반도체 기체(11)의 표면상에 게이트 절연막을 통하여 형성되어 있다. 그리고, 제2 포토 다이오드(PD2)로부터 전송 게이트 전극(16)를 끼우고, 반도체 기체(11)의 표면에 플로팅 디퓨전부(FD2)가 형성되어 있다.
광전변환막(32)은, 반도체 기체(11)의 이면(제2면)측에서, 제2 막부재(36)상에 형성되어 있다. 그리고, 광전변환막(32)의 상하 양면에는, 상부 전극(33) 및 하부 전극(31)이 형성되어 있다. 상부 전극(33) 및 하부 전극(31)은, 광투과성의 재료로 구성된다. 또한, 상부 전극(33)상에는, 평탄화층(38)이 형성되어 있다. 또한, 평탄화층(38)상에는, 온 칩 렌즈(39)가 형성되어 있다.
제1 및 제2 포토 다이오드(PD1, PD2)는, 흡수 계수의 차이에 의해 각각 다른 파장의 광을 광전변환한다. 제1 및 제2 포토 다이오드(PD1, PD2)에서 발생한 전하는, 동(同) 영역에 축적된 후, 판독 회로에 의해 외부에 출력된다. 수광면부터 가장 떨어진 영역에 형성된 제2 포토 다이오드(PD2)는, 적색 파장의 광을 광전변환하는 광전변환 소자가 된다. 수광면측에 형성된 제1 포토 다이오드(PD1)는, 청색 파장의 광을 광전변환하는 광전변환 소자가 된다. 그리고, 반도체 기체(11)의 이면상에 배치된 광전변환막(32)이, 녹색 파장의 광을 광전변환하는 광전변환 소자가 된다.
광전변환막(32)은, 녹색 파장의 광을 광전변환하는 광전변환 소자로서 사용되는 경우에는, 예를 들면, 로다민계 색소, 메로시아닌계 색소, 퀴나크리돈 등을 포함하는 유기 광전변환 재료로 구성된다. 또한, 상부 전극(33) 및 하부 전극(31)은, 광투과성의 재료로 구성되고, 예를 들면, 인듐주석(ITO)막, 산화인듐아연막 등의 투명 도전막으로 구성된다.
또한, 광전변환막(32)을, 청색 또는 적색 파장의 광을 광전변환하는 재료로 구성하고, 제1 포토 다이오드(PD1) 및 제2 포토 다이오드(PD2)를, 다른 파장에 대응시키는 구성으로 하여도 좋다. 예를 들면, 광전변환막(32)에서 청색의 광을 흡수시키는 경우에는, 반도체 기체(11)의 수광면측에 형성된 제1 포토 다이오드(PD1)를, 녹색의 광을 광전변환하는 광전변환 소자로서 설정한다. 그리고, 제2 포토 다이오드(PD2)를, 적색의 광을 광전변환하는 광전변환 소자로서 설정한다. 또한, 광전변환막(32)에서 적색의 광을 흡수시키는 경우에는, 반도체 기체(11)의 수광면측에 형성된 제1 포토 다이오드(PD1)를, 청색의 광을 광전변환하는 광전변환 소자로서 설정한다. 그리고, 제2 포토 다이오드(PD2)를, 녹색의 광을 광전변환하는 광전변환 소자로서 설정한다. 청색의 광을 광전변환하는 광전변환막은, 예를 들면, 쿠마린산 색소, 트리스-8-린히드록시퀴놀린Al(Alq3), 메로시아닌계 색소 등을 포함하는 유기 광전변환 재료로 구성된다. 또한, 적색의 광을 광전변환하는 광전변환막은, 프탈로시아닌계 색소를 포함하는 유기 광전변환 재료로 구성된다.
본 예의 고체 촬상 소자에서는, 반도체 기체(11) 내에서 광전변환하는 광을, 청색 파장 및 적색 파장으로 설정한다. 그리고, 광전변환막(32)에서 광전변환하는 광을 녹색 파장으로 설정한다. 이와 같은 구성에서는, 광전변환막(32)에서 중간 파장의 녹색 파장을 수광함으로써, 제1 및 제2 포토 다이오드(PD1, PD2) 사이에서의 분광 특성을 향상시킬 수 있다.
광전변환막(32)의 반도체 기체(11)측에 형성되는 하부 전극(31)에는, 제2 막부재(36)를 관통하는 콘택트 플러그(34)가 접속되어 있다. 콘택트 플러그(34)는, 반도체 기체(11)의 제1면측부터 제2면측에 걸쳐서 형성되는 종형 전송로(40)에 접속되어 있다.
종형 전송로(40)는, 반도체 기체(11)의 제2면측부터 제1면측에 걸쳐서 종방향으로 형성된 콘택트부(41), 전위 장벽부(42), 및, 전하 축적부(43)에 의해 구성되어 있다. 콘택트부(41)는, 반도체 기체(11)의 제2면측에 형성된 고농도의 n형 불순물 영역으로 이루어진다. 콘택트부(41)는, 콘택트 플러그(34)와의 오믹 접속을 취하기 위해 구성되어 있다. 전위 장벽부(42)는, 저농도의 p형 불순물 영역으로 이루어지고, 콘택트부(41)와 전하 축적부(43)와의 사이에서 포텐셜 배리어가 된다. 전하 축적부(43)는, 광전변환막(32)로부터 전송된 신호 전하를 축적하는 영역이고, 콘택트부(41)보다도 저농도의 n형 불순물 영역으로 구성되어 있다. 또한, 반도체 기체(11)의 최표면에, 고농도의 p형 불순물 영역(도시 생략)이 형성되어, 반도체 기체(11) 계면에서의 암전류의 발생이 억제된다.
종형 전송로(40)에 인접하여, 플로팅 디퓨전부(FD3)와 전송 게이트 전극(17)이 형성되고, 제3 전송 트랜지스터(Tr3)가 구성되어 있다. 전송 게이트 전극(17)은, 반도체 기체(11)의 표면상에 게이트 절연막을 통하여 형성되어 있다. 그리고, 종형 전송로(40)로부터 전송 게이트 전극(17)를 끼우고, 반도체 기체(11)의 표면에 플로팅 디퓨전부(FD3)가 형성되어 있다.
반도체 기체(11)의 제1면상에는, 층간 절연층(37)이 형성되어 있다. 층간 절연층(37)은, 반도체 기체(11)상에 형성되어 있는 전송 게이트 전극(15, 16, 17) 및 그 밖의 게이트 전극 등을 덮고서 형성되어 있다. 또한, 층간 절연층(37) 내에, 게이트 전극이나 플로팅 디퓨전부 등에 접속되는 플러그나 배선 등의 도체층이 형성되어 있다.
(제1 막부재, 제2 막부재)
반도체 기체(11)의 제2면측과 광전변환막(32)와의 사이에는, 제1 막부재(51)와 제2 막부재(36)가 형성되어 있다. 제1 막부재(51)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상에만 형성되어 있다. 그리고, 제2 막부재(36)는, 제1 막부재로 덮여 있는 영역 의외와, 제1 막부재(51)상을 덮고서 형성되어 있다. 또한, 하부 전극(31) 및 콘택트 플러그(34)는, 제2 막부재(36) 내에 형성되어 있다. 그리고, 제2 막부재(36)에서, 화소간 영역(30)에 차광층(35)이 형성되어 있다.
제1 막부재(51)는, 부의 고정 전하를 갖는 막으로 구성되는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 예를 들면, 산화하프늄, 산화알루미늄, 산화지르코늄, 산화탄탈, 산화티탄 등을 들 수 있다. 또한, 상기 이외의 재료로서는, 산화란탄, 산화프라세오디뮴, 산화세륨, 산화네오디뮴, 산화프로메튬, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화튤륨, 산화이테르븀, 산화루테튬, 산화이트륨, 질화알루미늄막, 산질화하프늄막 또는 산질화알루미늄막 등으로부터 부의 고정 전하를 갖는 막을 형성하는 것도 가능하다. 또한, 2종류 이상의 부의 고정 전하를 갖는 막을 적층하여도 좋다. 또한, 부의 고정 전하를 갖는 막은, 절연성을 손상시키지 않는 범위에서, 막 중에 실리콘(Si)이나 질소(N)가 첨가되어 있어도 좋다. 그 농도는, 막의 절연성이 손상되지 않는 범위에서 적절히 결정된다. 이와 같이, 실리콘(Si)이나 질소(N)가 첨가됨에 의해, 막의 내열성이나 제조 공정 중에서의 이온 주입의 저지 능력을 올리는 것이 가능해진다.
제1 및 제2 포토 다이오드(PD1, PD2)상에 부의 고정 전하를 갖는 막을 마련함에 의해, 제1 포토 다이오드(PD1)의 계면에 홀 축적(홀 어큐뮬레이션)층이 형성된다. 이 홀 축적층에 의해, 계면으로부터의 전자의 발생을 억제하고, 또한, 발생한 전자가 홀 축적층에서 소멸하기 때문에, 고체 촬상 소자의 암전류의 억제가 가능해진다.
또한, 부의 고정 전하를 갖는 막으로서, 반도체 기체(11)보다도 굴절률이 작은 재료를 사용하면, 부의 고정 전하를 갖는 막이 반사 방지막으로서 기능한다. 이 때문에, 제1 및 제2 포토 다이오드(PD1, PD2)상에 저반사막이 되는 부의 고정 전하를 갖는 막을 형성한 경우에는, 고체 촬상 소자의 감도가 향상한다.
제2 막부재(36)는, 상술한 제1 막부재(51)와는 다른 재료로 형성되어 있다. 제2 막부재(36)는, 일반적인 반도체장치에서 층간 절연막으로서 사용되는 재료로 이루어지고, 예를 들면, 실리콘의 산화막이나 질화막, 산질화막 등으로 이루어진다.
제2 막부재(36)는, 화소간 영역(30)에서의 반도체 기체(11)상에 형성되어 있다. 이 때문에, 반도체 기체(11)보다도 굴절률이 작은 재료를 사용하면, 반도체 기체(11)의 화소간 영역(30)의 입사광량이 증가하고, 화소간 영역(30)에서 발생하는 신호 전하의 양이 증가하기 때문에, 화소간의 혼색의 증가의 원인이 된다. 따라서, 제2 막부재(36)로서는, 제1 막부재(51)보다도 굴절률이 높은 재료를 사용하는 것이 바람직하다. 또한, 제2 막부재(36)는, 반도체 기체(11)보다도 굴절률이 높은 재료를 사용하는 것이 바람직하다.
또한, 제2 막부재(36)는, 콘택트부(41)상에도 형성되어 있다. 콘택트부(41)와, 콘택트부(41)의 주위의 p-well(44)과의 계면에는, 공핍층이 형성되어 있다. 이 공핍층은, 반도체 기체(11)의 제2면의 표면에도 형성되어 있다. 이 때문에, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재가, 이 콘택트부(41)와 p-well(44)과의 계면의 공핍층상에 형성되면, 부의 고정 전하를 갖는 막이 유기하는 전계에 의해, p-well(44)의 p형이 강화된다. 즉, 부의 고정 전하를 갖는 막이 형성되지 않은 경우에 비하여 공핍층이 강화된다. 또한, 공핍층이 p-well(44)로부터 콘택트부(41)측의 방향으로 퍼진다. 이 결과, 공핍층으로부터 콘택트부(41)에 흐르는 암전류의 양이 증가한다.
따라서 콘택트부(41)상에 형성하는 제2 막부재(36)로서는, 제1 막부재보다도 부의 고정 전하량이 작은 재료를 사용한다. 부의 고정 전하량이 작은 재료를 사용함에 의해, 제2 막부재(36)에 의해 콘택트부(41)의 계면의 공핍층의 강화 및 확대를 억제할 수 있다. 특히, 실리콘으로 이루어지는 반도체 기체(11)와의 사이에서 계면준위를 발생하기 어려운 재료, 예를 들면, 실리콘과 반응 생성함으로써 형성되는 산화막 등을 이용하는 것이 바람직하다. 이 구성에 의해, 콘택트부(41)에서의 암전류의 억제가 가능해지다. 또한, 제2 막부재(36)는, 콘택트부(41)상에 더하여, 콘택트부(41)와 p-well(44)과의 계면에서 공핍층이 퍼는 영역상에도 형성되어 있는 것이 바람직하다. 공핍층상에 부의 고정 전하를 갖는 막으로 이루어지는 부재(51)를 형성하지 않음에 의해, 더욱 한암전류의 억제가 가능해진다.
도 3에 도시하는 바와 같이, 화소간 영역(30)과 콘택트부(41)상에 같은 제2 막부재(36)를 구성하는 경우에는, 상술한 바와 같이, 화소간 영역(30)에서의 혼색의 억제와, 콘택트부(41)에서의 암전류의 억제가 가능한 재료로부터, 제2 막부재(36)를 구성하는 것이 바람직하다. 즉, 제2 막부재(36)로서, 제1 막부재(51)보다도, 굴절률이 높고, 부의 고정 전하량이 작은 재료를 사용하는 것이 바람직하다.
상술한 바와 같이, 본 예의 고체 촬상 소자에서는, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재를, 포토 다이오드(PD)상에만 선택적으로 형성한다. 그리고, 포토 다이오드(PD)상을 제외한 영역에는, 제1 막부재와 다른 재료로 이루어지는 제2 막부재를 형성한다. 이 구성에 의해, 포토 다이오드(PD)에서, 부의 고정 전하를 갖는 막에 의한 암전류의 억제가 가능해진다. 또한, 포토 다이오드(PD) 이외의 영역에서, 부의 고정 전하를 갖는 막에 의한 바람직하지 않은 작용을 막을 수 있다.
특히, 상술한 구성의 제2 막부재로서, 제1 막부재 및 반도체 기체보다도 굴절률이 높은 재료를 사용한 경우에는, 화소간 영역에서의 광전변환에 의한 혼색을 억제할 수 있다. 또한, 상술한 구성의 제2 막부재로서, 제1 막부재보다도 부의 고정 전하가 약한 재료를 사용한 경우에는, 콘택트부에서의 암전류를 억제할 수 있다.
또한, 상술한 구성의 고체 촬상 소자에서, 화소 영역에 인접하여 마련되는 주변 회로 영역에서, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재의 유무는 묻지 않는다. 그렇지만, 부의 고정 전하를 갖는 막에 의한 주변 회로에의 작용을 고려하면, 화소간 영역과 마찬가지로 제1 막부재를 마련하지 않는 구성으로 하는 것이 바람직하다.
또한, 상술한 실시 형태에서, 제3 광전변환 소자로서 마련된 광전변환막(32)은, 콘덴서와 같이 전자를 유지하는 것이 가능한 전하 유지부에 의해 구성되어 있어도 좋다. 상술한 본 실시 형태 및 후술하는 각 실시 형태에서는, 제3 광전변환 소자에 광전변환막(32)를 구비하는 구성에 의해 본 기술의 한 예를 설명하지만, 이 광전변환 소자를 전하 유지부로 바꾸어 읽음으로써, 전하 유지부를 구비하는 구성으로 하여도 좋다.
<3. 제1 실시 형태의 반도체장치의 제조 방법>
다음에, 상술한 제1 실시 형태의 고체 촬상 소자의 제조 방법에 관해 설명한다. 도 4 내지 도 9는, 제1 실시 형태의 고체 촬상 소자의 제조 공정도이고, 특히, 광전변환 소자가 형성되는 영역에서의 제조 공정을 도시하는 도면이다.
우선, 도 4에 도시하는 바와 같이, 반도체 기체(11)의 소정의 위치에, p-well(44)을 형성한다. 또한, p-well(44) 내의 소정의 위치에, 종형 전송로(40)를 구성하는 콘택트부(41), 및, 전하 축적부(43)를 형성한다. 또한, 종형 전송로(40)와 같은 공정에서, 제1 포토 다이오드(PD1)를 구성하는 n형 반도체 영역, 및, 제2 포토 다이오드(PD2)를 구성하는 n형 반도체 영역을 형성한다. 반도체 기체로서는, 예를 들면, SOI(Silicon on Insulator) 기판 등을 이용한다. 또한, 반도체 기체(11)의 제1면측에, 도시하지 않은 게이트 산화막을 통하여 전송 게이트 전극(15, 16, 17)를 형성한다. 그리고, 플로팅 디퓨전부(FD1, FD2, FD3)를 형성한다. 이온 주입 후, 어닐 처리를 행한다. 어닐 처리에 의한 확산을 고려하고 이온 주입의 영역을 설계한다. 이온 주입은, 복수회로 나누어 행하여도 좋다. 또한, 반도체 기체(11)의 표면상에 층간 절연층(37)을 형성한다. 그 후, 반도체 기체(11)의 제1면측에, 도시하지 않은 지지 기판, 또는, 다른 반도체 기체 등을 접합하고 상하 반전한다. 그리고, 반도체 기체(11)를 산화물층으로부터 분리하고, 제2면측을 노출시킨다. 도 4에 도시하는 반도체 기체(11)의 각 구성은, 종래 공지의 이온 주입이나 CVD 등, 통상의 CMOS 프로세스에서 사용되고 있는 기술을 이용하여 형성할 수 있다.
다음에, 도 5에 도시하는 바와 같이, 반도체 기체(11)의 제2면측에, 제1 막부재(51)를 형성한다. 제1 막부재(51)는, 반도체 기체(11)의 제2면측의 전면에 형성한다. 제1 막부재(51)로서는, 상술한 부의 고정 전하를 갖는 막을 사용한다. 제1 막부재(51)는, 단층이라도 좋고, 또한, 복수의 층을 적층하여도 좋다. 그리고, 도 6에 도시하는 바와 같이, 제1 막부재(51)상에, 포토레지스트(52)를 형성한다. 그리고, 노광, 현상하는 포토 리소그래피 공정에 의해, 포토 다이오드(PD)가 형성되는 영역 이외의 포토레지스트를 제거한다. 또한, 드라이 에칭이나 웨트 에칭에 의해, 포토레지스트(52)로부터 노출한 제1 막부재(51)를 제거한다. 이에 의해, 도 7에 도시하는 바와 같이, 제1 막부재(51)의 패터닝을 행한다.
다음에, 도 8에 도시하는 바와 같이, 제1 막부재(51) 및 반도체 기체(11)의 제2면측을 덮고서, 제2 막부재(36)를 형성한다. 제2 막부재(36)는, 예를 들면, HDP-CVD법 등을 이용하여 절연층을 형성한다. 그리고, 제2 막부재(36)상에 차광층(35)를 형성한다. 차광층(35)은, 화소간 영역에 형성한다. 또한, 제2 막부재(36)에, 콘택트부(41)에 접속하는 콘택트 플러그(34)를 형성한다. 콘택트 플러그(34)는, 제2 막부재(36)의 소정의 위치를 개구하여 콘택트 홀을 형성한다. 그리고, 콘택트 홀의 측벽 및 저부에 배리어 메탈막을 성막하고, 금속재료를 매입함에 의해 형성한다. 콘택트 플러그(34)는, 콘택트부(41)와의 사이에서 오믹 접속을 얻기 위해, 예를 들면, 배리어 메탈막으로서 티탄(Ti)과 질화티탄(TiN)의 적층막, 매입 금속재료로서 텅스텐(W)을 사용한다.
또한, 도 9에 도시하는 바와 같이, 제2 막부재(36)를 적층한 후, 콘택트 플러그(34)와 접속하는 하부 전극(31)을 형성한다. 하부 전극(31)인 투명 전극으로서는, 예를 들면 스퍼터법을 이용하여 성막된 100㎚ 정도의 두께의 ITO막을 사용한다. 또한, 하부 전극(31)을 피복하도록, 제2 막부재(36)를 적층 형성하고, 이 제2 막부재(36)에 하부 전극(31)이 노출하는 개구부를 형성한다. 그리고, 개구부를 피복하여 광전변환막(32)를 형성한다. 그 후, 광전변환막(32)의 상부 전면에, 상부 전극(33)를 형성한다. 상부 전극(33)도 하부 전극(31)과 마찬가지로, 예를 들면 스퍼터법을 이용하여, 100㎚ 정도의 두께의 ITO막을 사용한다. 그 후, 상부 전극(33) 상부에, 평탄화층(38) 및 온 칩 렌즈(39)를 형성한다. 이상의 공정에 의해, 제1 실시 형태의 고체 촬상 소자를 제조할 수 있다.
또한, 제1 막부재(51)의 패터닝을 행하는 공정에서, 포토레지스트 대신에, 제1 막부재(51)상에 산화막이나 질화규소 등을 이용한 하드 마스크 가공법을 행하여도 좋다. 예를 들면, 제1 막부재(51)상에 산화막이나 질화규소 등을 퇴적하고, 포토 리소그래피와 에칭에 의해 하드 마스크의 패턴을 형성한다. 그리고, 이 하드 마스크를 이용하여, 제1 막부재(51)를 에칭함에 의해, 제1 막부재(51)의 패터닝을 행하여도 좋다. 또한, 이하에 설명하는 각 실시 형태의 고체 촬상 소자에 대해서도, 상술한 실시 형태에 설명하는 제조 방법과, 공지의 반도체장치의 제조 방법을 조합시킴에 의해 제조할 수 있다.
<4. 고체 촬상 소자의 제2 실시 형태>
다음에, 고체 촬상 소자의 제2 실시 형태에 관해 설명한다. 도 10에, 제2 실시 형태의 고체 촬상 소자의 광전변환 영역에서의, 주요부의 단면 구성을 도시한다. 또한, 제2 실시 형태에서 상술한 제1 실시 형태와 같은 구성에는, 같은 부호를 붙이고 설명을 생략한다.
도 10에 도시하는 고체 촬상 소자는, 반도체 기체(11) 내에 형성된 광전변환 소자가 되는 제1 포토 다이오드(PD1)와, 제1 포토 다이오드(PD1)를 포함하는 제1 전송 트랜지스터(Tr1)를 구비한다. 제1 포토 다이오드(PD1)는, 반도체 기체(11)에 형성된 제2 도전형(본 예에서는 n형) 불순물에 의한 n형 반도체 영역(45)으로 이루어진다. 이 n형 반도체 영역(45)은, 실리콘 등으로 이루어지는 제2 도전형(본 예에서는 n형)의 반도체 기체(11)의, 제1 도전형(본 예에서는 p형)의 반도체 영역으로 이루어지는 웰 영역(p-well)(44)에 형성되어 있다.
제1 포토 다이오드(PD1)에 인접하여, 반도체 기체(11)상에 전송 게이트 전극(53)이 형성되어 있다. 또한, 제1 포토 다이오드(PD1)에 대향하는 위치의 반도체 기체(11)의 표면에, 전송 게이트 전극(53)에 인접하는 플로팅 디퓨전부(FD1)가 형성되어 있다. 이와 같이, 반도체 기체(11)의 제1면측에서, 제1 포토 다이오드(PD1)에, 전송 게이트 전극(53) 및 플로팅 디퓨전부(FD1)가 인접하여 형성되고, 제1 전송 트랜지스터(Tr1)가 구성되어 있다. 또한, 반도체 기체(11)의 표면상에는, 전송 게이트 전극(53) 등을 덮고서 층간 절연층(37)이 형성되어 있다.
또한, 반도체 기체(11)의 이면상에는, 제1 막부재(51)와 제2 막부재(36)가 형성되어 있다. 제1 막부재(51)는, 제1 포토 다이오드(PD1)가 형성되어 있는 부분에 형성되어 있다. 그리고, 제1 막부재(51)상, 및, 제1 막부재(51)가 형성되지 않은 반도체 기체(11)의 제2 면상을 덮고서, 제2 막부재(36)가 형성되어 있다.
또한, 제2 막부재(36)에는, 화소간 영역(30)에서 차광층(35)이 형성되어 있다. 그리고, 제2 막부재(36) 및 차광층(35)상에, 평탄화층(55)을 통하여, 제1 포토 다이오드(PD1)에 대응한 컬러 필터(56)가 형성되어 있다. 또한, 컬러 필터(56)상에, 평탄화층(38)을 통하여, 제1 포토 다이오드(PD1)에 대응한 온 칩 렌즈(39)가 형성되어 있다.
제1 막부재(51)는, 상술한 제1 실시 형태와 마찬가지로 부의 고정 전하를 갖는 막으로 구성된다. 부의 고정 전하를 갖는 막으로서는, 상술한 재료를 사용할 수 있다. 또한, 평탄화층(38, 55) 및 온 칩 렌즈(39)는, 상술한 제1 실시 형태와 같은 구성이다. 컬러 필터(56)에는, 종래 공지의 고체 촬상 소자와 같은 컬러 필터를 적용할 수 있다.
제2 막부재(36)는, 도 10에 도시하는 바와 같이 화소간 영역(30)상에 형성되어 있다. 또한, 화소 영역의 주위에 형성되는 주변 회로 영역에서도, 반도체 기체(11)의 이면상을 덮고 있는 것이 바람직하다. 화소간 영역(30)상에 형성되어 있기 때문에, 제2 막부재(36)로서는, 제1 막부재(51)보다도 굴절률이 높은 재료를 사용하는 것이 바람직하다. 또한, 제2 막부재(36)는, 반도체 기체(11)보다도 굴절률이 높은 재료를 사용하는 것이 바람직하다. 또한, 주변 회로 영역에도 반도체 기체(11)의 이면상에 제2 막부재(36)가 형성되어 있는 경우에는, 제2 막부재(36)로서, 제1 막부재(51)보다도 부의 고정 전하량이 적은 재료를 사용하는 것이 바람직하다.
본 실시의 형태에서는, 도 10에 도시하는 바와 같이, 단위 화소(2) 내에 포토 다이오드(PD)가 단독으로 형성되어 있는 구성에서도, 포토 다이오드(PD)상에 제1 막부재(51)를 형성하고, 그 이외의 영역상을 제2 막부재(36)로 덮는 구성으로 하는 것이 가능하다. 이 구성에서도, 포토 다이오드(PD)상에서는, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재(51)에 의해, 암전류를 억제할 수 있다. 또한, 제1 막부재(51)를 포토 다이오드(PD)상에만 선택적으로 형성하고, 화소간 영역(30)에 제1 막부재(51)보다도 굴절률이 높은 제2 막부재(36)를 형성함에 의해, 혼색을 억제할 수 있다.
[변형례]
다음에, 제2 실시 형태의 변형례에 관해 설명한다. 도 11에, 제2 실시 형태의 고체 촬상 소자의 변형례의 구성을 도시한다. 변형례에서는, 반도체 기체(11)에 형성되는 포토 다이오드(PD)의 구성이, 상술한 제2 실시 형태와 다르다.
도 11에 도시하는 고체 촬상 소자는, 반도체 기체(11)에, 제1 및 제2 광전변환 소자가 되는, 제1 포토 다이오드(PD1) 및 제2 포토 다이오드(PD2)를 구비한다. 제1 포토 다이오드(PD1) 및 제2 포토 다이오드(PD2)는, 반도체 기체(11)에서, 광의 입사 방향으로 적층되어 있다.
제1 포토 다이오드(PD1)에 인접하여, 전송 게이트 전극(15) 및 플로팅 디퓨전부(FD1)가 형성되고, 제1 전송 트랜지스터(Tr1)가 구성되어 있다. 전송 게이트 전극(15)는, 반도체 기체(11)의 제1면측부터 제1 포토 다이오드(PD1)의 영역까지 형성되는 트랜치 내에, 게이트 절연막을 통하여 형성되어 있다. 플로팅 디퓨전부(FD1)는, 반도체 기체(11)의 제1면측에 형성되어 있다.
또한, 제2 포토 다이오드(PD2)에 인접하여, 플로팅 디퓨전부(FD2)와 전송 게이트 전극(16)이 형성되고, 제2 전송 트랜지스터(Tr2)가 구성되어 있다. 전송 게이트 전극(16)은, 반도체 기체(11)의 표면상에 게이트 절연막을 통하여 형성되어 있다. 그리고, 제2 포토 다이오드(PD2)로부터 전송 게이트 전극(16)을 끼우고, 반도체 기체(11)의 표면에 플로팅 디퓨전부(FD2)가 형성되어 있다.
반도체 기체(11)의 표면상에는, 전송 게이트 전극(17) 등을 덮고서 층간 절연층(37)이 형성되어 있다. 또한, 반도체 기체(11)의 이면상에는, 제1 막부재(51)와 제2 막부재(36)가 형성되어 있다. 제1 막부재(51)는, 제1 포토 다이오드(PD1)가 형성되어 있는 영역상에만 형성되어 있다. 그리고, 제1 막부재(51)상, 및, 제1 막부재(51)가 형성되지 않은 반도체 기체(11)의 제2 면상을 덮고서, 제2 막부재(36)가 형성되어 있다.
또한, 제2 막부재(36)에는, 화소간 영역(30)에서 차광층(35)이 형성되어 있다. 그리고, 제2 막부재(36) 및 차광층(35)상에, 평탄화층(55)을 통하여, 제1 포토 다이오드(PD1)에 대응하는 컬러 필터(56)가 형성되어 있다. 또한, 컬러 필터(56)상에, 평탄화층(38)을 통하여, 제1 및 제2 포토 다이오드(PD1, PD2)에 대응한 온 칩 렌즈(39)가 형성되어 있다.
도 11에 도시하는 바와 같이, 포토 다이오드(PD)가 적층된 구성의 고체 촬상 소자에서도, 제2 실시 형태와 마찬가지로 본 기술을 적용할 수 있다. 또한, 반도체 기체 내에 포토 다이오드(PD)가 3층 형성된 구성의 고체 촬상 소자에도, 제2 실시 형태와 마찬가지로 본 기술을 적용할 수 있다. 이들의 구성에서도, 제1 막부재와 제2 막부재를 이용하여, 제1 막부재를 포토 다이오드(PD)상에만 선택적으로 형성함에 의해, 제2 실시 형태와 같은 효과를 얻을 수 있다.
<5. 고체 촬상 소자의 제3 실시 형태>
다음에, 고체 촬상 소자의 제3 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제3 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태와 같은 구성이다. 이 때문에, 이하의 제3 실시 형태의 설명에서는, 제1 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제3 실시 형태의 고체 촬상 소자의 구성을 도 12에 도시한다. 도 12에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(51), 제2 막부재(36), 및, 제3 막부재(57)가 형성되어 있다. 제1 막부재(51)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상에만 형성되어 있다. 그리고, 제1 막부재(51)상에 제3 막부재(57)가 형성되어 있다. 제3 막부재(57)는, 제1 막부재(51)상의 전면에 형성되고, 제1 막부재(51)상 이외의 영역에는 형성되지 않는다.
또한, 제2 막부재(36)는, 제1 막부재(51) 및 제3 막부재(57)로 덮여 있는 영역 의외와, 제3 막부재(57)상을 덮고서 형성되어 있다. 또한, 하부 전극(31), 콘택트 플러그(34) 및 차광층(35)은, 제2 막부재(36) 내에 형성되어 있다.
제1 막부재(51) 및 제3 막부재(57)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다. 제1 막부재(51)와 제3 막부재(57)는, 각각 같은 재료로 구성되어 있어도 좋고, 또한, 다른 재료로 구성되어 있어도 좋다. 바람직하게는, 제1 막부재(51)와 제3 막부재(57)에서, 갖는 부의 고정 전하량이 다른 구성으로 한다. 또한, 제2 막부재(36)로서는, 상술한 제1 실시 형태와 같은 재료를 사용하는 것이 바람직하다.
도 12에 도시하는 바와 같이, 포토 다이오드(PD)가 형성되는 영역상에서는, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재(51)와 제3 막부재(57)가 적층된 구성으로 하고 있어도 좋다. 부의 고정 전하를 갖는 막을 복수층 형성함에 의해, 반도체 기체(11)에 주어지는 전계가, 형성되는 복수의 막의 전계의 총계(總計)가 된다. 이 때문에, 제1 막부재(51) 및 제3 막부재(57)에 관해, 각각의 재료, 두께, 및, 성막 방법 등을 조정함에 의해, 반도체 기체(11)에 주는 전계의 강도를 제어할 수 있다. 이와 같은 구성으로 함에 의해, 부의 고정 전하를 갖는 막을 단독으로 형성한 경우에 비하여, 반도체 기체(11)에 주어지는 전계의 제어가 용이해진다. 또한, 막부재의 구성의 선택성의 자유도가 향상하기 때문에, 반도체 기체의 생산성을 향상시키는 것도 가능해진다.
<6. 고체 촬상 소자의 제4 실시 형태>
다음에, 고체 촬상 소자의 제4 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제4 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태와 같은 구성이다. 이 때문에, 이하의 제4 실시 형태의 설명에서는, 제1 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제4 실시 형태의 고체 촬상 소자의 구성을 도 13에 도시한다. 도 13에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(61), 제2 막부재(62), 및, 제3 막부재(63)가 형성되어 있다. 제1 막부재(61)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상과, 화소간 영역(30)상에 형성되어 있다. 그리고, 제1 막부재(61)상과, 콘택트부(41)상에 연속하여 제2 막부재(62)가 형성되어 있다. 또한, 제2 막부재(62)상을 덮고서, 제3 막부재(63)가 형성되어 있다.
제1 막부재(61)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다. 또한, 제3 막부재(63)는, 반도체장치에서 일반적으로 배선층의 층간 절연막으로서 사용되고 있는 재료를 적용할 수 있다. 또한, 하부 전극(31), 콘택트 플러그(34) 및 차광층(35)은, 제3 막부재(63) 내에 형성되어 있다. 콘택트 플러그(34)는, 콘택트부(41)상의 제2 막부재(62)를 관통하여, 콘택트부(41)에 접속되어 있다.
제2 막부재(62)는, 콘택트부(41)상의 영역에서, 반도체 기체(11)상에 직접 형성되어 있다. 반도체 기체(11)상에 제2 막부재(62)가 형성되는 영역은, 적어도, 콘택트부(41)와, 콘택트부(41)의 주위의 p-well(44)과의 계면에서, 공핍층이 형성되는 이상의 범위로 한다. 또한, 제2 막부재(62)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다. 단, 제2 막부재(62)는, 제1 막부재(61)보다도 갖는 부의 고정 전하량이 적은 재료를 사용하는 것이 바람직하다.
도 13에 도시하는 구성의 반도체장치에서는, 콘택트부(41)에서도, 반도체 기체(11)의 표면의 계면준위에 의한 암전류의 발생이 우려된다. 이 때문에, 부의 고정 전하를 갖는 막을 형성함에 의해, 반도체 기체(11)의 표면에서의 암전류를 억제할 수 있다. 그러나, 부의 고정 전하량이 많으면, 콘택트부(41)와 p-well(44)과의 계면의 공핍층에 영향을 주어, 암전류가 증가한다. 이 때문에, 제2 막부재(62)로서는, 반도체 기체(11)의 표면에서의 암전류의 억제량과, 콘택트부(41)와 p-well(44)과의 계면의 공핍층으로부터의 암전류의 증가량을 고려하여, 전체로서 암전류의 억제가 가능한 재료를 적용하는 것이 바람직하다.
또한, 본 예에서는, 화소간 영역(30)에 제1 막부재(61) 및 제2 막부재(62)가 형성되어 있는 구성을 나타내고 있지만, 화소간 영역(30)에서는, 형성하는 막부재의 굴절률을 고려하여, 막부재의 구성을 적절히 선택할 수 있다. 예를 들면, 화소간 영역(30)에서 발생하는 전하에 의한 혼색의 문제가 발생하지 않는, 또는, 무시할 수 있을 정도인 경우에는, 본 예와 같이, 화소간 영역(30)상에 제1 막부재(61) 및 제2 막부재(62)가 형성되어 있어도 좋다. 또한, 혼색의 발생을 고려하는 경우에는, 화소간 영역(30)에 제1 내지 제3 막부재(61, 62, 63)로부터, 바람직한 굴절률의 막을 적절히 선택하여 형성하여도 좋다.
<7. 고체 촬상 소자의 제5 실시 형태>
다음에, 고체 촬상 소자의 제5 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제5 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태와 같은 구성이다. 이 때문에, 이하의 제5 실시 형태의 설명에서는, 제1 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제5 실시 형태의 고체 촬상 소자의 구성을 도 14에 도시한다. 도 14에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(64), 제2 막부재(65), 제3 막부재(66), 및, 제4 막부재(67)가 형성되어 있다. 제1 막부재(64)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상에만 형성되어 있다. 제2 막부재(65)는, 콘택트부(41)상과, 콘택트부(41)의 주위의 p-well(44)과의 계면에 퍼지는 공핍층상을 덮고서 형성되어 있다. 제3 막부재(66)는, 화소간 영역(30)에서의 반도체 기체(11)상에 형성되어 있다. 또한, 제1 내지 3 막부재(64, 65, 66)상을 덮고서, 제4 막부재(67)가 형성되어 있다.
제1 막부재(64)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다. 또한, 제4 막부재(67)는, 반도체장치에서 일반적으로 배선층의 층간 절연막으로서 사용되고 있는 재료를 적용할 수 있다. 또한, 하부 전극(31), 콘택트 플러그(34) 및 차광층(35)은, 제4 막부재(67) 내에 형성되어 있다. 콘택트 플러그(34)는, 콘택트부(41)상의 제2 막부재(65)를 관통하여, 콘택트부(41)에 접속되어 있다.
제2 막부재(65)는, 제4 실시 형태와 마찬가지로, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 단, 제2 막부재(65)는, 제1 막부재(64)보다도 갖는 부의 고정 전하량이 적은 재료를 사용하는 것이 바람직하다. 제2 막부재(65)에 이와 같은 부의 고정 전하를 갖는 막을 선택함에 의해, 콘택트부(41)에서의 암전류의 억제가 가능해진다. 제3 막부재(66)는, 제1 막부재(64)와 마찬가지로 부의 고정 전하를 갖는 막을 사용하는 것이 바람직하다. 부의 고정 전하를 가짐에 의해, 반도체 기체(11) 표면에서의 암전류가 억제된다.
또한, 제3 막부재(66)는, 제1 막부재(64)보다도 높은 굴절률을 가짐에 의해, 화소간 영역(30)에서의 전하 발생을 억제하고, 혼색의 억제가 가능해진다. 예를 들면, 반도체 기체(11)가 Si로 이루어지고, 배선층을 구성하는 제4 막부재(67)가 SiO2로 이루어지는 경우에는, 제1 막부재(64)는, Si와 SiO2 사이의 굴절률을 가짐에 의해, 제1 막부재(64)에 의한 반사 방지 특성이 효과적이 된다. 그리고, 제3 막부재(66)는, 굴성률이 SiO2와 마찬가지나 그 이상으로 함으로써, 제3 막부재(66)에서의 반사 성분이 증대한다. 이 때문에, 화소간 영역(30)에서의 전하 발생을 억제하고, 혼색의 억제가 가능해진다.
상술한 바와 같이, 포토 다이오드(PD)상, 화소간 영역, 및, 콘택트부의 각 영역에, 다른 재료로 이루어지는 부의 고정 전하를 갖는 막을 형성할 수도 있다. 모든 영역에 부의 고정 전하를 갖는 막을 형성함에 의해, 반도체 기체(11)의 표면에서의 암전류를 억제할 수 있다. 또한, 각 영역에서, 막부재가 갖는 부의 고정 전하량이나, 굴절률 등이 최적이 되도록, 재료, 막두께, 성막 방법 등을 선택함에 의해, 암전류의 억제나 혼색의 억제 등이 가능하게 된다.
<8. 고체 촬상 소자의 제6 실시 형태>
다음에, 고체 촬상 소자의 제6 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제6 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태와 같은 구성이다. 이 때문에, 이하의 제6 실시 형태의 설명에서는, 제1 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제6 실시 형태의 고체 촬상 소자의 구성을 도 15에 도시한다. 도 15에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(68), 제2 막부재(69), 및, 제3 막부재(71)가 형성되어 있다. 제2 막부재(69)는, 콘택트부(41)와, 콘택트부(41)의 주위의 p-well(44)과의 계면에서, 공핍층이 형성되는 영역상에 형성되어 있다. 그리고, 제1 막부재(68)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상과, 제2 막부재(69)상에 형성되어 있다. 또한, 제3 막부재(71)는, 제1 막부재(68)가 형성되지 않은 반도체 기체(11)상과, 제1 막부재(68)상을 덮고서, 형성되어 있다.
제1 막부재(68)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다. 또한, 제3 막부재(71)는, 반도체장치에서 일반적으로 배선층의 층간 절연막으로서 사용되고 있는 재료를 적용할 수 있다. 하부 전극(31), 콘택트 플러그(34) 및 차광층(35)은, 제3 막부재(71) 내에 형성되어 있다. 콘택트 플러그(34)는, 콘택트부(41)상의 제1 막부재(68) 및 제2 막부재(69)를 관통하여, 콘택트부(41)에 접속되어 있다.
제2 막부재(69)는, 계면준위가 적은 재료로 형성되어 있다. 예를 들면, 반도체 기체(11)의 재료와 반응 생성함으로써 형성되는 산화막 등으로 구성된다. 또한, 제2 막부재(69)는, 콘택트부(41)와 그 주위에 형성되는 공핍층에 대해, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재(68)의 영향을 주지 않는 두께로 형성한다.
제2 막부재(69)를, 콘택트부(41) 및 그 주위와 제1 막부재(68)와의 사이에 형성함에 의해, 콘택트부(41)의 주변에 제1 막부재(68)가 직접 접하지 않는 구성이 된다. 이 구성으로 함에 의해, 콘택트부(41)와, 콘택트부(41)의 주위의 p-well(44)과의 계면의 공핍층이 영향을 받지 않는다. 이 때문에, 공핍층으로부터의 암전류의 발생을 억제할 수 있다.
또한, 제1 막부재(68)로 덮여 있는 부분은, 부의 고정 전하를 갖는 막에 의해 반도체 기체(11)의 표면에서의 암전류가 억제된다. 이 때문에, 포토 다이오드(PD)의 형성 영역에서, 반도체 기체(11)의 표면에서의 암전류를 억제할 수 있다. 또한, 제2 막부재(69)로서 계면준위가 적은 재료를 사용함에 의해, 제2 막부재(69)로 덮여 있는 콘택트부(41) 주변의 암전류를 억제할 수 있다. 또한, 화소간 영역(30)에서는, 반사 성분이 증가하는 굴절률을 갖는 제3 막부재(71)를 마련함에 의해, 화소간 영역(30)에서의 전하 발생을 억제하고, 혼색의 억제가 가능해진다.
상술한 바와 같이, 포토 다이오드(PD)상, 화소간 영역, 및, 콘택트부의 각 영역에, 부의 고정 전하를 갖는 막의 선택적인 형성에 더하여, 반도체 기체(11)와 부의 고정 전하를 갖는 막과의 사이에 다른 종류의 막을 마련하여도 좋다. 이와 같은 구성으로 함에 의해, 암전류의 억제나 혼색의 억제 등이 가능하게 된다.
<9. 고체 촬상 소자의 제7 실시 형태>
다음에, 고체 촬상 소자의 제7 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제7 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태와 같은 구성이다. 이 때문에, 이하의 제7 실시 형태의 설명에서는, 제1 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제7 실시 형태의 고체 촬상 소자의 구성을 도 16에 도시한다. 도 16에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(72), 제2 막부재(73), 및, 제3 막부재(74)가 형성되어 있다. 제1 막부재(72)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상에만 형성되어 있다. 제2 막부재(73)는, 콘택트부(41)상과, 콘택트부(41)의 주위의 p-well(44)과의 계면에 퍼지는 공핍층상을 덮고서 형성되어 있다. 제3 막부재(74)는, 제1 막부재(72)와 제2 막부재(73)가 형성되지 않은 반도체 기체(11)상과, 제1 막부재(72) 및 제2 막부재(73)상을 덮고서 형성되어 있다.
제1 막부재(72) 및 제2 막부재(73)는, 각각 도체층으로 구성되어 있다. 제1 막부재(72)는, 전압을 인가 가능한 투명 전극에 의해 구성되어 있다. 제1 막부재(72)와 제2 막부재(73)는, 각각 제3 막부재(74)를 통하여 분리된 구성이다. 그리고, 제1 막부재(72) 및 제2 막부재(73)에는, 각각 도시하지 않은 배선이 접속되고, 각각 독립하여 전압을 인가할 수 있는 구성이다. 투명 전극으로서는, 상술한 상부 전극(33) 및 하부 전극(31)과 같은 재료를 사용할 수 있다. 또한, 제2 막부재(73)에는, 일반적으로 반도체장치에서 배선이나 전극으로서 사용되는 재료를 적용할 수 있다. 특히, 제2 막부재(73)는, 제1 막부재(72)와 같은 투명 전극에 의해 형성하면, 제1 막부재(72)와 제2 막부재(73)를 동일 공정으로 제작할 수 있다. 이 때문에, 제2 막부재(73)를 제1 막부재(72)와 같은 투명 전극으로 형성하는 것이 바람직하다.
제3 막부재(74)는, 반도체장치에서 일반적으로 배선층의 층간 절연막으로서 사용되고 있는 재료를 적용할 수 있다. 하부 전극(31), 콘택트 플러그(34) 및 차광층(35)은, 제3 막부재(74) 내에 형성되어 있다. 콘택트 플러그(34)의 주위에는 절연층(75)이 형성되고, 제2 막부재(73)와 콘택트 플러그(34)가 비접촉으로 구성되어 있다.
제1 막부재(72) 및 제2 막부재(73)를 도체층으로 구성함에 의해, 이 제1 막부재(72) 및 제2 막부재(73)에 부의 바이어스를 인가함으로써 반도체 기체(11)의 계면으로부터의 전자의 발생이 억제되고, 암전류를 억제할 수 있다. 부의 바이어스를 인가함에 의해, 부의 고정 전하를 갖는 막을 형성한 경우와 마찬가지로, 반도체 기체(11)의 표면에 홀 축적층이 형성되고, 암전류가 억제된다.
또한, 본 예에서는, 포토 다이오드(PD)가 형성되는 영역과, 콘택트부(41)가 형성되는 영역에서, 다른 도체층이 형성되어 있다. 이 때문에, 각각의 막부재에의 인가 전압을 독립적으로 적절히 조정 가능하다. 예를 들면, 제1 막부재(72)에의 인가 전압을, 제2 막부재(73)의 인가 전압보다도 높게 함에 의해, 포토 다이오드(PD)상의 반도체 기체(11)의 계면에서의 홀 축적량을 높이고, 암전류를 억제할 수 있다. 또한, 이 때의 제2 막부재(73)에의 인가 전압을 낮게 함에 의해, 콘택트부(41)의 주위로의 반도체 기체(11)의 계면으로부터의 암전류를 억제함과 동시에, 콘택트부(41)의 주위의 공핍층에의 영향을 억제하여, 공핍층에 의한 암전류의 발생을 억제할 수 있다.
상술한 바와 같이, 포토 다이오드(PD)상, 및, 콘택트부의 각 영역에, 부의 고정 전하를 갖는 막에 대신하여 도체층을 선택적으로 형성하여도 좋다. 이와 같은 구성으로 함에 의해, 암전류의 억제나 혼색의 억제 등이 가능하게 된다.
<10. 고체 촬상 소자의 제8 실시 형태>
다음에, 고체 촬상 소자의 제8 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제8 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태와 같은 구성이다. 이 때문에, 이하의 제8 실시 형태의 설명에서는, 제1 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제8 실시 형태의 고체 촬상 소자의 구성을 도 17에 도시한다. 도 17에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(76), 및, 제2 막부재(36)가 형성되어 있다.
제1 막부재(76)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상에만 형성되어 있다. 그리고, 제2 막부재(36)는, 콘택트부(41)의 주위의 p-well(44)과의 계면에 퍼지는 공핍층상, 및, 화소간 영역(30)을 포함하는 제1 막부재로 덮여지지 않은 영역과, 제1 막부재(51)상을 덮고서 형성되어 있다. 또한, 하부 전극(31) 및 콘택트 플러그(34)는, 제2 막부재(36) 내에 형성되어 있다. 그리고, 제2 막부재(36)에서, 화소간 영역(30)에 차광층(35)이 형성되어 있다.
제1 막부재(76)는, 반도체 기체(11)보다도 밴드갭이 넓은 반도체 재료로 구성된다. 밴드갭이 넓은 반도체 재료로서는, 예를 들면, 탄화규소계 혼정(混晶), ZnCdSe계 혼정, AlGaInN계 혼정, AlGaInP계 혼정 등을 포함하는 반도체 재료를 들 수 있다. 제1 막부재(76)로서, 밴드갭이 넓은 반도체 재료를 사용함에 의해, 부의 고정 전하를 갖는 막이 유기하는 홀 축적층과 마찬가지로 암전류의 발생 확률을 저하시킬 수 있다. 이 때문에, 포토 다이오드(PD)상에 밴드갭이 넓은 반도체 재료로 이루어지는 제1 막부재(76)을 형성함에 의해, 반도체 기체(11)의 계면으로부터의 암전류를 억제할 수 있다.
<11. 고체 촬상 소자의 제9 실시 형태>
다음에, 고체 촬상 소자의 제9 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제9 실시 형태는, 반도체 기체(11)의 제2면측의 형상 및 막부재의 구성을 제외하고, 상술한 제1 실시 형태와 같은 구성이다. 이 때문에, 이하의 제9 실시 형태의 설명에서는, 제1 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제9 실시 형태의 고체 촬상 소자의 구성을 도 18에 도시한다. 도 18에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 제2면측에, 매입형의 소자 분리부(77)가 형성되어 있다. 또한, 반도체 기체(11)의 이면상에, 제1 막부재(78), 및, 제2 막부재(79)가 형성되어 있다.
소자 분리부(77)는, STI와 같이 반도체 기체(11)를 에칭하여 형성한 홈(트렌치)과, 트랜치 내에 매입된 제1 막부재(78) 및 제2 막부재(79)로 이루어진다. 또한, 소자 분리부(77)는, 종형 전송로(40)의 주위의 측면에 형성되고, 또한, 종형 전송로(40)에 접하는 위치에 형성되어 있다. 그리고, 소자 분리부(77)는, 반도체 기체(11)의 제2면측부터 콘택트부(41)와 전위 장벽부(42)를 초과하는 깊이까지 형성되어 있다.
소자 분리부(77)는, 전하 축적부(43)의 외주보다도 외측부터, 전하 축적부(43)의 외주보다도 내측까지 형성되고, 콘택트부(41)와 전위 장벽부(42)와의 측면, 및, 전하 축적부(43)의 상부의 측면이, 소자 분리부(77)에 접하여 형성되어 있다. 또한, 소자 분리부(77)는, 종형 전송로(40)와 접한면 이외가, 종형 전송로(40)의 주위의 p-well(44)과 접하여 형성되어 있다. 즉, 소자 분리부(77)의 내주측의 측면부터 종형 전송로(40)가 노출되고, 내주측의 측면부터 p-well(44)가, 트랜치의 측면에 노출되는 구성이다.
제1 막부재(78)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상에 형성되어 있다. 또한, 제1 막부재(78)는, 소자 분리부(77)에서, 트랜치의 내면에 노출되어 있는 p-well(44)상에 형성되어 있다. 제1 막부재(78)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다.
제2 막부재(79)는, 제1 막부재(78)로 덮이지 않은 영역과, 제1 막부재(78)상을 덮고서 형성되어 있다. 구체적으로는, 콘택트부(41)상, 트랜치의 측면에 노출되어 있는 콘택트부(41)와 전위 장벽부(42)와 전하 축적부(43)상, 및, 화소간 영역(30)을 포함하는 제1 막부재(78)로 덮이지 않은 영역에 제2 막부재(79)가 형성되어 있다. 또한, 소자 분리부(77)에서, 트랜치 전체를 매입하여 제2 막부재(79)가 형성되어 있다.
또한, 제2 막부재(79)는, 반도체장치에서 일반적으로 배선층의 층간 절연막으로서 사용되고 있는 재료를 적용할 수 있다. 특히, 계면준위가 적은 재료와 제법으로 형성한 절연막, 예를 들면 Si와 반응 생성함으로써 제막한 산화막 등을 배치하는 것이 바람직하다. 하부 전극(31), 콘택트 플러그(34) 및 차광층(35)은, 제2 막부재(79) 내에 형성되어 있다. 또한, 제2 막부재(79)는, 소자 분리부(77)를 구성하는 트랜치 내에 매입되어 있는 것을 제외하고, 상술한 제1 실시 형태의 제2 막부재와 같은 구성이다.
상술한 구성에서는, 포토 다이오드(PD)가 형성된 영역의 반도체 기체(11)상, 및, 트랜치 내의 p-well(44)상에 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재(78)가 형성되어 있다. 포토 다이오드(PD)상에 부의 고정 전하를 갖는 막을 가짐에 의해, 반도체 기체(11)의 계면으로부터의 암전류를 억제할 수 있다. 또한, 트랜치의 내면에 노출하는 p-well(44)에서는, 이 계면에서 불순물이 부족하여 암전류가 발생할 우려가 있다. 이 때문에, 트랜치 내의 p-well(44)상에 부의 고정 전하를 갖는 막을 형성함에 의해, 소자 분리부(77)의 계면으로부터의 암전류를 억제할 수 있다.
또한, 소자 분리부(77)를 마련함에 의해, 콘택트부(41)에서의 pn 접합의 접합면적이 감소한다. 이 때문에, 리크 전류를 억제할 수 있다. 또한, 콘택트부(41)의 주위, 및, 화소간 영역(30)에 제1 막부재(78)가 배치되지 않는다. 이와 같은 구성으로 함에 의해, 암전류의 억제나 혼색의 억제 등이 가능하게 된다.
또한, 상술한 실시 형태에서는, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재를 단일층으로서 형성하고 있지만, 예를 들면, 상술한 제3 실시 형태나 제4 실시 형태와 같이, 다층막에 의해 형성하여도 좋다. 또한, 제1 막부재로서, 부의 고정 전하를 갖는 막 대신에, 상술한 제7 실시 형태에서 설명한 투명 전극이나, 제8 실시 형태에서 설명한 밴드갭이 넓은 재료를 사용할 수도 있다. 또한, 상술한 제4 실시 형태나 제7 실시 형태와 같이, 콘택트부(41)상 및 종형 전송로(40)가 노출되어 있는 트랜치 내면에, 부의 고정 전하를 갖는 막이나 도체층을 형성하는 구성으로 하여도 좋다. 이와 같은 구성으로 한 경우에도, 상술한 제9 실시 형태의 효과에 더하여, 각 실시 형태의 구성에 의한 효과를 얻을 수 있다.
<12. 고체 촬상 소자의 제10 실시 형태>
다음에, 고체 촬상 소자의 제10 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제10 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태 및 제9 실시 형태와 같은 구성이다. 이 때문에, 이하의 제10 실시 형태의 설명에서는, 제1 실시 형태 또는 제9 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제10 실시 형태의 고체 촬상 소자의 구성을 도 19에 도시한다. 도 19에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(81), 제2 막부재(82), 제3 막부재(83), 및, 제4 막부재(87)가 형성되어 있다. 제1 막부재(81)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상과, 소자 분리부(77)에서의 트랜치의 측면으로부터 노출되어 있는 p-well(44)상에 형성되어 있다. 제2 막부재(82)는, 콘택트부(41)상과, 트랜치의 측면으로부터 노출된 콘택트부(41), 전위 장벽부(42) 및 전하 축적부(43)상에 형성되어 있다. 제3 막부재(83)는, 화소간 영역(30)에서의 반도체 기체(11)상에 형성되어 있다. 또한, 제1 내지 3 막부재(81, 82, 83)상, 및, 소자 분리부(77)의 트랜치 내를 매입하여 제4 막부재(87)가 형성되어 있다.
제1 막부재(81)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다. 제2 막부재(82)는, 제1 막부재(81)와 마찬가지로, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 단, 제2 막부재(82)는, 제1 막부재(81)보다도 갖는 부의 고정 전하량이 적은 재료를 사용하는 것이 바람직하다. 제2 막부재(82)에 이와 같은 부의 고정 전하를 갖는 막을 선택함에 의해, 종형 전송로(40)에서의 암전류의 억제가 가능해진다.
제3 막부재(83)는, 제1 막부재(81)와 마찬가지로 부의 고정 전하를 갖는 막을 사용하는 것이 바람직하다. 부의 고정 전하를 가짐에 의해, 반도체 기체(11) 표면에서의 암전류가 억제된다. 또한, 제3 막부재(83)는, 제1 막부재(81)보다도 높은 굴절률을 가짐에 의해, 화소간 영역(30)에서의 전하 발생을 억제하고, 혼색의 억제가 가능해진다. 또한, 제4 막부재(87)에는, 일반적으로 반도체장치에서 배선이나 전극으로서 사용되는 재료를 적용할 수 있다.
상술한 바와 같이, 포토 다이오드(PD)상, 화소간 영역(30), 콘택트부(41), 및, 소자 분리부(77)의 각 영역에, 다른 재료로 이루어지는 부의 고정 전하를 갖는 막을 형성할 수 있다. 모든 영역에 부의 고정 전하를 갖는 막을 형성함에 의해, 반도체 기체(11)의 표면에서의 암전류를 억제할 수 있다. 또한, 각 영역에서, 막부재가 갖는 부의 고정 전하량이나, 굴절률 등이 최적이 되도록, 재료, 막두께, 성막 방법 등을 선택함에 의해, 암전류의 억제나 혼색의 억제 등이 가능하게 된다.
<13. 고체 촬상 소자의 제11 실시 형태>
다음에, 고체 촬상 소자의 제11 실시 형태에 관해 설명한다. 또한, 이하에 설명하는 제11 실시 형태는, 반도체 기체(11)의 이면상의 막부재의 구성을 제외하고, 상술한 제1 실시 형태 및 제9 실시 형태와 같은 구성이다. 이 때문에, 이하의 제11 실시 형태의 설명에서는, 제1 실시 형태 또는 제9 실시 형태와 같은 구성에는 같은 부호를 붙이고 설명을 생략한다.
[막부재]
제11 실시 형태의 고체 촬상 소자의 구성을 도 20에 도시한다. 도 20에 도시하는 고체 촬상 소자에서는, 반도체 기체(11)의 이면상에, 제1 막부재(84), 제2 막부재(85), 및, 제3 막부재(86)가 형성되어 있다.
제2 막부재(85)는, 콘택트부(41)상과, 트랜치의 측면으로부터 노출된 콘택트부(41), 전위 장벽부(42) 및 전하 축적부(43)상에 형성되어 있다. 그리고, 제1 막부재(84)는, 제1 및 제2 포토 다이오드(PD1, PD2)가 형성되어 있는 영역상과, 소자 분리부(77)에서의 트랜치의 측면으로부터 노출되어 있는 p-well(44)상과, 제2 막부재(85)상에 형성되어 있다. 또한, 제3 막부재(86)는, 제1 막부재(84)가 형성되지 않은 반도체 기체(11)상과, 제1 막부재(84)상을 덮고서, 형성되어 있다.
제1 막부재(84)는, 부의 고정 전하를 갖는 막으로 구성되어 있는 것이 바람직하다. 부의 고정 전하를 갖는 막으로서는, 상술한 제1 실시 형태에서 나타내는 재료를 사용할 수 있다. 제2 막부재(85)는, 계면준위가 적은 재료로 형성되어 있다. 예를 들면, 반도체 기체(11)의 재료와 반응 생성함으로써 형성되는 산화막 등으로 구성된다. 또한, 제2 막부재(85)는, 종형 전송로(40)에 대해, 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재(84)의 영향을 주지 않는 두께로 형성한다. 제3 막부재(86)는, 반도체장치에서 일반적으로 배선층의 층간 절연막으로서 사용되고 있는 재료를 적용할 수 있다.
제2 막부재(85)가, 콘택트부(41)상, 및, 소자 분리부(77)의 트랜치 측면에 노출한 종형 전송로(40)상에서, 제1 막부재(84)와의 사이에 형성되어 있다. 즉, 제2 막부재(85)에 의해, 종형 전송로(40)와 제1 막부재(84)가 직접 접하지 않는 구성이 된다. 이 구성에서는, 종형 전송로(40)가 부의 고정 전하를 갖는 막으로 이루어지는 제1 막부재(84)에 의한 영향을 받지 않는다. 이 때문에, 종형 전송로(40)에서의 암전류의 발생을 억제할 수 있다. 또한, 제2 막부재(85)로서 계면준위가 적은 재료를 사용함에 의해, 제2 막부재(85)로 덮여 있는 종형 전송로(40)의 계면으로부터의 암전류를 억제할 수 있다.
<14. 전자기기>
다음에, 상술한 고체 촬상 소자를 구비하는 전자기기의 실시 형태에 관해 설명한다. 상술한 고체 촬상 소자는, 예를 들면, 디지털 카메라나 비디오 카메라 등의 카메라 시스템, 촬상 기능을 갖는 휴대전화, 또는, 촬상 기능을 구비하는 다른 기기 등의 전자기기에 적용할 수 있다. 도 21에, 전자기기의 한 예로서, 고체 촬상 소자를 정지화상 또는 동화를 촬영이 가능한 카메라에 적용한 경우의 개략 구성을 도시한다.
이 예의 카메라(100)는, 고체 촬상 소자(101)와, 고체 촬상 소자(101)의 수광 센서부에 입사광을 유도하는 광학계(102)와, 고체 촬상 소자(101) 및 광학계(102) 사이에 마련된 셔터 장치(103)와, 고체 촬상 소자(101)를 구동하는 구동 회로(104)를 구비한다. 또한, 카메라(100)는, 고체 촬상 소자(101)의 출력 신호를 처리하는 신호 처리 회로(105)를 구비한다.
고체 촬상 소자(101)에는, 상술한 각 실시 형태 및 변형례에 나타내는 고체 촬상 소자를 적용할 수 있다. 광학계(광학렌즈)(102)는, 피사체로부터의 상광(입사광)를 고체 촬상 소자(101)의 촬상면(부도시)상에 결상시킨다. 이에 의해, 고체 촬상 소자(101) 내에, 일정기간, 신호 전하가 축적된다. 또한, 광학계(102)는, 복수의 광학렌즈를 포함하는 광학렌즈군으로 구성하여도 좋다. 또한, 셔터 장치(103)는, 입사광의 고체 촬상 소자(101)에의 광조사 기간 및 차광 기간을 제어한다.
구동 회로(104)는, 고체 촬상 소자(101) 및 셔터 장치(103)에 구동 신호를 공급한다. 그리고, 구동 회로(104)는, 공급한 구동 신호에 의해, 고체 촬상 소자(101)의 신호 처리 회로(105)에의 신호 출력 동작, 및, 셔터 장치(103)의 셔터 동작을 제어한다. 즉, 이 예에서는, 구동 회로(104)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 소자(101)로부터 신호 처리 회로(105)에의 신호 전송 동작을 행한다.
신호 처리 회로(105)는, 고체 촬상 소자(101)로부터 전송된 신호에 대해, 각종의 신호 처리를 시행한다. 그리고, 각종 신호 처리가 시행된 신호(영상 신호)는, 메모리 등의 기억 매체(부도시)에 기억되거나, 또는, 모니터(부도시)에 출력된다.
상술한 카메라(100) 등의 전자기기에 의하면, 고체 촬상 소자(101)에 의해 촬상 특성이 향상한 전자기기를 제공할 수 있다.
또한, 상술한 반도체 촬상 소자에서는, 제2 도전형, 예를 들면 n형의 반도체 기체에 형성한 제1 도전형, 예를 들면 p형의 반도체 영역에, 제2 도전형의 FD 영역과, 제2 도전형의 포토 다이오드(PD) 영역을 형성하고 있지만, 본 기술에서는 n형과 p형의 도전형을 반대로 하여도 좋다. 이 경우에는, 광전변환막으로부터 반도체 기체에 전송되는 신호 전하를 홀로 하고, 광전변환막에 접속되는 종형 전송로의 n형과 p형과의 도전형을 역으로 한다.
또한, 본 개시는 이하와 같은 구성도 취할 수 있다.
(1) 반도체 기체와, 상기 반도체 기체에 마련된 광전변환 소자와, 상기 반도체 기체의 수광면측에 배치된 광전변환막과, 상기 반도체 기체에 마련되어 있는, 상기 광전변환막에서 생성된 신호 전하가 판독되는 콘택트부와, 상기 광전변환 소자상을 덮는 제1 막부재와, 상기 콘택트부상에 마련된 제2 막부재를 구비하는 고체 촬상 소자.
(2) 인접하는 상기 광전변환 소자 사이의 화소간 영역에서, 상기 반도체 기체상에 상기 제2 막부재를 구비하는 (1)에 기재된 고체 촬상 소자.
(3) 인접하는 상기 광전변환 소자 사이의 화소간 영역에서, 상기 반도체 기체상에 상기 제1 막부재 및 제2 막부재와 다른 재료로 이루어지는 제3 막부재를 구비하는 (1)에 기재된 고체 촬상 소자.
(4) 상기 제1 막부재가, 다른 종류의 막부재가 적층된 구성을 갖는 (1)부터 (3)의 어느 하나에 기재된 고체 촬상 소자.
(5) 상기 제1 막부재상에 상기 제2 막부재가 적층되어 있는 (1)부터 (4)의 어느 하나에 기재된 고체 촬상 소자.
(6) 상기 제1 막부재가, 부의 고정 전하를 갖는 막, 상기 반도체 기체보다도 밴드갭이 넓은 반도체 재료, 및, 도체층으로부터 선택된 적어도 1종류 이상을 포함하는 (1)부터 (5)의 어느 하나에 기재된 고체 촬상 소자.
(7) 상기 제2 막부재가, 상기 제1 막부재보다도 부의 고정 전하량이 적은 막, 상기 반도체 기체보다도 계면준위가 적은 막, 및, 도체층으로부터 선택된 적어도 1 종류 이상을 포함하는 (1)부터 (6)의 어느 하나에 기재된 고체 촬상 소자.
(8) 상기 콘택트부의 주위에, 매입형의 소자 분리부를 구비하는 (1)부터 (7)의 어느 하나에 기재된 고체 촬상 소자.
(9) 상기 소자 분리부내에 상기 제1 막부재를 구비하는 (8)에 기재된 고체 촬상 소자.
(10) 상기 소자 분리부에서, 상기 콘택트부와 접하는 부분에 상기 제2 막부재를 구비하는 (8) 또는(9)에 기재된 고체 촬상 소자.
(11) 반도체 기체와, 상기 반도체 기체에 마련된 광전변환 소자와, 상기 광전변환 소자상에 마련된 제1 막부재와, 인접하는 상기 광전변환 소자 사이의 화소간 영역에서, 상기 반도체 기체상에 마련된 상기 제2 막부재를 구비하는 고체 촬상 소자.
(12) 반도체 기체에 광전변환 소자와 콘택트부를 형성하는 공정과, 상기 광전변환 소자상을 덮는 위치의 상기 반도체 기체상에, 제1 막부재를 형성하는 공정과, 상기 콘택트부상을 덮는 위치의 상기 반도체 기체상에, 제2 막부재를 형성하는 공정과, 상기 반도체 기체의 수광면상에 광전변환막을 형성하는 공정을 갖는 고체 촬상 소자의 제조 방법.
(13) (1)부터 (10)의 어느 하나에 기재된 반도체장치와, 상기 반도체장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 전자기기.
(14) (11)에 기재된 반도체장치와, 상기 반도체장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 전자기기.
본 출원은, 일본 특허청에서 2012년 6월 29일에 출원된 일본 특허출원 번호 제2012-146499호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러가지의 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (14)

  1. 반도체 기체와,
    상기 반도체 기체에 마련된 광전변환 소자와,
    상기 반도체 기체의 수광면측에 배치된 광전변환막과,
    상기 반도체 기체에 마련되어 있는, 상기 광전변환막에서 생성된 신호 전하가 판독되는 콘택트부와,
    상기 광전변환 소자상을 덮는 제1 막부재와,
    상기 콘택트부상에 마련된 제2 막부재를 구비하고,
    상기 콘택트부의 주위에, 매입형의 소자 분리부를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  2. 제1항에 있어서,
    인접하는 상기 광전변환 소자 사이의 화소간 영역에서, 상기 반도체 기체상에 상기 제2 막부재를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  3. 제1항에 있어서,
    인접하는 상기 광전변환 소자 사이의 화소간 영역에서, 상기 반도체 기체상에 상기 제1 막부재 및 제2 막부재와 다른 재료로 이루어지는 상기 제3 막부재를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  4. 제1항에 있어서,
    상기 제1 막부재가, 다른 종류의 막부재가 적층된 구성을 갖는 것을 특징으로 하는 고체 촬상 소자.
  5. 제1항에 있어서,
    상기 제1 막부재상에 상기 제2 막부재가 적층되어 있는 것을 특징으로 하는 고체 촬상 소자.
  6. 제1항에 있어서,
    상기 제1 막부재가, 부의 고정 전하를 갖는 막, 상기 반도체 기체보다도 밴드갭이 넓은 반도체 재료, 및, 도체층으로부터 선택된 적어도 1종류 이상을 포함하는 것을 특징으로 하는 고체 촬상 소자.
  7. 제1항에 있어서,
    상기 제2 막부재가, 상기 제1 막부재보다도 부의 고정 전하량이 적은 막, 상기 반도체 기체보다도 계면준위가 적은 막, 및, 도체층으로부터 선택된 적어도 1종류 이상을 포함하는 것을 특징으로 하는 고체 촬상 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 소자 분리부 내에 상기 제1 막부재를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  10. 제1항에 있어서,
    상기 소자 분리부에서, 상기 콘택트부와 접하는 부분에 상기 제2 막부재를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  11. 삭제
  12. 반도체 기체에 광전변환 소자와 콘택트부를 형성하는 공정과,
    상기 광전변환 소자상을 덮는 위치의 상기 반도체 기체상에, 제1 막부재를 형성하는 공정과,
    상기 콘택트부상을 덮는 위치의 상기 반도체 기체상에, 제2 막부재를 형성하는 공정과,
    상기 반도체 기체의 수광면상에 광전변환막을 형성하는 공정을 갖고,
    상기 콘택트부의 주위에, 매입형의 소자 분리부를 구비하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  13. 반도체 기체와, 상기 반도체 기체에 마련된 광전변환 소자와, 상기 반도체 기체의 수광면측에 배치된 광전변환막과, 상기 반도체 기체에 마련되어 있는, 상기 광전변환막에서 생성된 신호 전하가 판독되는 콘택트부와, 상기 광전변환 소자상을 덮는 제1 막부재와, 상기 콘택트부상에 마련된 제2 막부재를 구비하고, 상기 콘택트부의 주위에, 매입형의 소자 분리부를 구비하는 반도체장치와,
    상기 반도체장치의 출력 신호를 처리하는 신호 처리 회로를 갖는 것을 특징으로 하는 전자기기.
  14. 삭제
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