KR100744807B1 - Ｃｍｏｓ 이미지센서 및 그 제조방법 - Google Patents

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Abstract

본 발명은 CMOS 이미지센서 및 그 제조방법에 관한 것으로서, 기판 내에 형성되어 활성영역을 정의하는 소자분리막과, 상기 활성영역 내에 형성된 포토다이오드와, 상기 포토다이오드와 이격되는 위치의 기판 내에 형성된 플로팅디퓨젼영역과, 상기 포토다이오드와 상기 플로팅디퓨젼영역의 일단에 각각 오버랩되어 형성된 제1 및 제2 게이트와, 상기 제1 및 제2 게이트 사이에 위치하며 상기 소자분리막 상부 및 플로딩디퓨젼영역의 일부와 오버랩되어 형성된 제3 게이트와, 상기 제3 게이트가 형성된 결과물 상에 형성된 절연막 및 상기 절연막과 상기 제3 게이트를 관통하여 상기 제3 게이트와 상기 제3 게이트 하부에 위치하는 플로팅디퓨젼영역을 연결하도록 순차 적층되어 상호 오버랩된 제1 콘택 및 제2 콘택으로 이루어지는 베리드 콘택을 포함하여 이루어지되, 상기 제1 콘택이 제2 콘택의 전자의 이동 방향으로 오버랩된 CMOS 이미지센서를 제공한다. 또한, 본 발명은 상기 CMOS 이미지센서의 제조방법을 제공한다.
이미지센서, 베리드콘택, 고집적화

Description

ＣＭＯＳ 이미지센서 및 그 제조방법{CMOS image sensor and method of fabricating the same}
도 1은 종래 기술에 따른 CMOS 이미지센서를 나타낸 평면도.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단한 단면도.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 절단한 단면도.
도 4는 본 발명의 실시예에 따른 COMS 이미지센서를 나타낸 평면도.
도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 절단한 단면도.
도 6은 도 4의 Ⅵ-Ⅵ'선을 따라 절단한 단면도.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 COMS 이미지센서의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 기판 110 : 소자분리막
120 : 절연막 200a, 200b, 200c : 게이트
210 : 게이트 유전막 220 : 게이트 전극
230 : 스페이서 300 : 베리드 콘택
PD : 포토다이오드 FD : 플로팅디퓨젼영역
본 발명은 COMS 이미지센서에 관한 것으로, 보다 상세하게는 콘택 형성영역의 면적을 감소시켜 CMOS 이미지센서의 고집적화를 가능하게 하는 COMS 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS 라함) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있는 때문에 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지 하는 비율을 크게 하려는 노력이 진행되고 있다.
그러면, 이하 도 1 내지 도 3을 참조하여 종래 기술에 따른 CMOS 이미지센서에 대하여 상세히 설명한다.
도 1은 종래 기술에 따른 CMOS 이미지센서를 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이며, 도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 1을 참조하면, 종래 기술에 따른 CMOS 이미지센서는 기판(도시하지 않음)에 포토다이오드(Photodiode; 이하 PD 라함)가 형성되어 있으며, PD와 이격되는 위치의 기판(도시하지 않음)에 플로팅디퓨젼영역(Floating Diffustion; 이하 FD 라함)이 형성되어 있으며, PD와 FD의 일단에 각각 오버랩되어 온-오프(on-off) 동작을 통해 PD로부터의 광신호를 FD로 전달하는 제1 및 제2 게이트(200a, 200b)와 FD와 연결되어 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplifier) 역할을 하는 제3 게이트(200c)가 형성되어 있다. 예컨대, 상기 제1 게이트(200a)는 트랜스퍼(Transfer) 게이트이고, 제2 게이트(200b)는 리셋(Reset) 게이트이고, 제3 게이트(200c)는 드라이브(Drive) 게이트이다. 한편, 도 1에 도시하지는 않았지만 통상적으로 CMOS 이미지센서는 스위칭으로 어드레싱(Addressing)을 할 수 있는 제4 게이트 즉, 셀렉트(Select) 게이트를 포함한다.
또한, 종래 기술에 따른 CMOS 이미지센서는, 상기 제3 게이트(200c) 및 FD에 각각 연결되며, 금속배선(400)에 의해 연결되어 게이트(200c)와 FD의 연결을 위해 형성된 제1 콘택(310)과 제2 콘택(320)을 포함하는 바, 도 1은 FD와 제3 게이트 (200c) 연결을 위한 제1 콘택(310)과 제2 콘택(320) 형성 공정이 완료된 상태를 나타낸다. 여기서, FD는 고농도의 N형(n+)으로, 통상의 PD 형성을 위한 이온주입 공정을 통해 형성된다.
상술한 도 1을 보다 상세하게 도시한 도 2 및 도 3을 참조하면, 기판(100) 상에 국부적으로 소자분리막(110)이 형성되어 있으며, 소자분리막(110)과 인접하는 기판(100) 하부에는 이온주입 등을 통해 형성된 PD가 형성되어 있다. 여기서, 상기 기판(100)은 반도체층을 이용하는 바, 이하 도면의 간략화를 위해 기판(100)으로 칭한다. 또한, 상기 PD는 P형의 기판 하부에 형성된 N형의 포토다이오드영역(이하 n-영역이라 함)과, 기판 표면으로부터 n-영역으로 확장되어 형성된 P형의 포토다이오드영역(이하 P0라 함)을 포함한다.
그리고, 상기 기판(100) 상에는 게이트 유전막(210)과 게이트 전극(220)이 순차 적층된 구조의 제1 및 제2 게이트(200a, 200b)가 PD와 FD의 일단에 각각 오버랩되도록 형성되어 있고, 상기 FD와 인접한 소자분리막(110) 상에는 게이트 유전막(210)과 게이트 전극(220)이 순차 적층된 구조의 제3 게이트(200c)가 형성되어 있다. 또한, 상기 제1, 제2 및 제3 게이트(200a, 200b, 200c)는 그 측벽에 절연막으로 이루어진 스페이서(230)를 구비한다. 여기서, 상기 게이트 전극(220)은 폴리실리콘막으로 이루어진 단일막 구조를 가지거나, 폴리실리콘막 및 텅스텐막이 순차 적층되어 있는 다층막 구조를 가지질 수 있다.
상기 제3 게이트(200c)와 FD가 형성된 결과물 상에는 절연막(120) 형성되어 있다. 절연막(120) 내에는 절연막(120)을 관통하여 상기 제3 게이트(200c)의 게이 트 전극(220) 상부 표면 및 FD 상부 표면에 각각 연결되어 있는 제1 콘택(310) 및 제2 콘택(320)이 형성되어 있으며, 상기 제1 콘택(310)과 제2 콘택(320)은 절연막(120) 상에 형성된 금속배선(400)을 통해 연결되어 있다. 즉, 제3 게이트(200c)와 FD는 제1 콘택(310)과 제2 콘택(320)을 연결하는 금속배선(400)에 의해 전기적으로 연결되는 바, PD로부터의 전달받은 FD의 광신호를 제3 게이트를 통해 증폭시켜 출력할 수 있다.
이와 같이, 상기와 같은 종래 기술에 따른 이미지센서는 FD와 제3 게이트를 전기적으로 연결시키기 위해 FD와 연결되는 제1 콘택과 제3 게이트와 연결되는 제2 콘택 및 제1 및 제2 콘택을 서로 연결하는 금속배선이 형성될 영역을 CMOS 로직회로부분에 최소한 확보한 후, 포토다이오드 형성영역을 정할 수 있다.
그런데, 빛을 최대한 받아들이기 위해서, 즉 광감도를 높이기 위해서는 전체 이미지센서 면적에서 CMOS 로직회로부분이 아닌 포토다이오드의 면적이 차지하는 비율 커야하기 때문에, 전체적인 이미지센서의 크기를 줄이는데는 한계가 있다.
따라서, 이미지센서의 광감도를 향상시키는 것에도 한계점에 다다르고 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 포토다이오드에서 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분의 콘택 형성영역의 면적을 최소화하여 고집적화된 CMOS 이미지센서를 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기한 CMOS 이미지센서의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 기판 내에 형성되어 활성영역을 정의하는 소자분리막과, 상기 활성영역 내에 형성된 포토다이오드와, 상기 포토다이오드와 이격되는 위치의 기판 내에 형성된 플로팅디퓨젼영역과, 상기 포토다이오드와 상기 플로팅디퓨젼영역의 일단에 각각 오버랩되어 형성된 제1 및 제2 게이트와, 상기 제1 및 제2 게이트 사이에 위치하며 상기 소자분리막 상부 및 플로딩디퓨젼영역의 일부와 오버랩되어 형성된 제3 게이트와, 상기 제3 게이트가 형성된 결과물 상에 형성된 절연막 및 상기 절연막 및 상기 제3 게이트가 형성된 결과물 상에 형성된 절연막; 및 상기 절연막과 상기 제3 게이트를 관통하여 상기 제3 게이트와 상기 제3 게이트 하부에 위치하는 플로팅디퓨젼영역을 연결하도록 순차 적층되어 상호 오버랩된 제1 콘택 및 제2 콘택으로 이루어지는 베리드 콘택을 포함하여 이루어지되, 상기 제1 콘택이 제2 콘택의 전자의 이동 방향으로 오버랩된 것을 특징으로 하는 CMOS 이미지센서를 제공한다.
또한, 상기 본 발명에 의한 CMOS 이미지센서에 있어서, 상기 제1 게이트와 제2 게이트 및 제3 게이트는 게이트 유전막 및 게이트 전극이 순차 적층되어 있는 구조를 가지며, 상기 게이트 전극은 폴리실리콘막 및 금속막이 순차 적층되어 있는 다층 구조를 가지는 것이 바람직하다.
또한, 본 발명에 의한 CMOS 이미지센서에 있어서, 상기 제1 게이트와 제2 게이트 및 제3 게이트는 그 측벽에 스페이서를 구비하여 이웃하는 전기적인 배선과 단락되지 않도록 제1 게이트와 제2 게이트 및 제3 게이트를 보호하는 것이 바람직하다.
또한, 본 발명에 의한 CMOS 이미지센서에 있어서, 상기 제2 콘택의 지름은 상기 제1 콘택의 지름보다 크거나 동일한 것이 바람직하다.
또한, 본 발명에 의한 CMOS 이미지센서에 있어서, 상기 베리드 콘택은 상기 제1 콘택이 상기 제2 콘택과 전부 오버랩되거나 일부분 오버랩되도록 이루어지는 것이 바람직하며, 특히, 상기 제1 콘택이 제2 콘택과 일부분 오버랩되는 경우에는 전자의 이동 방향으로 오버랩되게 형성하여 전자의 이동을 원활하게 하는 것이 바람직하다.
또한, 본 발명에 의한 CMOS 이미지센서에 있어서, 상기 기판은 반도체층으로 이루어진 것을 바람직하며, 더욱 바람직하게는 상기 반도체층이 고농도인 P++층 및 P-Epi층이 적층되어 이루어지는 것이 좋다.
상기한 다른 목적을 달성하기 위해 본 발명은 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 활성영역에 해당하는 기판 내에 포토다이오드 및 이와 이격된 위치에 플로팅디퓨젼영역을 형성하는 단계와, 상기 포토다이오드와 상기 플로팅디퓨젼영역의 일단에 각각 오버랩되도록 제1 및 제2 게이트를 형성하는 동시에 상기 제1 및 제2 게이트 사이에 위치하며, 상기 소자분리막 상부 및 플로팅디퓨젼영역의 일부와 오버랩되도록 제3 게이트를 형성하는 단계와, 상기 제3 게이트를 일부분 식각하여 플로팅디퓨젼영역의 상부 표면을 드러내는 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 형성된 결과물 전면에 절연막을 형성하는 단계 와, 상기 제1 콘택홀과 대응하는 부분에 위치하는 절연막을 식각하여 제1 콘택홀을 통해 플로팅디퓨젼영역의 상부 표면을 드러내는 제2 콘택홀을 형성하는 단계 및 상기 제1 콘택홀 및 제2 콘택홀을 금속으로 매립하여 베리드 콘택을 형성하는 단계를 포함하는 CMOS 이미지센서의 제조방법을 제공한다.
또한, 상기 본 발명에 의한 CMOS 이미지센서의 제조방법에 있어서, 상기 제1 콘택홀을 형성하는 단계 이전에 상기 제1 게이트와 제2 게이트 및 제3 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하거나, 상기 제1 콘택홀을 형성하는 단계 이후에 상기 제1 게이트와 제2 게이트 및 제3 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명에 의한 CMOS 이미지센서의 제조방법에 있어서, 상기 기판은 반도체층을 이용하여 형성하는 것이 바람직하며, 더욱 바람직하게는 고농도인 P++층 및 P-Epi층을 순차 적층하여 형성하는 것이 좋다.
또한, 상기 본 발명에 의한 CMOS 이미지센서의 제조방법에 있어서, 상기 제3 게이트를 일부분 식각하여 플로팅디퓨젼영역의 상부 표면을 드러내는 제1 콘택홀을 형성하는 단계 이후에 상기 드러난 플로팅디퓨젼영역에 불순물 이온주입 공정을 진행하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 CMOS 이미지센서 및 그 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
CMOS 이미지센서의 구조
도 4 내지 도 6을 참고하여 본 발명의 일 실시예에 따른 CMOS 이미지센서의 구조에 대하여 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 COMS 이미지센서를 나타낸 평면도이고, 도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 절단한 단면도이며, 도 6은 도 4의 Ⅵ-Ⅵ'선을 따라 절단한 단면도이다.
우선, 도 4에 도시한 바와 같이, 기판(도시하지 않음)에 포토다이오드(Photodiode; 이하 PD 라함)가 형성되어 있고, PD와 이격되는 위치의 기판(도시하지 않음)에 플로팅디퓨젼영역(Floating Diffustion; 이하 FD 라함)이 형성되어 있고, PD와 FD의 일단에 각각 오버랩되어 온-오프(on-off) 동작을 통해 PD로부터의 광신호를 FD로 전달하는 제1 및 제2 게이트(200a, 200b)가 형성되어 있으며, FD와 연결되어 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplifier) 역할을 하는 제3 게이트(200c)가 형성되어 있다.
특히, 본 발명에 따른 제3 게이트(200c)는 상기 제1 및 게2 게이트(200a, 200b) 사이에 위치하는 FD와 일부분 중첩하게 형성되어 있으며, 제3 게이트(200c) 내에는 이를 관통하여 하부 FD와 연결되어 있는 제1 콘택(330)을 포함하는 바, 제3 게이트(200c)와 FD는 제3 게이트(200c)를 관통하여 형성된 제1 콘택(330)과 그 상부에 위치하는 절연막(도시하지 않음)을 관통하여 형성된 제2 콘택(340)으로 이루어진 베리드(Buried) 콘택(300)을 통해 직접적으로 연결되어 있다. 여기서, 상기 제2 콘택(340)의 크기, 즉 지름은 상기 제1 콘택(330)의 지름보다 크거나 동일하게 형성된 것이 바람직하다.
그러면 이하 도 5 및 도 6을 참조하여 상술한 도 4를 보다 상세하게 설명한다.
도 5 및 도 6을 참조하면, 기판(100) 상에 국부적으로 소자분리막(110)이 형성되어 있으며, 소자분리막(110)과 인접하는 기판(100) 하부에는 이온주입 등을 통해 형성된 PD가 형성되어 있다. 여기서, 상기 기판(100)은 반도체층을 이용하는 것이 바람직하며, 더욱 바람직하게는 고농도인 P++층 및 P-Epi층이 적층된 반도체층을 이용하고, 이하 도면의 간략화를 위해 기판(100)으로 칭하여 설명한다. 또한, 상기 PD는 P형의 기판 하부에 형성된 N형의 포토다이오드영역(이하 n-영역이라 함)과, 기판 표면으로부터 n-영역으로 확장되어 형성된 P형의 포토다이오드영역(이하 P0라 함)을 포함한다.
그리고, 상기 기판(100) 상에는 게이트 유전막(210)과 게이트 전극(220)이 순차 적층된 구조의 제1 및 제2 게이트(200a, 200b)가 PD와 FD의 일단에 각각 오버랩되도록 형성되어 있고, 상기 FD의 상부 일부분 및 FD와 인접한 소자분리막(110) 상에는 게이트 유전막(210)과 게이트 전극(220)이 순차 적층된 구조의 제3 게이트(200c)가 형성되어 있다. 또한, 상기 제1, 제2 및 제3 게이트(200a, 200b, 200c)는 그 측벽에 절연막으로 이루어진 스페이서(230)를 구비한다. 여기서, 상기 게이트 전극(220)은 폴리실리콘막으로 이루어진 단일막 구조를 가지거나, 폴리실리콘막 및 텅스텐막이 순차 적층되어 있는 다층막 구조를 가지질 수 있다.
상기 제3 게이트(200c)와 FD가 형성된 결과물 상에는 절연막(120) 형성되어 있다.
또한, 상기 제3 게이트(200c)와 FD는 상기 제3 게이트(200c)를 관통하는 제1 콘택(330)과 상기 제1 콘택(330)과 대응하는 절연막(120)을 관통하는 제2 콘택(340)으로 이루어진 베리드 콘택(300)에 의해 직접적으로 연결되어 있다. 이때, 상기 제2 콘택(340)의 크기, 즉, 지름은 상기 제1 콘택(330)의 지름보다 크거나 동일하게 형성된 것이 바람직하다. 또한, 상기 베리드 콘택(300)은 상기 제1 콘택(330)과 상기 제2 콘택이 전부 오버랩되거나 일부분만 오버랩되도록 이루어져도 상기 베리드 콘택(300)을 통해 제3 게이트(200c)와 FD가 직접적으로 연결되는 점에서는 별 다른 영향이 없다. 한편, 일부분 오버랩되는 경우에는 전자의 이동 방향으로 오버랩되게 형성하여 전자의 이동을 원활하게 하는 것이 바람직하다.
본 발명에 따른 제3 게이트(200c)와 FD는 제3 게이트(200c)를 관통하여 FD와 직접적으로 연결된 제1 콘택(330)과 이와 대응하는 절연막(120)을 관통하여 제1 콘택(330)과 연결된 제2 콘택(320)으로 이루어진 베리드 콘택(300)에 의해 직접적으로 연결된다. 즉, 상기 제3 게이트와 FD에 각각 연결되는 콘택이 상부의 금속배선 을 통해 간접적으로 연결된 종래 기술과는 달리, 본 발명에서는 상기 제3 게이트와 FD가 베리드 콘택을 통해 직접적으로 연결되므로, 상기 제3 게이트와 FD의 연결을 위한 콘택을 형성하기 위해 큰 공간 마진이 필요치 않게 된다.
따라서, 본 발명은 전체 이미지센서 면적에서 제3 게이트와 FD를 연결하기 위한 CMOS 로직회로부분을 최소화할 수 있는 바, 전체 이미지센서 면적에서 포토다이오드가 차지하는 비율을 증가시켜 광감도를 향상시킬 수 있고, CMOS 이미지센서를 고집적화시키는 것이 가능하다.
CMOS 이미지센서의 제조방법
도 7a 내지 도 7e 및 앞서 설명한 도 6을 참고하여 본 발명의 일 실시예에 따른 CMOS 이미지센서의 제조방법에 대하여 상세히 설명한다.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 COMS 이미지센서를 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 7a에 도시한 바와 같이, 기판(100) 내에 국부적으로 필드영역과 활성영역(active region)을 정의하는 소자분리막(110)을 형성한다. 이때, 상기 기판(100)은 고농도인 P++층 및 P-Epi층이 적층된 반도체층으로 이루어져 있다.
이어서, 상기 기판(100)의 활성영역 내에 각각의 이온주입 공정을 진행하여 P(P-Epi)-N(n-)-P(p0)로 이루어진 PD(도 5 참조) 및 이와 이격된 위치에 FD를 형성한다.
그런 다음, 도 7b에 도시한 바와 같이, 상기 소자분리막(110) 상부 및 FD의 일부와 오버랩되도록 제3 게이트(200c)를 형성한다. 여기서, 상기 제3 게이트(200c)는 게이트 유전막(210) 및 게이트 전극(220)이 순차 적층되어 있는 구조를 가지며, 상기 게이트 전극(220)은 폴리실리콘막 및 금속막이 순차 적층되어 있는 다층 구조를 가지는 것이 바람직하다. 보다 상세하게는, 상기 제3 게이트(200c)는 통상적으로 PD와 FD의 일단에 각각 오버랩되게 형성되는 제1 및 제2 게이트(도시하지 않음)와 함께, 도 5에 도시한 바와 같이 상기 제1 및 제2 게이트 사이에 형성된다.
이어서, 상기 제3 게이트(200c)의 측벽에 절연물로 이루어진 스페이서(230)을 형성한다. 이때, 상기 스페이서(230)는 후술하는 제1 콘택홀을 형성한 이후에 형성할 수 있으며, 이는 공정 특성 및 공정 조건에 따라 선택적으로 될 수 있다.
그 다음, 도 7c에 도시한 바와 같이, 상기 제3 게이트(200c)를 일부분 식각하여 상기 제3 게이트(200c) 하부에 위치하는 FD의 상부 표면 일부를 드러내는 제1 콘택홀(330a)을 형성한다.
이어서, 상기 제1 콘택홀(330a)을 통해 드러난 FD에 불순물 주입 공정을 추가적으로 진행한다. 이는 상기 제1 콘택홀(330a) 식각 공정시, 손실된 불순물의 농도를 보완해 주는 것으로 선택적으로 진행하는 것이 가능하다.
그런 다음, 도 7d에 도시한 바와 같이, 상기 제1 콘택홀(330a)이 형성된 결과물 전면에 절연막(120)을 형성한다.
한편, 도시하지는 않았지만, 상기 절연막(120)을 형성하는 공정 이전에 FD 영역인 활성영역에 실리사이드 방지용 산화막을 정의한 다음, 통상적인 실리사이드 화(silicidation) 공정을 진행할 수 있다.
이어서, 도 7e에 도시한 바와 같이, 상기 제1 콘택홀(330a)와 대응하는 영역의 절연막(120)을 제거하여 제1 콘택홀(330a)을 드러내는 동시에 제1 콘택홀(330a) 상에 제2 콘택홀(340a)을 형성한다. 이때, 상기 제2 콘택홀(340a)의 크기 즉, 지름(d2)은 제1 콘택홀(330a)의 지름(d1)보다 크거나 동일하게 형성하는 것이 바람직하다. 만약, 상기 제2 콘택홀(340a)의 지름(d2)이 제1 콘택홀(330a)의 지름(d1)이 작을 경우, 제1 콘택홀(330a)과 제2 콘택홀(340a)이 정렬되게 되면, 제1 콘택홀(330a) 내에 제2 콘택홀(340a)의 하부가 위치하기 때문에 후속 제2 콘택홀(340a)에 금속을 매립하여 베리드 콘택을 형성한다 할지라도 제1 콘택홀(330a)의 측벽에 잔류된 절연막(120)에 의해 FD와 제3 게이트(200c)의 게이트 전극(220)을 전기적으로 연결되지 않는 문제가 발생한다.
또한, 상기 제1 콘택홀(330a)은 상기 제2 콘택홀(340a)과 전부 오버랩되거나 일부분 오버랩되도록 이루어지는 것이 바람직하며, 특히, 상기 제1 콘택홀(330a)이 제2 콘택홀(340a)과 일부분 오버랩되는 경우에는 전자의 이동 방향으로 오버랩되게 형성하여 전자의 이동을 원활하게 하는 것이 바람직하다.
그런 다음, 도 5에 도시한 바와 같이, 상기 제1 콘택홀(330a) 및 제2 콘택홀(340a)을 금속으로 매립하여 제1 콘택(330)과 제2 콘택(340)이 순차 적층된 구조로 이루어진 베리드 콘택(300)을 형성한다. 즉, 본 발명에 따른 상기 FD와 상기 제3 게이트(200c)의 게이트 전극(220)은 베리드 콘택(300)을 통해 직접적으로 연결되는 바, 상기 제3 게이트(200c)와 FD의 연결을 위한 콘택의 형성 공간을 최소화하여 CMOS 이미지센서의 고집적화를 가능케 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명은 상기 제3 게이트와 FD가 베리드 콘택을 통해 직접적으로 연결되므로, 상기 제3 게이트와 FD의 연결을 위한 콘택의 형성 영역을 최소화하여 CMOS 이미지센서를 고집적화시킬 수 있다.
또한, 본 발명은 전체 이미지센서 면적에서 제3 게이트와 FD를 연결하기 위한 CMOS 로직회로부분을 최소화할 수 있기 때문에, 전체 이미지센서 면적에서 포토다이오드가 차지하는 비율을 증가시켜 광감도를 향상시킬 수 있다.

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  10. 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역에 해당하는 기판 내에 포토다이오드 및 이와 이격된 위치에 플로팅디퓨젼영역을 형성하는 단계;
    상기 포토다이오드와 상기 플로팅디퓨젼영역의 일단에 각각 오버랩되도록 제1 및 제2 게이트를 형성하는 동시에 상기 제1 및 제2 게이트 사이에 위치하며, 상기 소자분리막 상부 및 플로팅디퓨젼영역의 일부와 오버랩되도록 제3 게이트를 형성하는 단계;
    상기 제3 게이트를 일부분 식각하여 플로팅디퓨젼영역의 상부 표면을 드러내는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀이 형성된 결과물 전면에 절연막을 형성하는 단계;
    상기 제1 콘택홀과 대응하는 부분에 위치하는 절연막을 식각하여 제1 콘택홀을 통해 플로팅디퓨젼영역의 상부 표면을 드러내는 제2 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀 및 제2 콘택홀을 금속으로 매립하여 베리드 콘택을 형성하는 단계를 포함하되,
    상기 제 1 콘택홀이 제 2 콘택홀의 전자 이동 방향으로 오버랩되도록 하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
  11. 제10항에 있어서,
    상기 제1 콘택홀을 형성하는 단계 이전에 상기 제1 게이트와 제2 게이트 및 제3 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
  12. 제10항에 있어서,
    상기 제1 콘택홀을 형성하는 단계 이후에 상기 제1 게이트와 제2 게이트 및 제3 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
  13. 제10항에 있어서,
    상기 기판은 반도체층을 이용하여 형성하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
  14. 제13항에 있어서,
    상기 반도체층은 고농도인 P++층 및 P-Epi층을 순차 적층하여 형성하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
  15. 제10항에 있어서,
    상기 제3 게이트를 일부분 식각하여 플로팅디퓨젼영역의 상부 표면을 드러내는 제1 콘택홀을 형성하는 단계 이후에 상기 드러난 플로팅디퓨젼영역에 불순물 이온주입 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서의 제조방법.
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