KR100870822B1

KR100870822B1 - 버팅콘택을 이용한 씨모스 이미지센서 제조방법

Info

Publication number: KR100870822B1
Application number: KR1020020038985A
Authority: KR
Inventors: 박재영; 김은지
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-07-05
Filing date: 2002-07-05
Publication date: 2008-11-27
Also published as: KR20040003955A

Abstract

본 발명은 이미지센서에 관한 것으로, 특히 종횡비의 증가와 마스크 쉬프트에 따른 드라이브 트랜지스터의 게이트와 드레인간의 버팅콘택시 발생하는 문제점을 해결하기에 적합한 이미지센서 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 소스/드레인 및 게이트전극 구조를 갖는 씨모스 이미지센서의 드라이브 트랜지스터를 형성하는 단계; 상기 게이트전극을 포함한 전면에 금속막을 형성하는 단계; 상기 금속막 상에 상기 드레인과 게이트전극이 버팅콘택을 이루도록 상기 금속막을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이온주입마스크로 상기 노출된 금속막 내부에 실리콘 원자를 이온주입하는 단계; 열처리에 의해 상기 이온주입이 이루어진 부분의 금속막을 금속 실리사이드로 형성하여, 상기 금속 실리사이드에 의해 상기 게이트와 상기 드레인간을 버팅콘택시키는 단계; 및 상기 버팅콘택을 이루는 금속 실리사이드 상에 금속배선을 형성하는 단계를 포함하는 이미지센서 제조방법을 제공한다.

CMOS 이미지센서, 버팅콘택, 금속 실리사이드, 메탈콘택, 금속배선.

Description

버팅콘택을 이용한 씨모스 이미지센서 제조방법{Method for fabricating CMOS image sensor using butting contact}

도 1은 제1종래기술에 따른 씨모스 이미지센서에서 단위화소의 구성을 도시한 회로도.

도 2는 제1종래기술에 따른 드라이브 트랜지스터에서 입출력 전압관계를 도시한 그래프.

도 3은 제1종래기술에 따른 드라이브 트랜지스터의 구성과 콘택을 도시한 도면.

도 4는 제1종래기술에 따른 씨모스 이미지센서 단위화소의 레이아웃을 도시한 도면.

도 5는 제2종래기술에 따른 씨모스 이미지센서에서 단위화소의 구성을 도시한 회로도.

도 6은 제2종래기술에 따른 드라이브 트랜지스터에서 입출력 전압관계와 제1종래기술에 따른 드라이브 트랜지스터의 입출력 전압관계를 함께 도시한 그래프.

도 7은 제2종래기술에 따른 드라이브 트랜지스터의 회로와 버팅 콘택을 도시한 도면.

도 8은 제2종래기술에 따른 씨모스 이미지센서 단위화소의 레이아웃을 도시한 도면.

도 9는 도 7의 제2종래기술에 따른 드라이브 트랜지스터의 버팅콘택시 발생할 수 있는 문제점을 도시한 단면도.

도 10a 내지 도 10f는 본 발명의 일실시예에 따른 버팅콘택을 이용한 이미지센서 제조 공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 실리콘기판 31 게이트전극

32 : 스페이서 35" : 금속 실리사이드

37 : 절연막 38 : 배리어 메탈

39 : 플러그 40 : 금속배선

본 발명은 이미지센서 제조방법에 관한 것으로 특히, 드라이브 트랜지스터의 게이트와 드레인 사이의 버팅 콘택 형성방법에 관한 것이다.

일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(CCD : Charge Coupled Device)는 개 개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.

이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.

CCD는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.

<제1종래기술>

도 1은 제1종래기술에 따른 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 NMOS 트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(PD)와, 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD) 으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅확산영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(FD)을 리셋시키기 위한 리셋 트랜지스터 (Rx)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Dx)와, 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)를 구비하여 구성된다. 단위화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드 트랜지스터(Load Tr)가 구성되어 있다.

전술한 바와 같이 구성된 이미지센서 단위화소에 대한 동작은 다음과 같이 이루어진다.

처음에는 리셋 트랜지스터(Rx), 트랜스퍼 트랜지스터(Tx) 및 셀렉트 트랜지스터 (Sx)를 턴-온(Turn-on)시켜 단위화소를 리셋시킨다. 이때 포토다이오드(PD)는 공핍되기 시작하여 포토다이오드에 전하축전(Carrier charging)이 발생하고, 플로팅 확산영역(FD)은 전원전압(V_DD)에 비례하여 전하축전된다.

그후, 트랜스퍼 트랜지스터(Tx)를 턴-오프(Turn-off)시키고 셀렉트 트랜지스터(Sx)를 턴-온시킨 다음 리셋 트랜지스터(Rx)를 오프시킨다. 이와 같은 동작 상태에서 단위화소 출력단(Vout)으로부터 제1 출력전압(V₁)을 읽어 버퍼(도시하지 않음)에 저장시키고 난 후, 트랜스퍼 트랜지스터(Tx)를 턴-온시켜 빛의 세기에 따라 변화된 포토다이오드의 전하들을 플로팅 확산영역(FD)으로 이동시킨 다음, 다시 출력단(Vout)에서 제2 출력전압(V₂)을 읽어들여 두 전압차 'V₁ - V₂'에 대한 아날로그 데이터를 디지털 데이터로 변경시킴으로써 단위화소에 대한 한 동작주기가 완료된다.

전술한 동작을 수행하는 CMOS 이미지센서의 단위화소에서, 포토다이오드(PD)에 축전된 광전하를 읽어내는 동작을 수행하기 전에, 리셋 트랜지스터(Rx)를 이용하여 포토다이오드(PD)를 리셋시키는 동작을 수행하게 된다.

즉, 리셋 트랜지스터(Rx)와 트랜스퍼 트랜지스터(Tx)를 차례로 턴-온시켜서 포토다이오드(PD) 내에 존재하는 자유전자를 제거하는 리셋 동작을 수행하는데, 이는 잡음성분을 제거하여 보다 정확한 이미지 값을 얻기 위해서이다.

도 1에 도시된 종래구조의 단위화소에서 이러한 리셋 동작시에 포토다이오드에 존재하는 자유전자를 끌어당기는 힘은 전원전압(V_DD)에 의해 좌우되는데, 전원전압(V_DD)에서 소정의 전압을 감한 전압이 최종적으로 포토다이오드(PD)에 인가되는 전자를 제거하는데 사용된다.

즉, 포토다이오드에 최종적으로 인가되는 전압(V_FD)은

V_PD = V_DD - ( V_TX + V_FD + V_RX) = 3.3 - (i ×R _TX + i ×R_FD + i ×R_RX) 이다.

여기서, R_TX는 트랜스퍼 트랜지스터(Tx)가 형성된 웰(Well)의 저항이며, R_FD는 플로팅확산영역(FD)의 저항, R_RX는 리셋 트랜지스터(Rx)가 형성된 웰(Well)의 저항이다.

이와 같이 포토다이오드에 존재하는 전자를 제거하는데 사용되는 전압은 전원전압(V_DD)이 다 사용되지 못하고 전원전압(V_DD)에서 (V_TX + V_FD + V_RX)만큼 감소된 전압이 포토다이오드(PD)에 존재하는 전자를 제거하는데 사용된다.

즉, 전술한 바와 같은 단위화소 구조에서는 포토다이오드(PD)와 플로팅확산영역(FD)에 남아있는 잔여 전자를 제거하는데 사용되는 전압이 전원전압(V_DD)보다 감소함에 따라, 잔여전자로 인한 암신호가 유발될 가능성이 높아지는 문제가 있다.

도 2는 도 1의 CMOS 이미지센서의 단위화소에서 드라이브 트랜지스터(Dx)의 게이트 입력전압(Vg)에 따른 출력전압(Vout)의 변화를 도시한 그래프로서, 드라이브 트랜지스터(Dx)의 게이트 입력이 0.7(V) 이상인 구간에서 드라이브 트랜지스터(Dx)가 턴-온되어 선형적인 기울기를 갖는 전압을 출력하고 있음을 도시하고 있다.

포토다이오드에서 생성된 광전하가 트랜스터 트랜지스터(Tx)를 거쳐서 플로팅확산영역(FD)으로 전달되고, 이 전하가 드라이브 트랜지스터(Dx)의 게이트에 입력되면, 이에 따라 드라이브 트랜지스터(Ax)의 출력이 변화하게 된다. 즉, 포토다 이오드(PD)에서 생성된 광전하에 의해 이미지에 대한 정보를 갖는 신호가 출력되는 것이다.

도 3은 도 1의 드라이브 트랜지스터(Dx)의 회로적인 연결상태와 이에 상응하는 단면구조를 도시한 도면으로, 기판(10)상에 형성된 드라이브 트랜지스터(Dx)의 폴리실리콘 게이트(11)와 폴리실리콘 게이트(11)의 측벽에 형성된 스페이서(12)와 소오스/드레인 영역(13)과 폴리실리콘 게이트(11)을 포함하는 기판(10) 상에 형성된 층간절연막(14)과 폴리실리콘 게이트(11)를 상부 도전체와 콘택시켜 주는 텅스텐 플러그(16) 및 배리어 금속막(15)이 도시되어 있다.

도 3을 참조하면 드라이브 트랜지스터의 게이트에 연결된 텅스텐 플러그(16)는 드라이브 트랜지스터의 드레인/소오스 영역(13)과는 절연되어 있는 일반적인 콘택구조를 적용하고 있는데, 이러한 구조는 점점 더 미세화되고 있는 단위화소에서 적지않은 면적을 차지하고 있다.

또한. 도 4는 전술한 도 1의 구조를 갖는 단위화소의 레이아웃을 보인 도면으로 포토다이오드 및 확산영역이 형성될 액티브 영역(Active region)을 정의하는 아이솔레이션(Isolation)과 각 트랜지스터의 게이트를 구성하는 폴리실리콘이 도시되어 있다.

도 4를 참조하면, 포토다이오드 (101)는 정방형을 이루고 있고, 트랜스퍼 트랜지스터의 폴리실리콘 게이트(102)가 포토다이오드(101)의 일측면에 접하여 구성되어 있다.

플로팅확산영역(103)은 트랜스퍼 트랜지스터의 폴리실리콘 게이트(102) 타측 면에 접하여 Y축 방향에서 X축 방향으로 90°꺽여 레이아웃되며, 리셋 트랜지스터의 폴리실리콘 게이트(104)의 일측과 접하게 된다.

리셋 트랜지스터의 폴리실리콘 게이트(104)의 타측은 드레인영역(105)과 접하여 형성되고 드레인영역(105)은 X축 방향에서 Y축 방향으로 90°꺽여 형성된 후, 드라이브 트랜지스터의 폴리실리콘 게이트(106)와 접하게 된다.

이어, 동일방향으로 셀렉트 트랜지스터의 폴리실리콘 게이트(108)가 형성되고 드라이브 트랜지스터의 폴리실리콘 게이트(106)의 타측과 셀렉트 트랜지스터의 폴리실리콘 게이트(108) 사이 및 셀렉트 트랜지스터의 폴리실리콘 게이트(108) 타측에 소오스/드레인 영역(107, 109)이 형성된다.

이와 같이 구성된 종래의 단위화소의 레이아웃에서 플로팅확산영역(103)은 트랜스퍼 트랜지스터(102)와 리셋 트랜지스터(104) 사이의 액티브 영역에 형성되어 있으며, 플로팅확산영역(103)과 드라이브 트랜지스터의 폴리실리콘 게이트(106)는 콘택을 통하여 전기적으로 연결되어 있다.

전술한 바와 같이, 필팩터는 단위화소의 전체면적 중에서 포토다이오드가 차지하는 면적의 비율을 나타내는데 이 요소는 이미지센서의 성능에 관계되는 중요요소 중의 하나이다.

전술한 단위화소에서 필팩터를 계산하여 보면, 단위화소의 사이즈 = 7.85 ×8 = 62.8㎛² 이고, 포토다이오드의 사이즈는 4.2 ×4.2 = 17.64㎛² 로서 필팩터는 17.64 ÷62.8 = 0.281 (28.1％)로서 필팩터가 그리 크지않음을 알 수 있다.

필팩터가 크다는 것은 빛을 받아들여 전기적인 신호로 바꿀 수 있는 능력이 더 크다는 것으로, 필팩터가 크면 클수록 단위화소의 출력전압의 변화폭이 커진다는 것을 의미하며, 이는 결국 CMOS 이미지센서의 동적영역(Dynamic range)이 증가함을 나타낸다.

하지만, 전술한 도 1 내지 도 4의 구성을 갖는 CMOS 이미지센서의 단위화소에서는 필팩터가 작아서 보다 정확한 이미지 재현에 적합하지 않은 단점이 있었다.

<제2종래기술>

따라서, 리셋 트랜지스터를 포토다이오드에 직접 연결하여 포토다이오드에 인가되는 전압이 감소되는 것을 방지하여 전자제거효율을 높임과 동시에 드라이브 트랜지스터의 구조를 변경하여 필팩터를 향상시키고자 하는 노력이 강구되었다.

보다 상세하게는, 리셋 트랜지스터를 포토다이오드에 직접 연결하되, 리셋 트랜지스터에 연결되는 전원전압과의 콘택을 포토다이오드 내에 형성하여 필팩터를 크게 향상시키며 또한, 버팅콘택(Butting contact)을 이용하여 드라이브 트랜지스터의 게이트단과 드레인단을 연결하여 레이아웃 면적을 줄임으로써 필팩터 향상에 이바지하도록 하는 것이다.

여기서, 드라이브 트랜지스터를 형성할 때, 전술한 바와 같이 게이트와 드레인을 서로 연결하는 버팅콘택을 이용하면, 드라이브 트랜지스터의 드레인에 연결되는 전원전압단이 필요치 않으므로 종래에 전원전압단을 콘택하기 위한 액티브 영역이 필요없게 되어 레이아웃 면적을 감소시킬 수 있다.

도 5는 제2종래기술에 따른 CMOS 이미지센서에서 단위화소의 구성을 도시한 회로도로서 이를 참조하여 설명하면, 리셋 트랜지스터의 배치와 드라이브 트랜지스터의 구조가 제1종래기술과 상이하고 다른 부분은 제1종래기술과 유사하다.

즉, 1개의 포토다이오드와 4개의 트랜지스터로 구성된 제2종래기술에 따른 CMOS 이미지센서의 단위화소는 빛을 받아 광전하를 생성, 축전하여 이미지 재현에 사용하는 포토다이오드(PD)와, 포토다이오드(PD)에서 생성된 광전하를 플로팅확산영역(FD)으로 운송하는 트랜스퍼 트랜지스터(Tx)와, 포토다이오드(PD)에 연결되어 포토다이오드(PD)와 플로팅확산영역(FD)의 전자를 배출하는 리셋동작을 수행하는 리셋 트랜지스터(Rx)와, 플로팅확산영역(FD)의 전압에 따라 이미지 정보를 출력하되 게이트단과 드레인단이 연결된 드라이브 트랜지스터(Dx)와 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드 트랜지스터(부하저항)가 형성되어 있다.

이러한 구조를 갖는 CMOS 이미지센서의 단위화소에서 리셋동작에 대해 살펴보면, 리셋 트랜지스터만을 턴-온시키면 포토다이오드(PD)에 존재하는 전자들은 전원전압(V_DD)에 의해 제거되는데 최종적으로 포토다이오드(PD)에 인가되는 전압(VPD)은

V_PD = V_DD - ( V_RX) = 3.3 - (i ×R_RX) 이다.

즉, 제1종래기술에서 포토다이오드에 인가되는 전압 (V_DD - ( V_TX + V_FD + V_RX )) 보다 큰 전압 (V_DD - ( V_RX))이 포토다이오드(PD)에 인가되고 있음을 알 수 있다.

이와 같이 리셋 동작시에 포토다이오드(PD)로 인가되는 전압이 증가함에 따라 포토다이오드(PD)에 존재하는 전자를 제거하는 효율이 증대하게 되며, 이는 암전류를 보다 효율적으로 제거하여 보다 정확한 이미지 데이터 처리가 가능해진다.

암전류란 빛이 전혀 없는 상태에서도 포토다이오드(PD)에서 플로팅확산영역(FD)으로 이동하는 전자에 의해 생성되는데, 리셋 동작시에 포토다이오드(PD)에 존재하는 전자를 많이 제거하여 잔여전자의 농도를 감소시킬수록 암전류는 감소한다.

도 6은는 게이트단과 드레인단이 연결된 드라이브 트랜지스터(Dx)에서 게이트 입력전압(Vg)에 따른 출력전압(Vout)의 변화를, 제1종래기술의 입출력 그래프와 함께 도시한 그래프로서, ①번 그래프는 제1종래기술의 드라이브 트랜지스터의 출력전압을 도시한 그래프이고 ②번 그래프는 제2종래기술에 따른 드라이브 트랜지스터의 출력을 도시한 그래프이다.

제2종래기술에서는 드라이브 트랜지스터의 게이트와 드레인을 서로 연결하였기 때문에, 게이트 입력(Vg)에 따른 출력(Vout)은 ②번 그래프와 같다. 보다 상세히 설명하면, 입력전압이 작은 구간에서는 입력전압의 변화(ΔVg)에 따른 출력전압의 변화(ΔV')가 제1종래기술의 ①번 그래프(ΔV) 보다 작다.

제2종래기술에 따른 드라이브 트랜지스터는, 게이트로 입력되는 입력전압에 대한 출력전압의 변화폭이 적은 단점이 있는데 이러한 단점은 외부 회로에 증폭기를 구비하면 이미지 재현에는 큰 문제는 없다. 즉, 버팅콘택을 사용함으로써 필팩터를 증가시킬 수 있는 반면에, 생길 수 있는 이러한 단점은 외부에 증폭기를 구비하면 해결할 수 있다.

도 7은 제2종래기술에 따른 드라이브 트랜지스터의 회로적인 연결상태와 이에 상응하는 단면구조를 도시한 도면으로, 기판(20)상에 형성된 드라이브 트랜지스터의 폴리실리콘 게이트(21)와 폴리실리콘 게이트(21)의 측벽에 형성된 스페이서(22)와 소오스/드레인 영역(23)과 폴리실리콘 게이트(21)를 포함하는 기판(20) 상에 형성된 층간절연막(24)과 폴리실리콘 게이트(21)를 상부 도전체와 콘택시켜 주는 텅스텐 플러그(26) 및 배리어 메탈(25)이 도시되어 있다.

도 7을 참조하면 드라이브 트랜지스터의 게이트에 연결된 텅스텐 플러그(26)는 드라이브 트랜지스터의 드레인영역(23)과는 전기적으로 연결되어 있기 때문에, 전원전압단과 드레인단을 연결하기 위한 액티브 영역이 따로 필요치 않아 레이아옷 면적을 감소시킬 수 있는데, 이러한 구조는 점점 더 미세화되고 있는 단위화소에서 필팩터 향상에 이바지 할 수 있다.

또한. 도 8은 제2종래기술에 따른 단위화소의 레이아웃을 보인 도면으로, 포토다이오드 및 확산영역이 형성될 액티브 영역을 정의하는 아이솔레이션과 각 트랜지스터의 게이트를 구성하는 폴리실리콘이 도시되어 있다.

도 8을 참조하면, 포토다이오드(201)는 정방형을 이루면서 단위화소의 아래부분에 크게 형성되어 있고, 트랜스퍼 트랜지스터의 폴리실리콘 게이트(202)가 포 토다이오드(201)의 일측면에 접하여 구성되어 있다.

트랜스퍼 트랜지스터의 게이트 폴리실리콘(202)의 타측면에는 드라이브 트랜지스터의 드레인영역(203)이 Y축 방향에서 X축 방향으로 90°꺽여 레이아웃되어 있으며, 버팅콘택(300)이 드라이브 트랜지스터의 게이트 폴리실리콘(206)과 드레인영역(203)을 서로 전기적으로 연결하고 있다.

제2종래기술에서는 드라이브 트랜지스터의 드레인영역(203)이 전원전압단과 연결되어 있지 않으므로, 전원전압 콘택을 형성하기 위한 액티브 영역이 추가로 필요치 않음은 전술한 바와 같다.

이어, 동일방향으로 셀렉트 트랜지스터의 게이트 폴리실리콘(208)이 형성되고 드라이브 트랜지스터의 폴리실리콘 게이트(206)와 셀렉트 트랜지스터의 폴리실리콘 게이트(208) 사이 및 셀렉트 트랜지스터의 폴리실리콘 게이트(108) 타측에 소오스/드레인 영역(207, 209)이 형성된다.

리셋 트랜지스터의 폴리실리콘 게이트(204)는 포토다이오드(201)의 아래부분에 접하여 형성되되, 전원전압 콘택(205)을 리셋 트랜지스터의 폴리실리콘 게이트(204)가 둘러싸면서 형성된다.

즉, 제2종래기술에서는 리셋 트랜지스터의 드레인에 연결되는 전원전압콘택을 별도의 액티브영역에 형성하지 않고 포토다이오드 내에 형성하고 폴리실리콘으로 상기 전원전압 콘택을 전기적으로 절연하였다.

도 8을 참조하면, 제1종래기술의 레이아웃에 비하여 포토다이오드(201)가 단위화소의 아래부분 절반이상을 차지하고 있음 알 수 있다. 이렇게 포토다이오드의 크기를 크게 할 수 있는 것은, 리셋 트랜지스터의 일측단에 연결된는 전원전압 콘택을 포토다이오드내에 형성하였기 때문이다. 즉, 전원전압 콘택을 형성하기 위한 별도의 액티브 영역이 필요없기 때문에 그러한 잉여 공간이 포토다이오드 면적 증가에 기여하는 것이다.

제2종래기술에서는 리셋 트랜지스터의 폴리실리콘 게이트(204)를 이용하여 전원전압 콘택(205)과 포토다이오드(201)를 전기적으로 절연시키기는 했지만, 전원전압 콘택에 전원전압이 인가되었을 때, 포토다이오드내로 전자가 침투해 들어갈 수 있다. 이렇게 포토다이오드 내부로 침투한 전자는 암전류나 잡음을 유발하는 성분이 될 수도 있는데, 이와 같은 문제점은 공정상의 제어로 극복할 수 있다. 즉, 제2종래기술에서는 포토다이오드의 크기가 매우 크므로 포토다이오드의 N형 불순물영역을 리셋 트랜지스터의 게이트 폴리실리콘과 이격시켜서 형성하면 전자의 침투를 방지할 수 있다.

일반적으로 CMOS 이미지센서의 단위화소에서 포토다이오드는 N형 불순물영역상에 형성된 P형 불순물영역이 서로 수직적 접합을 이루어 형성되는데, 제2종래기술에서는 N형 불순물영역을 리셋 트랜지스터의 폴리실리콘 게이트(204)와 거리를 두고 이격시켜서 형성함으로써 전자의 침투를 방지할 수 있다. 즉, 전자가 전원전압단에서 포토다이오드로 넘어오는 동안, 재결합(recombination)등이 일어나 전자가 소멸할 수 있도록 완충지대를 형성해 놓는 것이다.

N형 불순물영역을 리셋 트랜지스터의 게이트 폴리실리콘(204)과 거리를 두고 이격시켜서 형성하게 되면 포토다이오드의 면적이 감소하는데, 제2종래기술에서는 포토다이오드의 크기가 워낙 커졌기 때문에, 이와같은 포토다이오드 면적의 감소은 필팩터의 증가에 큰 영향을 미치지 않는다.

제2종래기술에서 단위화소의 사이즈 = 9.15 ×8.65 = 79.1㎛² 이고 포토다이오드의 사이즈는 8.35 ×5.0 = 41.75㎛² 로서 필팩터는 41.75 ÷79.1 = 0.538 (53.8％) 이다.

즉, 제2종래기술에 따른 레이아웃을 적용하면 제1종래기술에 비해 필팩터가 약 25％ 정도 증가하게 된다.( 28.1％ 에서 53.8％로 증가. )

요컨대, 제2종래기술은 리셋 트랜지스터를 포토다이오드에 직접 연결하여 리셋 동작시에 자유전자을 제거효율을 높여 암전류 발생가능성을 감소시켰으며, 리셋 트랜지스터의 드레인영역에 접하는 전원전압콘택을 포토다이오드내에 형성함으로써 필팩터를 비약적으로 증가시켰다. 또한, 드라이브 트랜지스터의 구조에 버팅콘택을 적용하여 필팩터 증가에 이바지하였다.

그러나, 전술한 드라이브 트랜지스터의 구조에 버팅콘택을 적용함에 있어서, 다음과 같은 문제점이 발생하는 바, 도 9는 도 7의 제2종래기술에 따른 드라이브 트랜지스터의 버팅콘택시 발생할 수 있는 문제점을 도시한 단면구조이다.

도 9를 참조하면, 도 9의 (a)와 도 9의 (b)는 도 7에 금속배선(27)이 추가된 형태로서 그외의 구성요소는 도 7과 동일하므로 그 설명을 생략한다.

도 9의 (a)와 도 9의 (b)에서 버팅콘택 형성을 위한 마스크 오버레이 쉬프트(Mask overay shift)에 의해 각각 도시하고 있는 A와 A'의 관계가 A<<A'이 될 경우 드레인(23)과의 버팅 콘택이 악화되는 분제점이 발생한다.

또한, 종횡비(Aspect ratio)의 증가 즉, 도 9의 (b)에서 A'에 따른 Ti/TiN 등 배리어 메탈(25)의 갭-필(Gap-fill) 특성이 열화될 가능성이 존재한다.

상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 종횡비의 증가와 마스크 쉬프트에 따른 드라이브 트랜지스터의 게이트와 드레인간의 버팅콘택시 발생하는 문제점을 해결하기에 적합한 이미지센서 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 기판 상에 소스/드레인 및 게이트전극 구조를 갖는 씨모스 이미지센서의 드라이브 트랜지스터를 형성하는 단계; 상기 게이트전극을 포함한 전면에 금속막을 형성하는 단계; 상기 금속막 상에 상기 드레인과 게이트전극이 버팅콘택을 이루도록 상기 금속막을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이온주입마스크로 상기 노출된 금속막 내부에 실리콘 원자를 이온주입하는 단계; 열처리에 의해 상기 이온주입이 이루어진 부분의 금속막을 금속 실리사이드로 형성하여, 상기 금속 실리사이드에 의해 상기 게이트와 상기 드레인간을 버팅콘택시키는 단계; 및 상기 버팅콘택을 이루는 금속 실리사이드 상에 금속배선을 형성하는 단계를 포함하는 이미지센서 제조방법을 제공한다.

본 발명은, Ti 등의 금속 살리사이드 형성시 버팅콘택을 이용 스페이서 위에 실리콘 원자를 이온주입하여 TiSi₂ 등의 금속 실리사이드를 형성시켜 게이트와 드레인간 선택적인 금속 실리사이드간 브릿지(Bridge)를 유발하는 것이다. 즉, CMOS 이미지센서 제조 공정시 발생할 수 있는 버팅 콘택 부분의 단락 위험성을 살리사이드(Salicide) 브릿지에 의해 게이트와 드레인을 전기적으로 연결하여 공정을 보다 안정적으로 가져갈 수 있다. 이 때, 버팅콘택 마스크는 입출력(I/O) 부분이 넌살리사이드(Non-salicide) 공정일 경우에는 따로 버팅콘택 마스크를 제작하고(기존의 메탈 콘택 마스크를 사용할 경우 I/O부분에도 살리사이드가 형성되기 때문) 셀부분과 같은 살리사이드 공정일 경우에는 기존의 메탈 콘택 마스크를 이용하면 된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 10a 내지 도 10f를 참조하여 상세하게 설명한다.

도 10a 내지 도 10f는 본 발명의 일실시예에 따른 버팅콘택을 이용한 이미지센서 제조 공정을 도시한 단면도이다.

먼저, 실리콘기판(30)에 국부적으로 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 구조의 필드절연막(도시하지 않음)을 형성하는 바, 여기서 실리콘기판(30)은 예컨대, 고농도인 P++층 및 P-에피층이 적층된 것을 이용하는 바, 도면의 간략화를 위해 실리콘기판(30)으로 약칭한다.

이어서, 실리콘기판(30) 상에 폴리실리콘 또는 텅스텐 등의 금속을 단독 또는 적층하여 게이트전극(31)을 형성한 다음, 전면에 산화막 또는 질화막을 증착하고 전면식각을 실시하여 게이트전극(31) 측벽에 스페이서(32)를 형성한 다음, 게이트전극(31) 및 스페이서(32)가 형성된 프로파일을 따라 살리사이드 공정을 위한 배리어 역할을 위한 산화막(33)을 증착하는 바, 도 10a는 산화막(33)이 형성된 단면을 도시한다.

여기서, 도시된 X-X'은 화소영역 구채적으로, 드레인과 게이트가 버팅콘택을 통해 접속된 구조의 드라이브 트랜지스터 형성 영역으로 실리사이드 공정이 진행될 영역을 도시하며, Y-Y'은 실리사이드가 진행되지 않을 영역 예컨대, 입출력소자가 형성되는 영역을 도시한다.

도 10b에 도시된 바와 같이, 포토레지스트 패턴(34)을 형성한 다음, 포토레지스트 패턴(34)을 식각마스크로 X-X'영역에서의 산화막(33) 만을 선택적으로 제거하는 바, 포토레지스트 패턴(34)은 살리사이드 공정을 위한 것이며, 산화막(33)이 잔류하는 Y-Y'영역에서는 산화막에 의해 살리사이드 공정이 이루어지지 않는다.

이어서, 포토레지스트 패턴(34)을 제거한 다음, 도 10c에 도시된 바와 같이 산화막(33)이 부분적으로 잔류하는 실리콘기판(30) 전면에 후속 배리어 메탈을 비 롯한 금속배선과의 오믹콘택(Ohmic contact)을 위한 Ti 또는 Co를 이용한 금속막(35)을 증착한다.

이어서, 도 10d에 도시된 바와 같이 메탈 콘택을 위한 포토레지스트 패턴을 형성하여 버팅콘택이 이루어질 부분 즉, 게이트전극(31)과 드레인(도시하지 않음) 상부(BC)에서의 금속막(35)을 노출시키는 바, 이 때 소스(도시하지 않음)와의 메탈콘택을 위해 그 상부의 금속막(35)을 동시에 노출시킬 수도 있다(M).

이어서, 금속막(35)이 부분적으로 노출된 전면에 실리콘 원자를 이온주입하는 바, 노출된 금속막(35') 내부로 실리콘 원자가 침투한다.

이어서, 열처리를 통해 실리콘원자가 침투된 금속막(35')에서 금속 원자와 실리콘 원자의 반응을 유발하여 금속실리사이드(35")을 형성한다.

예컨대, 금속막(35)이 Ti일 경우 1차 열처리를 통해 C49상의 TiSi₂를 형성한 다음, 2차열처리를 통해 C54상의 안정한 TiSi₂를 형성한다.

구체적으로, 이 때, 금속막(35) 재료로 Co를 사용하는 경우 Co + Si --> CoSi의 반응을 주로 하는 1차 열반응의 경우 350℃ ∼ 600℃의 온도범위에서 열처리를 실시하고, CoSi + Si --> CoSi₂의 반응을 주로 하여 금속 실리사이드(35")를 형성하는 2차 열반응의 경우 600℃ ∼ 800℃의 온도범위에서 열처리를 실시한다.

또한, 금속막(35) 재료로 Ti를 사용하는 경우 Ti + 2Si --> TiSi₂(C49상)의 반응을 주로 하는 1차 열반응의 경우 600℃ ∼ 700℃의 온도범위에서 열처리를 실 시하며, 이렇게 형성된 C49상의 TiSi₂의 경우 매우 불안정하기 때문에 안정한 C54상을 만들기 위해 즉, TiSi₂(C49상) --> TiSi₂(C54상)의 반응을 위해 700℃ ∼ 800℃의 온도범위에서 열처리를 실시한다.

따라서, 도 10e에 도시된 바와 같이 버팅콘택이 형성될 게이트전극(31)과 드레인은 브릿지 형태의 금속 실리사이드(35")에 의해 접속된다. 한편, 도 10e에 도시된 바와 같이 실리사이드화가 않된 부분의 금속막(35)은 통상적인 방법으로 제거된다. 즉, 본 발명의 기술분야에서 잘 알려진 바와 같이 금속 실리사이드막(35")와 금속막(35) 사이에는 식각 선택비가 존재하므로, 이를 이용하면 실리사이드화가 않된 부분의 금속막은 선택적 제거가 가능하다.

다음으로, 도 10f에 도시된 바와 같이 X-X'영역에 금속 실리사이드(35")가 부분적으로 형성된 실리콘 기판(30) 전면에 산화막 계열의 절연막(37)을 증착하고, X-X'영역에서 전술한 금속 실리사이드(35") 상부와 Y-Y'영역에서 메탈 콘택이 이루어질 부분을 선택적으로 식각하여 노출시킨 다음, W, Al 또는 Cu 등을 이용하여 금속배선(40)을 형성한다.

여기서, 도면부호 '38'은 Ti/TiN 등의 배리어 메탈(38)을 도면부호 '39'는 텅스텐, 폴리실리콘 등의 플러그(39)을 도시하는 바, 플러그(39)와 배리어메탈(38)을 형성한 다음, 도면에 도시된 바와 같이 CMP 공정을 통해 평탄화한 다음 금속배선(40)을 형성하거나, 평탄화 공정없이 금속배선(40) 패터닝 공정을 통해 분리시킬 수도 있다.

또한, 플러그(39) 형성 공정을 생략하고 금속배선(40)이 배리어 메탈(38)에 바로 콘택되도록 할 수도 있다.

CMOS 이미지센서의 개발에 있어 특성이 향상된 화소 구조를 만들기 위하여 버팅콘택을 사용할 경우 공정상에서 오버래이 쉬프트(Overlay shift) 및 콘택의 종횡비가 증가하여 갭-필 특성이 열화되어 연결이 끊어질 수 있는데, 전술한 본 발명은 선택적인 금속 실리사이드 형성 즉, 살리사이드 공정으로 금속 실리사이드 브릿지를 유발하여 공정 마진을 확보할 수 있고, 동시에 콘택이 오픈되는 현상을 방지할 수 있어 버팅콘택을 CMOS 이미지센서 화소 구조에 보다 쉽게 이용할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은, 드라이브 트랜지스터의 게이트와 드레인을 버팅콘택시 불량 발생을 방지할 수, 궁극적으로 CMOS 이미지센서의 특성 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims

기판 상에 소스/드레인 및 게이트전극 구조를 갖는 씨모스 이미지센서의 드라이브 트랜지스터를 형성하는 단계;

상기 게이트전극을 포함한 전면에 금속막을 형성하는 단계;

상기 금속막 상에 상기 드레인과 게이트전극이 버팅콘택을 이루도록 상기 금속막을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;

상기 포토레지스트 패턴을 이온주입마스크로 상기 노출된 금속막 내부에 실리콘 원자를 이온주입하는 단계;

열처리에 의해 상기 이온주입이 이루어진 부분의 금속막을 금속 실리사이드로 형성하여, 상기 금속 실리사이드에 의해 상기 게이트와 상기 드레인간을 버팅콘택시키는 단계; 및

상기 버팅콘택을 이루는 금속 실리사이드 상에 금속배선을 형성하는 단계

포함하는 이미지센서 제조방법.
제 1 항에 있어서,

상기 드라이브 트랜지스터를 형성하는 단계에서 상기 드라이브 트랜지스터외의 다수의 다른 트랜지스터를 동시에 형성하며,

상기 다수의 트랜지스터가 형성된 전면에 산화막을 형성하는 단계; 및

상기 버팅콘택 및 메탈콘택 형성 영역의 상기 산화막을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
제 2 항에 있어서,

상기 실리콘 원자를 이온주입하는 단계에서 상기 버팅콘택 영역 이외에도 상기 다른 메탈콘택 영역의 상기 금속막에 실리콘 원자를 이온주입하는 것을 특징으로 하는 이미지센서 제조방법.
제 1 항에 있어서,

상기 금속막은 Ti 또는 Co인 것을 특징으로 하는 이미지센서 제조 방법.
제 4 항에 있어서,

상기 Ti를 열처리하여 금속 실리사이드를 형성하는 단계에서,

600℃ 내지 700℃에서 1차 열처리한 다음, 700℃ 내지 800℃에서 2차 열처리하는 것을 특징으로 하는 이미지센서 제조방법.
제 4 항에 있어서,

상기 Co를 열처리하여 금속 실리사이드를 형성하는 단계에서,

350℃ 내지 600℃에서 1차 열처리한 다음, 600℃ 내지 800℃에서 2차 열처리하는 것을 특징으로 하는 이미지센서 제조방법.