KR102611171B1 - 수직 판형 캐패시터 및 이를 포함하는 이미지 센싱 장치 - Google Patents
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Abstract
본 기술의 일 실시예에 따른 이미지 센싱 장치는 복수의 이미지 픽셀들이 형성된 픽셀 영역 및 상기 픽셀 영역의 외곽에 위치하는 주변회로 영역을 포함하되, 상기 주변회로 영역은 상기 픽셀 영역에서 리드아웃 된 신호를 처리하는 로직 회로 블록들 및 상기 로직 회로 블록들 사이에 위치하는 캐패시터를 포함하며, 상기 캐패시터는, 소자분리 구조물에 의해 정의되며 제 1 불순물 영역과 제 2 불순물 영역이 수직 방향으로 적층된 구조를 포함하는 활성영역, 수평면 상으로는 바(bar) 형태로 연장되며 수직면 상으로는 적어도 일부 영역이 상기 활성영역에 매립되는 판(board) 형태로 연장되는 도전막 및 상기 도전막과 상기 활성영역 사이에 형성된 절연막을 포함하는 리세스 구조물, 및 상기 리세스 구조물과 일정 거리 이격되게 상기 활성영역에 형성된 제 1 정션을 포함할 수 있다.
Description
본 발명은 수직 판형 캐패시터 및 이를 포함하는 이미지 센싱 장치에 관한 것으로, 보다 상세하게는 단위 면적당 캐패시턴스를 증가시킬 수 있는 수직 판형(vertical board type) 캐패시터 및 그 수직 판형 캐패시터를 포함하는 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 단위 면적당 캐패시턴스를 증가시킬 수 있는 수직 판형캐패시터 및 그러한 수직 판형 캐패시터를 포함하는 이미지 센싱 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 이미지 센싱 장치는 복수의 이미지 픽셀들이 형성된 픽셀 영역 및 상기 픽셀 영역의 외곽에 위치하는 주변회로 영역을 포함하되, 상기 주변회로 영역은 상기 픽셀 영역에서 리드아웃 된 신호를 처리하는 로직 회로 블록들 및 상기 로직 회로 블록들 사이에 위치하는 캐패시터를 포함하며, 상기 캐패시터는, 소자분리 구조물에 의해 정의되며 제 1 불순물 영역과 제 2 불순물 영역이 수직 방향으로 적층된 구조를 포함하는 활성영역, 수평면 상으로는 바(bar) 형태로 연장되며 수직면 상으로는 적어도 일부 영역이 상기 활성영역에 매립되는 판(board) 형태로 연장되는 도전막 및 상기 도전막과 상기 활성영역 사이에 형성된 절연막을 포함하는 리세스 구조물, 및 상기 리세스 구조물과 일정 거리 이격되게 상기 활성영역에 형성된 제 1 정션을 포함할 수 있다.
본 발명의 일 실시예에 따른 수직 판형 캐패시터는 소자분리 구조물에 의해 정의된 활성영역, 상기 활성영역에서 수직 방향으로 일정 깊이만큼 식각된 트렌치, 적어도 일부 영역이 상기 트렌치에 매립되며, 제 1 콘택과 연결된 도전막, 상기 트렌치에 매립되며, 상기 도전막과 상기 활성영역 사이에 위치하는 절연막, 및 상기 절연막과 일정 거리 이격되게 상기 활성영역에 형성되며, 제 2 콘택과 연결된 제 1 정션을 포함하되, 상기 도전막에서 상기 트렌치에 매립된 부분은 수평면 상으로는 바(bar) 형태로 연장되며 수직면 상으로는 판(board) 형태로 연장될 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예는 주변회로 영역에 형성되는 캐패시터의 단위 면적당 캐패시턴스를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 2는 도 1에서 A-A’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 3은 본 발명의 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 4는 도 3에서 B-B’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 6 내지 도 8은 각각 도 7에서 C1-C1’, C2-C2’, C3-C3’를 따라 절단된 단면의 모습들을 예시적으로 보여주는 단면도들.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 구조를 보여주는 단면도들
도 11은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 12는 도 11에서 D-D’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 13은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 14는 도 13에서 E-E’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 15는 수직 판형 캐패시터들이 형성된 이미지 센싱 장치의 구성을 간략하게 도시한 도면.
도 2는 도 1에서 A-A’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 3은 본 발명의 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 4는 도 3에서 B-B’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 6 내지 도 8은 각각 도 7에서 C1-C1’, C2-C2’, C3-C3’를 따라 절단된 단면의 모습들을 예시적으로 보여주는 단면도들.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 구조를 보여주는 단면도들
도 11은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 12는 도 11에서 D-D’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 13은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도.
도 14는 도 13에서 E-E’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 15는 수직 판형 캐패시터들이 형성된 이미지 센싱 장치의 구성을 간략하게 도시한 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도이며, 도 2는 도 1에서 A-A’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 수직 판형 캐패시터(1)는 활성영역(20), 리세스 구조물(40) 및 정션(52)을 포함할 수 있다.
활성영역(20)은 소자분리 구조물(30)에 의해 정의되며, 기판(10)에 불순물들이 주입되어 형성될 수 있다. 예컨대, 활성영역(20)은 서로 상보적인 도전성을 갖는 불순물 영역들(22, 24)이 수직 방향으로 적층된 구조를 포함할 수 있다. 활성영역(20)은 소자분리 구조물(30)에 의해 기판(10)의 다른 영역들로부터 격리될 수 있다. 활성영역(20)은 평면상으로 제 1 방향(X 방향)으로의 길이 보다 이와 교차되는 제 2 방향(Y 방향)으로 길이가 훨씬 긴 직사각 형태로 형성될 수 있다.
활성영역(20)에서 불순물 영역(22)은 N형 불순물 영역(N-)일 수 있으며, 불순물 영역(22) 상부에 위치하는 불순물 영역(24)은 P형 불순물 영역(P-)일 수 있다. 즉, 활성영역(20)은 N형 불순물 영역(N-)과 P형 불순물 영역(P-)이 수직 방향으로 적층된 구조로 형성될 수 있다.
수직 판형 캐패시터(1)가 이미지 센싱 장치에 적용되는 경우, 이러한 불순물 영역들(22, 24)은 픽셀 영역에 광전변환소자(PD: Photo Diode)가 형성될 때 함께 형성된다. 예컨대, 불순물 영역들(22, 24)에 주입되는 불순물들은 각각 픽셀 영역에 광전변환소자를 형성하기 위해 픽셀 영역의 기판(10)에 N형 불순물(N-)과 P형 불순물(P-)을 주입할 때 함께 주입될 수 있다.
기판(10)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 물질을 포함할 수 있다. 즉, 기판(10)은 단결정의 실리콘 함유 물질을 포함할 수 있다. 그리고, 기판(10)은 씨닝공정(thinning process)을 통해 박막화된 기판일 수 있다. 예를 들어, 기판(10)은 씨닝공정을 통해 박막화된 벌크 실리콘 기판일 수 있다. 기판(10)은 P형 불순물을 포함할 수 있다.
소자분리 구조물(30)은 수직 판형 캐패시터(1)가 형성되는 활성영역(20)을 정의하며, 활성영역(20)을 격리시킨다. 예컨대, 소자분리 구조물(30)은 기판(10)을 관통하면서 활성영역(20)을 둘러싸는 형태로 형성될 수 있다.
소자분리 구조물(30)은 STI(Shallow Trench Isolation) 구조물(30a)과 DTI(Deep Trench Isolation) 구조물(30b) 중 적어도 어느 하나를 포함할 수 있다. 예컨대, 소자분리 구조물(30)은 도 2에서와 같이, STI 구조물(30a)와 DTI 구조물(30b)이 수직 방향으로 적층된 형태로 형성될 수 있다. 이때, DTI 구조물(30b)은 서로 다른 물질막들(32, 34)이 수평 방향으로 적층되는 다중막 구조로 형성될 수 있다. 예컨대, DTI 구조물(30b)은 서로 다른 절연막들이 수평 방향으로 적층되는 구조로 형성될 수 있다.
또한, DTI 구조물(30b)은 내부에 도전막이 형성되고 그 도전막을 절연막이 둘러싸는 다중막 구조로 형성될 수 있다. 예컨대, 물질막(32)은 도전성 물질(예컨대, 폴리 실리콘막)로 형성되고 물질막(32)을 둘러싸는 물질막(34)은 절연막으로 형성될 수 있다. 이처럼, DTI 구조물(30b)의 내부에 도전막(32)을 형성하는 경우, 도전막(32)에 전위를 인가해줌으로써 DTI 구조물(30b)과 활성영역(20)의 경계면에서 노이즈가 발생되는 것을 방지할 수 있다.
수직 판형 캐패시터(1)가 이미지 센싱 장치에 적용되는 경우, 소자분리 구조물(30)은 픽셀 영역에서 단위 픽셀들을 소자분리하기 위한 소자분리 구조물과 동일한 구조로 형성될 수 있다. 즉, 픽셀 영역에서 단위 픽셀들의 소자분리를 위한 구조물도 소자분리 구조물(30)과 같이 STI 구조물과 DTI 구조물의 적층 구조로 형성될 수 있다. 그러한 경우, 소자분리 구조물(30)은 픽셀 영역에 소자분리 구조물이 형성될 때 함께 형성될 수 있다.
리세스 구조물(40)은 리세스 도전막(42) 및 리세스 절연막(44)을 포함할 수 있다.
리세스 도전막(42)은 적어도 일부 영역이 활성영역(20)에 매립되도록 수직 방향(Z 방향)으로 연장되는 판(board) 형태로 형성될 수 있다. 예컨대, 리세스 도전막(42)은 수평면 상으로는 Y 방향으로 길게 연장되는 바(bar) 형태를 가지며 수직면 상으로는 활성영역(20)에 매립되도록 Z 방향으로 연장되는 판 형태로 형성될 수 있다. 도 2에서는 리세스 도전막(42)의 수평 단면이 직사각형의 바 형태로 도시되었으나, 이에 한정되지 않고 타원형의 바 형태로 형성될 수도 있다.
수직 판형 캐패시터(1)가 이미지 센싱 장치에 적용되는 경우, 리세스 도전막(42)은 각 단위 픽셀에서 광전변환소자에서 변환된 광전하를 플로팅 디퓨전(FD: Floating Defusion)으로 전송하기 위한 전송 트랜지스터의 게이트(전송 게이트)가 형성될 때 함께 형성될 수 있다. 즉, 픽셀 영역에서 전송 게이트는 리세스 게이트 형태로 형성될 수 있다. 또한, 리세스 도전막(42)은 픽셀 영역의 전송 게이트와 동일한 물질로 이루어질 수 있다.
리세스 도전막(42)은 콘택(62)을 통해 노드(N1)와 연결될 수 있다. 노드(N1)는 리세스 도전막(42)의 전위를 결정하기 위한 노드로서, 리세스 도전막(42)에 기 설정된 전압을 인가한다. 도 2에서는 리세스 도전막(42)이 전체적으로 활성영역(20)에 매립되는 경우를 도시하고 있으나, 리세스 도전막(42)의 상부 영역이 활성영역(20) 위로 돌출되도록 형성될 수도 있다.
리세스 절연막(44)은 리세스 도전막(42)의 측면 및 하부면에 접하도록 리세스 도전막(42)과 활성영역(20) 사이에 형성될 수 있다. 리세스 절연막(44)에서 리세스 도전막(42)의 하부면과 접하는 부분은 불순물 영역(22)과 접하도록 형성될 수 있다. 그리고, 리세스 절연막(44)에서 리세스 도전막(42)의 측면들과 접하는 부분들은 활성영역(20) 중 불순물 영역(24)과 접하도록 형성될 수 있다. 리세스 절연막(44)은 산화막을 포함할 수 있다.
정션(52)은 불순물 영역(24)에 전압을 인가하기 위한 불순물 영역으로, 불순물 영역(24)의 상부(upper portion)에 형성된다. 정션(52)은 불순물 영역(24)과 동일한 극성을 가지되 불순물 농도가 불순물 영역(24) 보다 높은 P형 불순물 영역(P+)을 포함할 수 있다. 정션(52)은 콘택(64)을 통해 노드(N2)와 연결될 수 있다. 노드(N2)는 불순물 영역(24)의 전위를 결정하기 위한 노드로서, 콘택(64) 및 정션(52)을 통해 불순물 영역(24)에 기 설정된 전압을 인가한다.
상술한 구조의 수직 판형 캐패시터(1)는 메모리 장치의 셀 어레이 영역 또는 이미지 센싱 장치의 픽셀 영역 외곽의 여유 공간에 형성될 수 있다. 따라서, 수직 판형 캐패시터(1)의 X 방향 및 Y 방향의 길이는 여유 공간의 크기에 맞게 조절될 수 있다.
이러한 수직 판형 캐패시터(1)는 노드들(N1, N2)로부터 인가되는 전압의 크기에 따라 리세스 도전막(42)과 불순물 영역(24) 사이의 절연막에 전하가 축적되는 캐패시터로서 동작하게 된다. 즉, 수직 판형 캐패시터(1)의 캐패시턴스는 리세스 도전막(42)의 측면들에 형성된 리세스 절연막(44)에서 발생된 캐패시턴스들의 합이 될 수 있다. 이러한 수직 판형 캐패시터의 캐패시턴스는 플라나 타입의 게이트를 이용한 모스 캐패시터의 캐패시턴스에 비해 단위 면적당 캐패시턴스가 훨씬 크게 된다.
도 3은 본 발명의 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도이며, 도 4는 도 3에서 B-B’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도이다.
이하의 실시예들에서는. 설명의 편의를 위해, 상술한 도 1 및 도 2에서와 같은 기능을 수행하는 동일한 대상에는 동일한 참조번호를 부여하였다.
도 3 및 도 4를 참조하면, 수직 판형 캐패시터(2)는, 수직 판형 캐패시터(1)와 비교하여, 리세스 구조물(40)과 정션(52)이 형성되는 위치가 상이하다.
수직 판형 캐패시터(1) 보다 상대적으로 작은 면적에 캐패시터를 형성해야 하는 경우, 리세스 구조물(40)의 일부 측면들이 소자분리 구조물(30)과 접하도록 함으로써 활성영역(20)의 크기를 줄일 수 있다.
예컨대, 수직 판형 캐패시터(2)는 리세스 구조물(40)의 측면들 중 정션(52)과 마주보는 측면에 형성된 리세스 절연막(44)의 일부분만 소자분리 구조물(30)과 중첩되지 않고, 다른 측면들에 형성된 리세스 절연막들(44)은 소자분리 구조물(30)과 접하도록 형성될 수 있다.
이러한 경우, 리세스 절연막들(44) 중 소자분리 구조물(30)과 중첩되지 않는 영역에서만 캐패시턴스가 발생하게 된다. 즉, 수직 판형 캐패시터(2)는 수직 판형 캐패시터(1) 보다 작은 크기로 형성될 수는 있으나 캐패시턴스가 수직 판형 캐패시터(1) 보다 작아질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도이며. 도 6 내지 도 8는 각각 도 5에서 D1-D1’, D2-D2’, D3-D3’를 따라 절단된 단면의 모습들을 예시적으로 보여주는 단면도들이다.
도 5 내지 도 8을 참조하면, 수직 판형 캐패시터(3)는, 수직 판형 캐패시터(1)와 비교하여, 활성영역(20)의 불순물 영역(22)에 전압을 인가할 수 있는 정션(54)을 더 포함할 수 있다. 정션(54)은 활성영역(20)의 상부면에서부터 불순물 영역(22)까지 수직 방향으로 연장되는 불순물 영역(54a), 및 불순물 영역(54a)의 상부(upper portion)에 형성되며 콘택(66)과 연결되는 불순물 영역(54b)을 포함할 수 있다.
불순물 영역(54a)은 N형 불순물(N)을 포함하며, 불순물 영역(54b)은 N형 불순물(N+)을 포함할 수 있다. 즉, 불순물 영역들(54a, 54b)은 동일한 극성의 불순물을 포함하되, 불순물 영역(54b)이 불순물 영역(54a) 보다 불순물 농도가 높게 형성될 수 있다. 불순물 영역(54b)은 콘택들(66)을 통해 노드(N3)와 연결될 수 있다. 노드(N3)는 불순물 영역(22)의 전위를 결정하기 위한 노드로서, 콘택(66) 및 정션(54)을 통해 불순물 영역(22)에 기 설정된 전압을 인가한다.
이러한 수직 판형 캐패시터(3)에서는, 노드(N2)로부터의 전압이 정션(52)을 통해 불순물 영역(24)에 인가되고, 노드(N3)로부터의 전압이 정션(54)을 통해 불순물 영역(22)에 인가됨으로써, 리세스 도전막(42)과 불순물 영역(24) 사이의 절연막(44)에서 뿐만 아니라 리세스 도전막(42)과 불순물 영역(22) 사이의 절연막(44)에서도 캐패시턴스가 발생하게 된다. 이때, 리세스 도전막(42)과 불순물 영역(24) 사이의 절연막(44)에서 발생되는 캐패시턴스는 리세스 도전막(42)과 불순물 영역(22) 사이의 절연막(44)에서 발생되는 캐패시턴스와 크기가 다를 수 있다.
이러한 구조를 통해, 수직 판형 캐패시터(3)는 도 1 및 도 2의 수직 판형 캐패시터(1)에 비해 보다 큰 캐패시턴스를 가질 수 있다.
또한, 수직 판형 캐패시터(3)에서는 노드(N3)의 전압을 이용하여 불순물 영역(22)의 전압을 일정하게 유지(고정)시킬 수 있음으로써, 수직 판형 캐패시터(1)와 비교하여, 불순물 영역(22)으로 인해 전체 캐패시턴스가 변동되는 것을 방지할 수 있다.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 구조를 보여주는 단면도들이다.
도 9 및 도 10을 참조하면, 수직 판형 캐패시터(4, 5)는 리세스 구조물(40)이 불순물 영역(24’, 24) 내에만 형성된다는 점에서 수직 판형 캐패시터(1)와 차이가 있다.
리세스 구조물(40)이 불순물 영역(24’, 24) 내에만 형성되도록 하는 방법으로는, 예컨대 도 9 및 도 10과 같은 방법들이 있을 수 있다.
도 9의 수직 판형 캐패시터(4)는, 수직 판형 캐패시터(1)와 비교하여, 리세스 구조물(40)의 수직 방향 길이는 동일하게 하면서 불순물 영역(24’)이 수직 방향으로 더 확장된 경우이다. 이때, 불순물 영역(24’)이 확장된 만큼 불순물 영역(22’)이 축소된다.
그리고, 도 10의 수직 판형 캐패시터(5)는, 수직 판형 캐패시터(1)와 비교하여, 불순물 영역(22, 24)의 크기는 동일하게 하면서 리세스 구조물(40)의 수직 방향 길이가 작게 형성된 경우이다.
이처럼, 수직 판형 캐패시터(4, 5)에서는, 리세스 구조물(40)이 동일한 불순물에 의해 전체적으로 감싸지도록 형성됨으로써 리세스 절연막(44) 전체에서 균일하게 캐패시턴스가 발생될 수 있다. 또한, 수직 판형 캐패시터(4, 5)에서는, 도 5 내지 도 8에서와 같이 불순물 영역(22)에 바이어스 전압(기준 전압)을 인가하기 위한 노드(N3) 및 정션(54) 없이도, 불순물 영역(22)으로 인해 전체 캐패시턴스가 변동되는 것을 방지할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도이며, 도 12는 도 11에서 D-D’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도이다.
도 11 및 도 12를 참조하면, 수직 판형 캐패시터(6)는 수직 판형 캐패시터(1)와 비교하여, 활성영역(20’)의 불순물 구조에서 차이가 있다.
예컨대, 수직 판형 캐패시터(6)의 활성영역(20’)은 불순물 영역(22)과 불순물 영역(26)이 수직 방향으로 적층된 구조를 포함할 수 있다. 이때, 불순물 영역(22)과 불순물 영역(26)은 동일한 극성의 불순물을 가지면서 서로 다른 불순물 농도(N-, N)로 형성될 수 있다. 즉, 수직 판형 캐패시터(1)에서는 N형 불순물 영역(22) 상에 P형 불순물 영역(P-)(24)이 형성되었으나, 수직 판형 캐패시터(6)에서는 N형 불순물 영역(22) 상에 불순물 영역(22)과 동일한 극성의 N형 불순물 영역(N)(26)이 형성된다.
수직 판형 캐패시터(6)에서도, 리세스 구조물(40)이 동일한 극성의 N형 불순물 영역들(22, 26)에 의해 전체적으로 감싸지도록 형성됨으로써 캐패시턴스의 변동이 방지될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 수직 판형 캐패시터의 평면적 구조를 예시적으로 보여주는 평면도이며, 도 14는 도 13에서 E-E’를 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도이다.
도 13 및 도 14를 참조하면, 수직 판형 캐패시터(7)는, 수직 판형 캐패시터(1)와 비교하여, 불순물 영역(56) 및 정션(58)을 더 포함한다.
불순물 영역(56)은 하부는 불순물 영역(22)에 연결되고 상부는 정션(58)에 연결되면서 리세스 구조물(40)의 측면들을 감싸도록 형성될 수 있다. 불순물 영역(56)은 N 타입의 불순물 영역(N)을 포함할 수 있다.
정션(58)은 불순물 영역(56)과 연결되면서 불순물 영역(24)의 상부(upper portion)에 형성될 수 있다. 즉, 정션(58)은 콘택(68)을 통해 노드(N4)와 연결되면서 불순물 영역(56)을 통해 불순물 영역(22)과 연결될 수 있다. 정션(58)은 N 타입의 불순물 영역(N+)을 포함할 수 있다.
이러한 수직 판형 캐패시터(7)는 리세스 도전막(42)의 상하부에 형성된 불순물 영역들(58, 22)이 그와 동일한 극성의 불순물 영역(56)에 의해 연결된 수직형 공핍 모드 캐패시터 형태가 될 수 있다.
수직 판형 캐패시터(7)에서도, 리세스 구조물(40)이 동일한 극성의 불순물 영역들(22, 56)에 의해 전체적으로 감싸지도록 형성됨으로써 캐패시턴스의 변동이 방지될 수 있다.
상술한 실시예들에서 소자분리 구조물(30)의 DTI 구조물(30b)은 서로 절연막들이 수평 방향으로 적층되는 다중막 구조로 형성되거나, 도전막과 절연막이 수평 방향으로 적층되는 다중막 구조로 형성될 수 있다. 예컨대, DTI 구조물(30b)에서 물질막(32)은 절연막 또는 도전막(예컨대, 폴리 실리콘막)으로 형성될 수 있다.
DTI 구조물(30b)의 내부에 형성되는 물질막(32)이 도전막으로 형성되고 물질막(32)에 바이어스 전압이 인가되는 경우, DTI 구조물(30b)과 활성영역(20, 20’)의 경계면에서 노이즈가 발생되는 것을 방지할 수 있다.
도 15는 상술한 수직 판형 캐패시터들이 형성된 이미지 센싱 장치의 구성을 간략하게 도시한 도면이다.
도 15를 참조하면, 이미지 센싱 장치(100)는 픽셀 영역(110) 및 주변회로 영역(120)을 포함할 수 있다.
픽셀 영역(110)은 2차원적인 매트릭스 형태로 배열되는 단위 픽셀(PX)들을 포함할 수 있다. 단위 픽셀(PX)들은 R(Red), G(Green), B(Blue) 색상을 가질 수 있으며, 베이어(Bayer) 패턴 형태로 배열될 수 있다. 단위 픽셀(PX)들은 가시광을 필터링하여 특정 색상(예컨대, R, G, B)의 광신호만을 투과시키는 컬러 필터, 외부로부터 입사되는 빛을 집광하여 컬러 필터로 전달하는 마이크로 렌즈, 컬러 필터를 통해 입사된 광에 응답하여 광전하를 축적하는 광전 변환 소자(예컨대, 포토 다이오드), 및 광전 변환 소자에 축적된 광전하를 리드아웃하기 위한 스위칭 소자들(전송 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 선택 트랜지스터)을 포함할 수 있다.
주변회로 영역(120)은 픽셀 영역(110)의 외곽에 위치하며, 픽셀 영역(110)에서 리드아웃된 신호를 처리하는 로직 회로 블록(122)들을 포함할 수 있다. 특히, 주변회로 영역(120)에서, 로직 회로 블록(122)들이 형성되고 남는 여유 공간에는 상술한 수직 판형 캐패시터들(1 ~ 7)이 형성될 수 있다. 이러한 수직 판형 캐패시터들(1 ~ 7)은 이미지 센싱 장치(100)의 전압 안정화를 위한 리저버 캐패시터(Reservoir Capacitor)로서 사용될 수 있다.
수직 판형 캐패시터들(1 ~ 7) 중 어느 것을 형성할 것인지는 여유 공간의 크기에 따라 선택적으로 정해질 수 있다. 따라서, 이미지 센싱 장치(100)의 주변회로 영역(120)에는, 수직 판형 캐패시터들(1 ~ 7) 중 어느 하나의 형태만 복수개 형성되거나 서로 다른 형태의 수직 판형 캐패시터들이 혼합되어 형성될 수 있다.
도 15에서는 수직 판형 캐패시터들(1 ~ 7)이 이미지 센싱 장치에 적용되는 경우를 예시적으로 도시하였으나, 상술한 수직 판형 캐패시터들(1 ~ 7)은 이미지 센싱 장치 이외에 레저버(reservoir) 캐패시터가 요구되는 반도체 장치들에도 적용될 수 있다. 예컨대, 수직 판형 캐패시터들(1 ~ 7)은 반도체 메모리 장치에서 데이터를 저장하는 셀 어레이 영역의 외곽에 있는 주변회로 영역의 여유 공간에 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1 ~ 7: 수직 판형 캐패시터
10: 기판
20, 20’: 활성영역
22, 24, 56: 불순물 영역
30: 소자분리 구조물
30a: STI
30b: DTI
40: 리세스 구조물
42: 리세스 도전막
44: 리세스 절연막
52, 54, 58: 정션
62, 64, 66, 68: 콘택
100: 이미지 센싱 장치
110: 픽셀 영역
120: 주변회로 영역
N1 ~ N4: 노드
10: 기판
20, 20’: 활성영역
22, 24, 56: 불순물 영역
30: 소자분리 구조물
30a: STI
30b: DTI
40: 리세스 구조물
42: 리세스 도전막
44: 리세스 절연막
52, 54, 58: 정션
62, 64, 66, 68: 콘택
100: 이미지 센싱 장치
110: 픽셀 영역
120: 주변회로 영역
N1 ~ N4: 노드
Claims (28)
- 복수의 이미지 픽셀들이 형성된 픽셀 영역; 및
상기 픽셀 영역의 외곽에 위치하는 주변회로 영역을 포함하되,
상기 주변회로 영역은
상기 픽셀 영역에서 리드아웃 된 신호를 처리하는 로직 회로 블록들 및 상기 로직 회로 블록들 사이에 위치하는 캐패시터를 포함하며,
상기 캐패시터는
소자분리 구조물에 의해 정의되며, 제 1 불순물 영역과 제 2 불순물 영역이 수직 방향으로 적층된 구조를 포함하는 활성영역;
수평면 상으로는 바(bar) 형태로 연장되며 수직면 상으로는 적어도 일부 영역이 상기 활성영역에 매립되는 판(board) 형태로 연장되는 도전막 및 상기 도전막과 상기 활성영역 사이에 형성된 절연막을 포함하는 리세스 구조물; 및
상기 리세스 구조물과 일정 거리 이격되게 상기 활성영역에 형성된 제 1 정션을 포함하되,
상기 활성영역은 상기 소자분리 구조물에 의해 상기 로직 회로 블록들로부터 격리되는 이미지 센싱 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 불순물 영역과 상기 제 2 불순물 영역은 서로 다른 극성을 갖는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈청구항 2에 있어서,
상기 제 1 불순물 영역은 N형 불순물을 포함하고,
상기 제 2 불순물 영역은 상기 제 1 불순물 영역 상에 위치하며 P형 불순물을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈청구항 2에 있어서, 상기 제 1 정션은
제 1 콘택과 연결되도록 상기 제 2 불순물 영역의 상부 영역에 위치하며, 상기 제 2 불순물 영역과 동일한 극성을 가지되 상기 제 2 불순물 영역 보다 불순물 농도가 높은 제 3 불순물 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈청구항 4에 있어서, 상기 리세스 구조물은
하부 영역이 상기 제 1 불순물 영역과 접하도록 상기 제 2 불순물 영역을 관통하게 연장되는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈청구항 5에 있어서,
상기 제 1 불순물 영역과 동일한 극성을 가지며, 상기 제 2 불순물 영역을 관통하도록 수직 방향으로 연장되어 상기 제 1 불순물 영역에 연결되는 제 2 정션을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈청구항 6에 있어서, 상기 제 2 정션은
상기 제 1 불순물 영역에 연결되도록 상기 제 2 불순물 영역을 관통하며, 상기 제 1 불순물 영역과 동일한 극성을 가지되 상기 제 1 불순물 영역 보다 불순물 농도가 높은 제 4 불순물 영역; 및
제 2 콘택과 연결되도록 상기 제 4 불순물 영역의 상부 영역에 위치하며, 상기 제 4 불순물 영역과 동일한 극성을 가지되 상기 제 4 불순물 영역 보다 불순물 농도가 높은 제 5 불순물 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈청구항 5에 있어서,
상기 리세스 구조물의 측면을 둘러싸면서 일측 단부가 상기 제 1 불순물 영역과 연결되며, 상기 제 1 불순물 영역과 동일한 극성의 불순물을 포함하는 제 6 불순물 영역; 및
상기 제 6 불순물 영역의 반대측 단부 및 제 3 콘택과 연결되게 상기 제 2 불순물 영역의 상부 영역에 위치하며, 상기 제 1 불순물 영역과 동일한 극성의 불순물을 포함하는 제 3 정션을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈청구항 4에 있어서, 상기 리세스 구조물은
상기 제 2 불순물 영역 내에만 형성되는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서, 상기 리세스 구조물은
상기 절연막의 일부 영역이 상기 소자분리 구조물과 접하도록 위치하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서, 상기 리세스 구조물은
상기 도전막의 측면들 중 상기 제 1 정션과 마주보는 측면을 제외한 나머지 측면들에 형성된 상기 절연막이 상기 소자분리 구조물과 접하도록 형성되는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역은
동일한 극성을 가지되, 상기 제 2 불순물 영역이 상기 제 1 불순물 영역 보다 불순물 농도가 높은 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈청구항 12에 있어서, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역은
N형 불순물을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈청구항 13에 있어서, 상기 제 1 정션은
상기 제 2 불순물 영역의 상부 영역에 위치하며, P형 불순물을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서, 상기 소자분리 구조물은
STI(Shallow Trench Isolation) 구조물과 DTI(Deep Trench Isolation) 구조물이 적층된 구조를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서, 상기 DTI 구조물은
서로 다른 절연막들이 수평 방향으로 적층된 구조 또는 도전막과 절연막이 수평 방향으로 적층된 구조를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서, 상기 STI 구조물과 상기 DTI 구조물은 각각
상기 픽셀 영역에서 상기 이미지 픽셀들의 소자 분리를 위한 STI 구조물 및 DTI 구조물과 동일한 구조를 갖는 것을 특징으로 하는 이미지 센싱 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서, 상기 이미지 픽셀은
광전변환소자에서 변환된 광전하를 플로팅 디퓨전으로 전송하는 전송 트랜지스터를 포함하며, 상기 전송 트랜지스터는 리세스 게이트를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 소자분리 구조물에 의해 정의된 활성영역;
상기 활성영역에서 수직 방향으로 일정 깊이만큼 식각된 트렌치;
적어도 일부 영역이 상기 트렌치에 매립되며, 제 1 콘택과 연결된 도전막;
상기 트렌치에 매립되며, 상기 도전막과 상기 활성영역 사이에 위치하는 절연막; 및
상기 절연막과 일정 거리 이격되게 상기 활성영역에 형성되며, 제 2 콘택과 연결된 제 1 정션을 포함하되,
상기 도전막에서 상기 트렌치에 매립된 부분은 수평면 상으로는 바(bar) 형태로 연장되며 수직면 상으로는 판(board) 형태로 연장되며,
상기 활성영역은 이미지 픽셀들이 형성된 픽셀 영역의 외곽에 위치하는 주변회로 영역에 위치하되, 상기 소자분리 구조물에 의해 상기 주변회로 영역의 로직 회로들로부터 격리되는 수직 판형 캐패시터. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈청구항 19에 있어서, 상기 활성영역은
제 1 불순물 영역; 및
상기 제 1 불순물 영역 상에 위치하며, 상기 제 1 불순물 영역과 서로 다른 극성을 갖는 제 2 불순물 영역을 포함하는 수직 판형 캐패시터. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈청구항 20에 있어서, 상기 제 1 정션은
상기 제 2 불순물 영역의 상부 영역에 위치하며, 상기 제 2 불순물 영역과 동일한 극성을 가지되 상기 제 2 불순물 영역 보다 불순물 농도가 높은 제 3 불순물 영역을 포함하는 것을 특징으로 하는 수직 판형 캐패시터. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈청구항 21에 있어서, 상기 트렌치는
하부 영역이 상기 제 1 불순물 영역에 접하도록 상기 제 2 불순물 영역을 관통하는 깊이로 식각된 것을 특징으로 하는 수직 판형 캐패시터. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈청구항 22에 있어서,
상기 제 1 불순물 영역과 동일한 극성을 가지며, 상기 제 2 불순물 영역을 관통하도록 수직 방향으로 연장되어 상기 제 1 불순물 영역에 연결되는 제 2 정션을 더 포함하는 것을 특징으로 하는 수직 판형 캐패시터. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈청구항 22에 있어서,
상기 절연막의 측면을 둘러싸면서 일측 단부가 상기 제 1 불순물 영역과 연결되며, 상기 제 1 불순물 영역과 동일한 극성의 불순물을 포함하는 제 4 불순물 영역; 및
상기 제 4 불순물 영역의 반대편 단부 및 제 3 콘택과 연결되게 상기 제 2 불순물 영역의 상부 영역에 위치하며, 상기 제 1 불순물 영역과 동일한 극성의 불순물을 포함하는 제 3 정션을 더 포함하는 것을 특징으로 하는 수직 판형 캐패시터. - ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈청구항 20에 있어서, 상기 트렌치는
상기 제 2 불순물 영역 내에만 위치하는 깊이로 식각된 것을 특징으로 하는 수직 판형 캐패시터. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈청구항 19에 있어서, 상기 활성영역은
제 1 불순물 영역; 및
상기 제 1 불순물 영역 상에 위치하며, 상기 제 1 불순물 영역과 동일한 극성을 가지되 상기 제 1 불순물 영역 보다 높은 불순물 농도를 갖는 제 2 불순물 영역을 포함하는 수직 판형 캐패시터. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈청구항 19에 있어서, 상기 소자분리 구조물은
STI(Shallow Trench Isolation) 구조물과 DTI(Deep Trench Isolation) 구조물이 적층된 구조를 포함하는 것을 특징으로 하는 수직 판형 캐패시터. - ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈청구항 27에 있어서, 상기 DTI 구조물은
서로 다른 절연막들이 수평 방향으로 적층된 구조 또는 도전막과 절연막이 수평 방향으로 적층된 구조를 포함하는 것을 특징으로 하는 수직 판형 캐패시터.
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