KR20230044648A - 이미지 센싱 장치 - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims abstract description 70
- 238000007667 floating Methods 0.000 claims abstract description 69
- 238000006243 chemical reaction Methods 0.000 claims description 75
- 238000012546 transfer Methods 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 47
- 230000009977 dual effect Effects 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 description 20
- 230000002596 correlated effect Effects 0.000 description 18
- 230000000875 corresponding effect Effects 0.000 description 12
- 238000005520 cutting process Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 230000004913 activation Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 238000005070 sampling Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
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- Engineering & Computer Science (AREA)
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Abstract
본 발명의 일 실시 예에 따른 이미지 센싱 장치는 단위 픽셀의 제1 꼭지점에 인접하게 배치되는 플로팅 디퓨전 영역, 상기 플로팅 디퓨전 영역과 접하는 전송 게이트, 상기 단위 픽셀의 제2 꼭지점에 인접하게 배치되는 소스 영역, 상기 단위 픽셀의 제3 꼭지점에 인접하게 배치되는 드레인 영역 및 상기 소스 영역 및 상기 드레인 영역 사이에 위치하는 픽셀 트랜지스터 게이트를 포함하고, 상기 제2 꼭지점 및 상기 제3 꼭지점은 상기 단위 픽셀의 대각선 방향으로 위치할 수 있다.
Description
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 광 감지 반도체 물질의 성질을 이용하여 광학 이미지를 캡쳐(capture)하는 장치이다. 자동차, 의료, 컴퓨터 및 통신 등 산업의 발전에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등과 같은 다양한 분야에서 고성능(high-performance) 이미지 센싱 장치에 대한 수요가 증대되고 있다.
이미지 센싱 장치는 크게 CCD(Charge Coupled Device) 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센싱 장치로 구분될 수 있다. CCD 이미지 센싱 장치는 CMOS 이미지 센싱 장치에 비해 더 나은 이미지 품질을 제공하나, 더 큰 크기로 구현되고 더 많은 전력을 소비하는 경향이 있다. 반면에, CMOS 이미지 센싱 장치는 CCD 이미지 센싱 장치에 비해 더 작은 크기로 구현될 수 있고, 더 적은 전력을 소비한다. 또한, CMOS 이미지 센싱 장치는 CMOS 제조 기술을 이용하여 제조되므로, 광 감지 소자 및 신호 처리 회로를 단일 칩에 통합할 수 있으며, 이를 통해 저렴한 비용으로 소형의 이미지 센싱 장치를 생산할 수 있다. 이러한 이유로, CMOS 이미지 센싱 장치는 모바일 장치를 포함한 많은 애플리케이션을 위해 개발되고 있다.
본 발명의 실시 예는 소형화 되면서도 픽셀 트랜지스터의 채널 길이를 확보할 수 있는 이미지 센싱 장치를 제공하고자 한다.
본 발명의 실시 예들은 픽셀 사이즈가 감소되면서도 픽셀 트랜지스터 영역이 확보되는 이미지 센싱 장치를 제공할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 단위 픽셀의 제1 꼭지점에 인접하게 배치되는 플로팅 디퓨전 영역, 상기 플로팅 디퓨전 영역과 접하는 전송 게이트, 상기 단위 픽셀의 제2 꼭지점에 인접하게 배치되는 소스 영역, 상기 단위 픽셀의 제3 꼭지점에 인접하게 배치되는 드레인 영역 및 상기 소스 영역 및 상기 드레인 영역 사이에 위치하는 픽셀 트랜지스터 게이트를 포함하고, 상기 제2 꼭지점 및 상기 제3 꼭지점은 상기 단위 픽셀의 대각선 방향으로 위치할 수 있다.
본 발명의 다른 실시 예에 따른 이미지 센싱 장치는, 서로 인접하는 4개의 단위 픽셀들로 구성되는 픽셀 그룹을 포함하고, 상기 각각의 단위 픽셀들은 상기 단위 픽셀의 제1 꼭지점에 인접하게 배치되는 플로팅 디퓨전 영역, 상기 플로팅 디퓨전 영역과 접하는 전송 게이트, 상기 단위 픽셀의 제2 꼭지점에 인접하게 배치되는 소스 영역, 상기 단위 픽셀의 제3 꼭지점에 인접하게 배치되는 드레인 영역 및 상기 소스 영역 및 상기 드레인 영역 사이에 위치하는 픽셀 트랜지스터 게이트를 포함하고, 상기 제2 꼭지점 및 상기 제3 꼭지점은 상기 단위 픽셀의 대각선 방향으로 위치할 수 있다.
본 발명의 또 다른 실시 예에 따른 이미지 센싱 장치는, 서로 인접하고, 2X4 매트릭스를 이루는 8개의 단위 픽셀들로 구성되는 픽셀 그룹을 포함하고, 상기 각각의 단위 픽셀들은 상기 단위 픽셀의 제1 꼭지점에 인접하게 배치되는 플로팅 디퓨전 영역, 상기 플로팅 디퓨전 영역과 접하는 전송 게이트, 상기 단위 픽셀의 제2 꼭지점에 인접하게 배치되는 소스 영역, 상기 단위 픽셀의 제3 꼭지점에 인접하게 배치되는 드레인 영역 및 상기 소스 영역 및 상기 드레인 영역 사이에 위치하는 픽셀 트랜지스터 게이트를 포함하고, 상기 제2 꼭지점 및 상기 제3 꼭지점은 상기 단위 픽셀의 대각선 방향으로 위치할 수 있다.
본 발명의 일 실시 예에 따른 이미지 센싱 장치는 소형화된 단위 픽셀 내에 픽셀 트랜지스터 게이트가 형성되기 위한 영역을 충분히 확보할 수 있다.
또한, 본 발명의 다양한 실시 예들에 따르면, 픽셀 트랜지스터의 소스 영역 및 드레인 영역 사이의 거리가 충분히 확보됨에 따라 픽셀 트랜지스터에서 발생할 수 있는 숏 채널 효과(short channel effect)를 방지할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센싱 장치를 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 단위 픽셀의 레이아웃을 도시한 것이다.
도 3은 본 발명의 일 실시 예에 따른 단위 픽셀을 제1 절단선을 따라 절단한 단면을 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 단위 픽셀을 제2 절단선을 따라 절단한 단면을 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 단위 픽셀을 제3 절단선을 따라 절단한 단면을 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 제1 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 7은 본 발명의 다른 실시 예에 따른 제2 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 8은 본 발명의 또 다른 실시 예에 따른 제3 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 픽셀 그룹의 등가 회로도를 도시한 것이다.
도 10은 본 발명의 또다른 실시 예에 따른 제4 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 11은 본 발명의 또 다른 실시 예에 따른 픽셀 그룹의 등가 회로도를 도시한 것이다.
도 2는 본 발명의 일 실시 예에 따른 단위 픽셀의 레이아웃을 도시한 것이다.
도 3은 본 발명의 일 실시 예에 따른 단위 픽셀을 제1 절단선을 따라 절단한 단면을 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 단위 픽셀을 제2 절단선을 따라 절단한 단면을 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 단위 픽셀을 제3 절단선을 따라 절단한 단면을 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 제1 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 7은 본 발명의 다른 실시 예에 따른 제2 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 8은 본 발명의 또 다른 실시 예에 따른 제3 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 픽셀 그룹의 등가 회로도를 도시한 것이다.
도 10은 본 발명의 또다른 실시 예에 따른 제4 픽셀 그룹의 레이 아웃을 도시한 것이다.
도 11은 본 발명의 또 다른 실시 예에 따른 픽셀 그룹의 등가 회로도를 도시한 것이다.
이하, 첨부된 도면을 참조하여 다양한 실시 예가 설명될 것이다. 그러나, 본 개시는 특정한 실시 예에 한정되지 않고, 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다. 본 개시의 실시 예는 본 개시를 통해 직간접적으로 인식될 수 있는 다양한 효과를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센싱 장치를 나타낸 블록도이다.
도 1을 참조하면, 이미지 센싱 장치(100)는 픽셀 어레이(pixel array, 110), 로우 드라이버(row driver, 120), 상관 이중 샘플러(Correlate Double Sampler; CDS, 130), 아날로그-디지털 컨버터(Analog-Digital Converter; ADC, 140), 출력 버퍼(output buffer, 150), 컬럼 드라이버(column driver, 160) 및 타이밍 컨트롤러(timing controller, 170)를 포함할 수 있다. 여기서, 이미지 센싱 장치(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.
픽셀 어레이(110)는 복수의 로우들(rows) 및 복수의 컬럼들(columns)로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 일 실시예에서, 복수의 단위 픽셀들은 로우들 및 컬럼들을 포함하는 2차원 픽셀 어레이로 배열될 수 있다. 다른 실시예에서, 복수의 단위 이미지 픽셀들은 3차원 픽셀 어레이로 배열될 수 있다. 복수의 단위 픽셀들은 단위 픽셀 단위로 또는 픽셀 그룹 단위로 광 신호를 전기적 신호로 변환할 수 있으며, 픽셀 그룹 내 단위 픽셀들은 적어도 특정 내부 회로를 공유할 수 있다.
픽셀 그룹은 임의의 개수의 단위 픽셀들을 포함할 수 있으며, 예시적으로, 픽셀 그룹에 포함되는 단위 픽셀들은 매트릭스 구조를 이룰 수 있다. 픽셀 어레이(110)는 로우 드라이버(120)로부터 로우 선택 신호, 픽셀 리셋 신호 및 전송 신호 등을 포함하는 구동 신호를 수신할 수 있으며, 구동 신호에 의하여 픽셀 어레이(110)의 해당 단위 픽셀은 로우 선택 신호, 픽셀 리셋 신호 및 전송 신호에 대응하는 동작을 수행하도록 활성화될 수 있다.
로우 드라이버(120)는 타이밍 컨트롤러(170)에 의해 공급되는 명령들 및 제어 신호들에 기초하여 해당 로우에 포함된 단위 픽셀들에 대해 특정 동작들을 수행하도록 픽셀 어레이(110)를 활성화할 수 있다. 일 실시예에서, 로우 드라이버(120)는 픽셀 어레이(110)의 적어도 하나의 로우에 배열된 적어도 하나의 단위 픽셀을 선택할 수 있다. 로우 드라이버(120)는 복수의 로우들 중 적어도 하나의 로우를 선택하기 위하여 로우 선택 신호를 생성할 수 있다. 로우 드라이버(120)는 선택된 적어도 하나의 로우에 대응하는 픽셀들에 대해 픽셀 리셋 신호 및 전송 신호를 순차적으로 인에이블시킬 수 있다. 이에 따라, 선택된 로우의 픽셀들 각각으로부터 생성되는 아날로그 형태의 기준 신호와 영상 신호가 순차적으로 상관 이중 샘플러(130)로 전달될 수 있다. 여기서, 기준 신호는 단위 픽셀의 센싱 노드(예컨대, 플로팅 디퓨전 영역 노드)가 리셋 되었을 때 상관 이중 샘플러(130)로 제공되는 전기적 신호이고, 영상 신호는 단위 픽셀에 의해 생성된 광전하가 센싱 노드에 축적되었을 때 상관 이중 샘플러(130)로 제공되는 전기적 신호일 수 있다. 픽셀 고유의 리셋 노이즈(reset noise)를 나타내는 기준 신호와, 입사광의 세기를 나타내는 영상 신호는 픽셀 신호로 통칭될 수 있다.
CMOS 이미지 센서는 두 샘플들 사이의 차이를 제거하기 위해 픽셀 신호를 두 번 샘플링 함으로써, 고정 패턴 노이즈와 같은 픽셀의 원치 않는 오프셋 값을 제거할 수 있도록 상관 이중 샘플링을 이용할 수 있다. 일 예로, 상관 이중 샘플링은 입사광에 의해 생성된 광전하가 센싱 노드에 축적되기 전후로 획득된 픽셀 출력 전압들을 비교함으로써, 원치 않는 오프셋 값을 제거하여 오직 입사광에 기초하는 픽셀 출력 전압이 측정될 수 있다. 일 실시예에서, 상관 이중 샘플러(130)는 픽셀 어레이(110)로부터 복수의 컬럼 라인들 각각에 제공되는 기준 신호와 영상 신호를 순차적으로 샘플링 및 홀딩(sampling and holding)할 수 있다. 즉, 상관 이중 샘플러(130)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 기준 신호와 영상 신호의 레벨을 샘플링하고 홀딩할 수 있다.
상관 이중 샘플러(130)는 타이밍 컨트롤러(170)로부터의 제어 신호에 기초하여 컬럼들 각각의 기준 신호와 영상 신호를 상관 이중 샘플링 신호로서 ADC(140)로 전달할 수 있다.
ADC(140)는 상관 이중 샘플러(130)로부터 출력되는 각 컬럼에 대한 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다. 일 실시예에서, ADC(140)는 램프 비교 타입(ramp-compare type) ADC로 구현될 수 있다. 램프 비교 타입 ADC는 시간에 따라 상승 또는 하강하는 램프 신호와 아날로그 픽셀 신호를 비교하는 비교 회로, 및 램프 신호가 아날로그 픽셀 신호에 매칭(matching)될 때까지 카운팅 동작을 수행하는 카운터를 포함할 수 있다. 일 실시예에서, ADC(140)는 컬럼들 각각을 위한 상관 이중 샘플러(130)에 의해 생성된 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다.
ADC(140)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 복수의 컬럼 카운터들을 포함할 수 있다. 픽셀 어레이(110)의 각 컬럼은 각 컬럼 카운터에 연결되며, 영상 데이터는 컬럼 카운터들을 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환함에 의해 생성될 수 있다. 다른 실시예에 따라, ADC(140)는 하나의 글로벌 카운터를 포함하고, 글로벌 카운터에서 제공되는 글로벌 코드를 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환할 수 있다.
출력 버퍼(150)는 ADC(140)에서 제공되는 각각의 컬럼 단위의 영상 데이터를 일시적으로 홀딩하여 출력할 수 있다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어 신호에 기초하여 ADC(140)로부터 출력되는 영상 데이터를 일시 저장할 수 있다. 출력 버퍼(150)는 이미지 센싱 장치(100)와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.
컬럼 드라이버(160)는 타이밍 컨트롤러(170)의 제어 신호에 기초하여 출력 버퍼(150)의 컬럼을 선택하고, 출력 버퍼(150)의 선택된 컬럼에 일시 저장된 영상 데이터가 순차적으로 출력되도록 제어할 수 있다. 일 실시예에서, 컬럼 드라이버(160)는 타이밍 컨트롤러(170)로부터 어드레스 신호를 수신할 수 있으며, 컬럼 드라이버(160)는 어드레스 신호를 기반으로 컬럼 선택 신호를 생성하여 출력 버퍼(150)의 컬럼을 선택함으로써, 출력 버퍼(150)의 선택된 컬럼으로부터 영상 데이터가 외부로 출력되도록 제어할 수 있다.
타이밍 컨트롤러(170)는 로우 드라이버(120), 상관 이중 샘플러(130), ADC(140), 출력 버퍼(150) 및 컬럼 드라이버(160) 중 적어도 하나를 제어할 수 있다.
타이밍 컨트롤러(170)는 이미지 센싱 장치(100)의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 드라이버(120), 상관 이중 샘플러(130), ADC(140), 출력 버퍼(150) 및 컬럼 드라이버(160) 중 적어도 하나에 제공할 수 있다. 일 실시예에 따라, 타이밍 컨트롤러(170)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 단위 픽셀의 레이아웃을 도시한 것이다.
단위 픽셀(20)은 도 1의 픽셀 어레이(110) 상에서 반복적으로 배열되는 최소 단위를 의미할 수 있다.
단위 픽셀(20)은 복수의 소자들을 포함할 수 있다. 또한, 단위 픽셀(20)은 기판(200)에 포함되거나 기판(200)의 일면에 인접하게 형성되는 복수의 소자들을 포함할 수 있으며, 기판(200)은 불순물이 도핑된 실리콘 층 또는 에피텍셜 층과 같은 반도체 층을 포함할 수 있다. 일 실시 예에 따르면, 기판(200)은 P형 불순물로 도핑된 실리콘 기판일 수 있다.
설명의 편의를 위해 기판(200)의 일면에 인접하게 형성되는 소자들을 중심으로 단위 픽셀(20)에 포함되는 소자들 사이의 위치 관계를 설명한다.
단위 픽셀(20)은 플로팅 디퓨전 영역(210), 전송 게이트(220), 소스 영역(230), 드레인 영역(240), 픽셀 트랜지스터 게이트(250), 콘택 영역(260) 및 분리 영역(270)을 포함할 수 있다.
플로팅 디퓨전 영역(210)은 광전 변환 영역(미도시)으로부터 광전하를 전송받고, 전송받은 광전하에 대응하는 전압은 픽셀 트랜지스터들을 통해 출력될 수 있다.
플로팅 디퓨전 영역(210)은 다각형 형태를 가질 수 있으며, 플로팅 디퓨전 영역(210)이 형성되는 깊이 및 플로팅 디퓨전 영역(210)의 형상에 따라 플로팅 디퓨전 영역(210)의 정전 용량이 달라질 수 있다.
플로팅 디퓨전 영역(210)은 단위 픽셀(20)의 제1 꼭지점에 인접하게 배치될 수 있다. 예시적으로, 제1 꼭지점은 단위 픽셀(20)에 포함되는 4개의 꼭지점 중 좌측 하단에 위치한 꼭지점일 수 있으나, 실시 예에 따라 단위 픽셀(20)의 제1 꼭지점 위치가 달라질 수 있다.
제1 꼭지점에 인접하게 배치된다는 것은 단위 픽셀(20)이 포함하는 4개의 꼭지점(예를 들어, 제1 꼭지점, 제2 꼭지점, 제3 꼭지점 및 제4 꼭지점)들 중 제1 꼭지점에 가장 가까이 위치하는 것을 의미할 수 있다.
또한, 플로팅 디퓨전 영역(210)은 단위 픽셀(20)에 포함되는 복수의 소자들 중 제1 꼭지점에 가장 가까이 위치하는 소자일 수 있다.
전송 게이트(220)는 플로팅 디퓨전 영역(210)과 접하도록 형성될 수 있다. 전송 게이트(220)는 리세스 게이트(222) 및 접속 게이트(221)를 포함할 수 있다. 리세스 게이트(222)는 기판(200)의 일면으로부터 기판(200) 내부로 수직하게 연장되는 영역일 수 있다.
접속 게이트(221)는 기판(200) 일면의 상부에 형성되고, 리세스 게이트(222) 및 신호선과 접속될 수 있다. 접속 게이트(221)는 신호선을 통해 전송 게이트 제어 신호를 인가 받을 수 있다.
전송 게이트(220)는 제1 절단선(A-A')이 연장되는 방향에서 플로팅 디퓨전 영역(210)과 접할 수 있다. 전송 게이트(220)는 플로팅 디퓨전 영역(210)과 접하는 면을 따라(상기 제1 절단선(A-A')과 수직하게 연장되는 방향을 따라) 연장되는 형상을 가질 수 있다.
리세스 게이트(222)는 플로팅 디퓨전 영역(210)과 리세스 게이트(220)가 접하는 방향을 따라 연장되는 형상일 수 있으며, 접속 게이트(221)는 리세스 게이트(222)와 적어도 일부가 오버랩될 수 있다.
리세스 게이트(222)와 접속 게이트(221)가 단위 픽셀(20)의 대각선 방향으로 연장되는 형상을 가짐에 따라 전송 게이트(220)가 형성되는 면적을 확보할 수 있고, 단위 픽셀(20) 내에서 전송 게이트(220)가 차지하는 면적을 감소시키면서 광전하의 전송 효율을 향상시킬 수 있다.
전송 게이트(220)는 도전 물질 및 절연막을 포함할 수 있다. 도전 물질은 예시적으로 금속 또는 폴리 실리콘을 포함할 수 있다. 전송 게이트(220)는 절연막을 포함할 수 있고, 절연막에 의해 플로팅 디퓨전 영역(210) 및 광전 변환 영역(미도시)이 전송 게이트(220)에 포함되는 도전 물질과 분리될 수 있다.
소스 영역(230)은 기판(200) 내부에 형성될 수 있다. 소스 영역(230)은 기판(200)과 다른 불순물 형으로 도핑될 수 있다. 일 실시 예에 따르면, 기판(200)이 P형 불순물로 도핑된 경우, 소스 영역(230)은 N형 불순물로 도핑되는 영역일 수 있다.
드레인 영역(240)은 기판(200) 내부에 형성될 수 있으며, 기판(200)과 다른 불순물 형으로 도핑될 수 있다. 일 실시 예에 따르면, 기판(200)이 P형 불순물로 도핑된 경우, 드레인 영역(240)은 N형 불순물로 도핑되는 영역일 수 있다.
소스 영역(230)은 단위 픽셀(20)의 제2 꼭지점에 인접하게 배치될 수 있다. 제2 꼭지점에 인접하게 배치된다는 것은 단위 픽셀(20)이 포함하는 4개의 꼭지점(예를 들어, 제1 꼭지점, 제2 꼭지점, 제3 꼭지점 및 제4 꼭지점)들 중 제2 꼭지점에 가장 가까이 위치하는 것을 의미할 수 있다.
드레인 영역(240)은 단위 픽셀(20)의 제3 꼭지점에 인접하게 배치될 수 있다. 제3 꼭지점에 인접하게 배치된다는 것은 단위 픽셀(20)이 포함하는 4개의 꼭지점(예를 들어, 제1 꼭지점, 제2 꼭지점, 제3 꼭지점 및 제4 꼭지점)들 중 제3 꼭지점에 가장 가까이 위치하는 것을 의미할 수 있다.
픽셀 트랜지스터 게이트(250)는 소스 영역(230) 및 드레인 영역(240) 사이에 위치할 수 있다. 픽셀 트랜지스터 게이트(250)는 소스 영역(230) 및 드레인 영역(240)의 적어도 일부와 오버랩 되도록 형성될 수 있다.
픽셀 트랜지스터 게이트(250)는 단위 픽셀(20)의 제2 꼭지점으로부터 제3 꼭지점 방향으로 연장되는 영역을 포함할 수 있다.
픽셀 트랜지스터 게이트(250), 소스 영역(230) 및 드레인 영역(240)은 픽셀 트랜지스터에 포함될 수 있다. 픽셀 트랜지스터는 예시적으로 구동 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터 또는 이중 변환 이득 트랜지스터들 중 어느 하나일 수 있다. 상기 픽셀 트랜지스터들의 기능 및 연결 관계는 도 9를 통해 자세히 설명될 것이다.
광전 변환 영역(미도시)에서 생성된 광전하는 전송 게이트(220)에 활성화 레벨의 전압을 갖는 신호가 인가되는 경우, 플로팅 디퓨전 영역(210)으로 전달되고, 픽셀 트랜지스터들에 의해 처리되어 픽셀 신호로 출력될 수 있다.
픽셀 트랜지스터에 대한 제어 신호는 로우 드라이버(도 1의 120)에 의해 각각의 단위 픽셀(20)에 인가될 수 있으며, 제어 신호들이 인가되는 타이밍은 타이밍 컨트롤러(170)에 의해 제어될 수 있다.
일 실시 예에 따르면, 하나의 단위 픽셀(20)은 하나의 픽셀 트랜지스터를 포함할 수 있다. 단위 픽셀(20)의 크기가 감소됨에 따라 단위 픽셀(20) 내부에 픽셀 트랜지스터가 배치되는 영역이 감소될 수 있다. 픽셀 트랜지스터가 배치되는 면적이 감소되면 소스 영역(230)과 드레인 영역(240)간의 거리가 감소될 수 있다.
소스 영역(230)과 드레인 영역(240)간의 거리가 감소되는 경우, 숏 채널 효과(short channel effect)가 발생할 수 있다.
숏 채널 효과(short channel effect)란 픽셀 트랜지스터의 소스 영역(230)과 드레인 영역(240)간 거리가 짧아지는 경우, 항복 전압이 감소하고 소스 영역(230)과 드레인 영역(240)간 누설 전류가 증가하는 현상을 의미할 수 있다.
다시말해, 숏 채널 효과(short channel effect)란, 소스 영역(230) 및 드레인 영역(240) 사이의 거리가 짧아짐에 따라 픽셀 트랜지스터 게이트(250)에 인가되는 전압 신호가 활성화 전압 레벨을 갖지 않는 타이밍에 소스 영역(230) 및 드레인 영역(240) 사이에 전류가 누설되는 현상을 의미할 수 있다. 숏 채널 효과(short channel effect)가 발생하는 경우, 픽셀 신호에 왜곡이 발생할 수 있다.
단위 픽셀(20)에 형성되는 소스 영역(230) 및 드레인 영역(240) 사이의 거리를 충분히 확보함으로써 숏 채널 효과(short channel effect)를 방지할 수 있다.
픽셀 트랜지스터 게이트(250)가 단위 픽셀(20)의 제2 꼭지점으로부터 제3 꼭지점으로 연장되도록 형성됨으로써 단위 픽셀(20) 내에 배치되는 픽셀 트랜지스터에 포함되는 소스 영역(230) 및 드레인 영역(240) 사이의 거리가 충분히 확보될 수 있다.
픽셀 트랜지스터 게이트(250)는 도체 물질 및 절연막을 포함할 수 있다. 도체 물질은 예시적으로 금속 또는 폴리 실리콘을 포함할 수 있다. 절연막은 픽셀 트랜지스터 게이트(250)와 기판(200)을 분리할 수 있다. 또한, 절연막은 픽셀 트랜지스터 게이트(250)에 포함되는 도체 물질과 소스 영역(230) 및 드레인 영역(240)을 분리할 수 있다.
픽셀 트랜지스터 게이트(250)에 활성화 전압 레벨을 갖는 픽셀 트랜지스터 신호(예를 들어, 리셋 신호, 선택 신호 등)가 인가되면, 소스 영역(230) 및 드레인 영역(240) 사이에 채널 영역이 형성되고, 상기 채널 영역을 통해 전류가 흐를 수 있다.
콘택 영역(260)은 단위 픽셀(20)의 제4 꼭지점에 인접하도록 위치할 수 있다. 제4 꼭지점에 인접하게 배치된다는 것은 단위 픽셀(20)이 포함하는 4개의 꼭지점(예를 들어, 제1 꼭지점, 제2 꼭지점, 제3 꼭지점 및 제4 꼭지점)들 중 제4 꼭지점에 가장 가까이 위치하는 것을 의미할 수 있다.
콘택 영역(260)은 기판(200)과 동일한 타입의 불순물형으로 도핑될 수 있다. 예시적으로 기판(200)이 P형 불순물로 도핑된 경우, 콘택 영역(260)은 P형 불순물로 도핑될 수 있다.
콘택 영역(260)은 기판(200)보다 높은 도핑 농도를 가질 수 있다. 콘택 영역(260)이 기판(200)보다 높은 도핑 농도를 가짐에 따라 콘택 영역(260)에 접속되는 도선과 콘택 영역(260)간의 저항이 감소될 수 있다.
콘택 영역(260)에 접속되는 도선을 통해 콘택 영역(260)에 기판 전압이 인가될 수 있다. 인가된 기판 전압에 의해 픽셀 트랜지스터의 문턱 전압이 조절될 수 있다.
분리 영역(270)은 단위 픽셀(20)의 가장자리를 따라 배치될 수 있다. 분리 영역(270)에 의해 단위 픽셀(20)에 각각 포함되는 광전 변환 영역(미도시)들이 전기적, 물리적으로 분리될 수 있다.
일 실시 예에 따르면 분리 영역(270)은 절연 물질을 포함하는 트랜치 구조로 형성될 수 있으며, 다른 실시 예에 따르면 분리 영역(270)은 불순물 도핑에 의해 형성될 수 있다. 분리 영역(270)에 의해 단위 픽셀(20)이 인접하는 다른 단위 픽셀(20)과 구분될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 단위 픽셀을 제1 절단선(A-A')을 따라 절단한 단면(30)을 도시한 것이다.
도 3을 통해 단위 픽셀에 포함되는 소자들 간의 수직 구조가 도시된다.
단위 픽셀은 기판(200)을 포함할 수 있고, 플로팅 디퓨전 영역(210), 전송 게이트(320), 픽셀 트랜지스터 게이트(250), 콘택 영역(260), 분리 영역(270), 광전 변환 영역(280) 및 채널 도핑 영역(290)을 포함할 수 있다.
플로팅 디퓨전 영역(210)은 단위 픽셀의 제1 꼭지점에 인접하고, 기판(200)의 일면에 접하는 영역에 형성될 수 있다.
전송 게이트(220)는 플로팅 디퓨전 영역(210)에 접하고, 광전 변환 영역(280)과 접하도록 형성될 수 있다. 전송 게이트(220)는 리세스 게이트(222) 및 접속 게이트(221)를 포함할 수 있다. 또한, 전송 게이트(220)는 광전 변환 영역(280)의 적어도 일부와 오버랩 되도록 형성될 수 있다.
접속 게이트(221) 및 리세스 게이트(222)는 상호 접속되는 도체 물질을 포함할 수 있다. 일 실시 예에 따르면, 접속 게이트(221)의 폭은 리세스 게이트(222)의 폭보다 좁을 수 있다. 다른 실시 예에 따르면 접속 게이트(221)의 폭이 리세스 게이트(222)의 폭보다 넓을 수 있다.
리세스 게이트(222)는 기판(200)의 일면으로부터 광전 변환 영역(280)을 향해 연장될 수 있다. 리세스 게이트(222)는 리세스 게이트(222)의 측면 및 하부를 따라 배치되는 절연막을 포함할 수 있으며, 절연막에 의해 리세스 게이트(222)에 포함되는 도체 물질과 플로팅 디퓨전 영역(210)이 분리되고, 리세스 게이트(222)에 포함되는 도체 물질과 광전 변환 영역(280)이 분리될 수 있다.
전송 게이트(220)에 활성화 레벨을 갖는 전압이 인가되는 경우, 전송 게이트(220)의 측면을 따라 채널 영역이 형성될 수 있다. 상기 채널 영역은 광전 변환 영역(280)과 플로팅 디퓨전 영역(210) 사이에 형성될 수 있으며, 채널 영역을 통해 광전 변환 영역(280)으로부터 플로팅 디퓨전 영역(210)으로 전자가 이동할 수 있다.
픽셀 트랜지스터 게이트(250)는 기판(200)의 일면에 형성되고, 광전 변환 영역(280)의 적어도 일부와 오버랩 되도록 형성될 수 있다.
콘택 영역(260)은 단위 픽셀의 제4 꼭지점에 인접하고, 기판(200)의 일면에 접할 수 있다.
분리 영역(270)은 기판(200)의 일면으로부터 기판(200)의 다른면으로 연장되는 구조로 형성될 수 있다.
분리 영역(270)은 얕은 트랜치(271) 및 깊은 트랜치(272)를 포함할 수 있으며, 일 실시 예에 따르면 얕은 트랜치(271) 및 깊은 트랜치(272)는 기판(200)에 대한 식각 공정 및 증착 공정을 통해 형성될 수 있다.
분리 영역(270)이 기판(200)의 일면으로부터 다른 면으로 연장되도록 형성됨에 따라 인접한 단위 픽셀들에 각각 포함되는 광전 변환 영역(280)들 간의 광전하 이동을 억제할 수 있다.
광전 변환 영역(280)은 기판(200)의 일면으로부터 미리 설정된 깊이에 위치할 수 있다.
광전 변환 영역(280)은 수광한 입사광에 대응하는 광전하를 생성할 수 있다. 광전 변환 영역(280)은 유기 또는 무기 포토 다이오드를 포함할 수 있으며, 실시 예에 따라 포토 다이오드 외에 포토 게이트와 같은 광 감지 소자를 포함할 수 있다.
일 실시 예에 따르면, 광전 변환 영역(280)은 반도체 기판에 형성될 수 있으며, 상보적인 도전형을 갖는 불순물 영역(P형 불순물 및 N형 불순물)들이 수직 방향으로 적층되어 형성될 수 있다.
채널 도핑 영역(290)은 픽셀 트랜지스터 게이트(250)의 하부에 위치하고, 기판(200)의 일면에 접할 수 있다.
채널 도핑 영역(290)은 기판(200)의 일면으로부터 도핑되는 영역으로, 기판(200)과 반대되는 불순물 형으로 도핑될 수 있다. 예를 들어, 기판(200)이 P형 불순물로 도핑된 경우, 채널 도핑 영역(290)은 N형 불순물로 도핑될 수 있다.
채널 도핑 영역(290)이 형성됨에 따라 픽셀 트랜지스터 게이트(250)에 활성화 전압 레벨을 갖는 신호가 인가될 경우, 픽셀 트랜지스터 게이트(250) 하부에 채널 영역이 용이하게 형성될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 단위 픽셀을 제2 절단선(B-B')을 따라 절단한 단면(40)을 도시한 것이다.
도 4를 통해 전송 게이트(220)를 중심으로 절단한 단면이 도시된다.
광전 변환 영역(280)은 분리 영역(270)에 의해 인접하는 다른 단위 픽셀에 포함되는 광전 변환 영역들과 분리될 수 있다. 제2 절단선(B-B')으로 절단한 단면에 대하여, 접속 게이트(221)의 폭은 리세스 게이트(222)의 폭보다 넓을 수 있다.
일 실시 예에 따르면, 접속 게이트(221)는 분리 영역(270)의 일부에 오버랩 될 수 있다. 신호선의 레이아웃 구성을 위해 접속 게이트(221)가 분리 영역(270) 일부와 오버랩 되도록 연장될 수 있다.
리세스 게이트(222)가 형성됨에 따라 플로팅 디퓨전 영역과 광전 변환 영역(280) 사이에 형성되는 채널 영역의 길이가 충분히 확보될 수 있다. 또한, 리세스 게이트(222)와 광전 변환 영역(280)이 접함으로써, 전송 게이트(220)에 활성화 레벨의 전압을 갖는 전송 신호가 인가될 때, 광전 변환 영역(280)으로부터 플로팅 디퓨전 영역으로 광전하가 용이하게 이동할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 단위 픽셀을 제3 절단선(C-C')을 따라 절단한 단면(50)을 도시한 것이다.
픽셀 트랜지스터 게이트(250)는 기판(200)의 일면에 형성될 수 있다. 픽셀 트랜지스터 게이트(250)는 광전 변환 영역(580)에 오버랩 될 수 있다.
픽셀 트랜지스터 게이트(250)의 하부에는 채널 도핑 영역(290)이 형성될 수 있다. 채널 도핑 영역(290)은 기판(200)의 일면에 접하고, 기판(200)의 일면으로부터 기판(200)의 다른 면으로 연장되는 형상일 수 있다.
소스 영역(230) 및 드레인 영역(240)은 기판(200)의 일면으로부터 불순물이 도핑되어 형성될 수 있다. 픽셀 트랜지스터 게이트(250)는 소스 영역(230) 및 드레인 영역(240) 사이에 위치할 수 있다. 소스 영역(230)은 단위 픽셀의 제2 꼭지점에 인접하게 배치될 수 있고, 드레인 영역(240)은 단위 픽셀의 제3 꼭지점에 인접하게 배치될 수 있다.
일 실시 예에 따르면, 채널 도핑 영역(290)은 기판(200)의 일면으로부터 소스 영역(230) 및 드레인 영역(240)보다 얕은 깊이로 도핑될 수 있다. 또한, 채널 도핑 영역(290)은 소스 영역(230) 및 드레인 영역(240)과 동일한 불순물 형으로 도핑될 수 있다. 채널 도핑 영역(290)의 도핑 농도는 소스 영역(230) 및 드레인 영역(240)의 도핑 농도보다 낮을 수 있다.
채널 도핑 영역(290)은 픽셀 트랜지스터 게이트(250)의 면적보다 좁은 영역에 형성될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 제1 픽셀 그룹의 레이 아웃을 도시한 것이다.
제1 픽셀 그룹(PG1)은 4개의 단위 픽셀들(PX1, PX2, PX3, PX4)을 포함할 수 있다.
설명의 편의를 위해, 각 단위 픽셀들(PX1, PX2, PX3, PX4)에 포함되는 소자들 중 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4), 전송 트랜지스터 게이트(TG1, TG2, TG3, TG4) 및 픽셀 트랜지스터 게이트들(DG, SG, RG, DCG)을 제외한 다른 소자들은 생략하고 도시한다.
도 6의 제1 단위 픽셀(PX1)의 레이아웃은 도 2에서 설명한 단위 픽셀(도 2의 20)의 레이아웃에 대응할 수 있다.
제2 단위 픽셀(PX2)의 레이아웃은 제1 단위 픽셀(PX2)의 레이아웃을 좌우 반전시킨 형상일 수 있으며, 제3 단위 픽셀(PX3)의 레이아웃은 제2 단위 픽셀(PX2)의 레이아웃을 상하 반전시킨 형상일 수 있다. 또한, 제4 단위 픽셀(PX4)의 레이아웃은 제1 단위 픽셀(PX1)을 상하 반전시킨 형상일 수 있다.
제1 단위 픽셀(PX1)은 제1 플로팅 디퓨전 영역(FD1), 제1 전송 게이트(TG1) 구동 트랜지스터 게이트(DG), 및 제1 분리 영역(IS1)을 포함할 수 있다. 구동 트랜지스터 게이트(DG)는 도 2에서 설명한 픽셀 트랜지스터 게이트(250)에 대응할 수 있다. 구동 트랜지스터 게이트(DG)는 구동 트랜지스터에 포함될 수 있으며, 구동 트랜지스터의 구체적인 기능은 도 9에서 자세히 설명될 것이다.
제1 단위 픽셀(PX1)이 포함하는 제1 플로팅 디퓨전 영역(FD1)은 제1 단위 픽셀(PX1)의 제1 꼭지점에 인접하게 배치될 수 있다.
제1 전송 게이트(TG1)는 제1 플로팅 디퓨전 영역(FD1)에 접할 수 있으며, 구동 트랜지스터 게이트(DG)는 제1 단위 픽셀(PX1)의 제2 꼭지점 및 제3 꼭지점 사이에서 연장되는 형상으로 배치될 수 있다.
제2 단위 픽셀(PX2)은 제2 플로팅 디퓨전 영역(FD2), 제2 전송 게이트(TG2) 리셋 트랜지스터 게이트(RG), 및 제2 분리 영역(IS2)을 포함할 수 있다. 리셋 트랜지스터 게이트(RG)는 리셋 트랜지스터에 포함될 수 있으며, 리셋 트랜지스터의 구체적인 기능은 도 9에서 자세히 설명될 것이다.
제2 단위 픽셀(PX2)이 포함하는 제2 플로팅 디퓨전 영역(FD2)은 제2 단위 픽셀(PX2)의 제1 꼭지점에 인접하게 배치될 수 있다.
제2 전송 게이트(TG2)는 제2 플로팅 디퓨전 영역(FD2)에 접할 수 있으며, 리셋 트랜지스터 게이트(RG)는 제2 단위 픽셀(PX2)의 제2 꼭지점 및 제3 꼭지점 사이에서 연장되는 형상으로 배치될 수 있다.
제3 단위 픽셀(PX3)은 제3 플로팅 디퓨전 영역(FD3), 제3 전송 게이트(TG3) 이중 변환 이득 트랜지스터 게이트(DCG), 및 제3 분리 영역(IS3)을 포함할 수 있다. 이중 변환 이득 트랜지스터 게이트(DCG)는 이중 변환 이득 트랜지스터에 포함될 수 있으며, 이중 변환 이득 트랜지스터의 구체적인 기능은 도 9에서 자세히 설명될 것이다.
제3 단위 픽셀(PX3)이 포함하는 제3 플로팅 디퓨전 영역(FD3)은 제3 단위 픽셀(PX3)의 제1 꼭지점에 인접하게 배치될 수 있다.
제3 전송 게이트(TG3)는 제3 플로팅 디퓨전 영역(FD3)에 접할 수 있으며, 리셋 트랜지스터 게이트(RG)는 제3 단위 픽셀(PX3)의 제2 꼭지점 및 제3 꼭지점 사이에서 연장되는 형상으로 배치될 수 있다.
제4 단위 픽셀(PX4)은 제4 플로팅 디퓨전 영역(FD4), 제4 전송 게이트(TG4) 선택 트랜지스터 게이트(SG), 및 제4 분리 영역(IS4)을 포함할 수 있다. 선택 트랜지스터 게이트(SG)는 선택 트랜지스터에 포함될 수 있으며, 선택 트랜지스터의 구체적인 기능은 도 9에서 자세히 설명될 것이다.
제4 단위 픽셀(PX4)이 포함하는 제4 플로팅 디퓨전 영역(FD4)은 제4 단위 픽셀(PX3)의 제1 꼭지점에 인접하게 배치될 수 있다.
제4 전송 게이트(TG4)는 제4 플로팅 디퓨전 영역(FD4)에 접할 수 있으며, 선택 트랜지스터 게이트(SG)는 제4 단위 픽셀(PX4)의 제2 꼭지점 및 제3 꼭지점 사이에서 연장되는 형상으로 배치될 수 있다.
제1 픽셀 그룹(PG1)에 포함되는 제1 내지 제4 단위 픽셀들(PX1 내지 PX4)은, 각 단위 픽셀들의 제1 꼭지점들이 제1 픽셀 그룹(PG1)의 중심에 인접하게 위치할 수 있다. 다시말해, 각 단위 픽셀들의 제1 꼭지점들이 제1 픽셀 그룹(PG1)의 중심에서 접할 수 있으며, 제1 꼭지점들에 인접하게 위치하는 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4)이 제1 픽셀 그룹(PG1)의 중심에 인접할 수 있다.
본 발명의 다른 실시 예에 따르면, 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4) 사이에 위치하는 분리 영역(IS1 내지 IS4)들이 생략될 수 있다. 분리 영역(IS1 내지 IS4)들이 생략되는 경우, 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4)은 하나의 영역으로 형성될 수 있다.
제1 픽셀 그룹(PG1)에 포함되는 단위 픽셀들(PX1, PX2, PX3, PX4)은 픽셀 트랜지스터 게이트들(DG, RG, SG, DCG)을 공유할 수 있다.
예를들어, 제1 픽셀 그룹(PG1)에 포함되는 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4)은 제1 단위 픽셀(PX2)에 포함되는 구동 트랜지스터 게이트(DG)에 접속될 수 있다.
또한, 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4)은 리셋 트랜지스터 게이트(RG)를 포함하는 리셋 트랜지스터에 접속되고, 이중 변환 이득 트랜지스터 게이트(DCG)를 포함하는 이중 변환 이득 트랜지스터에 접속될 수 있다.
구동 트랜지스터는 선택 트랜지스터 게이트(SG)를 포함하는 선택 트랜지스터와 접속될 수 있으며, 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4) 및 픽셀 트랜지스터들은 금속 배선을 통해 접속될 수 있다. 상기 단위 픽셀들(PX1, PX2, PX3, PX4)은 금속 배선의 연결 관계에 따라 배치 방식이 달라질 수 있다.
일 실시 예에 따르면, 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4)이 서로 인접하도록 제1 내지 제4 단위 픽셀(PX1 내지 PX4)을 배치함으로써 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4)을 상호 접속하기 위한 금속 배선이 배치되는 영역을 최소화 할 수 있다.
금속 배선이 배치되는 영역이 넓을 경우, 단위 픽셀(PX1 내지 PX4) 내에서 발생하는 기생 커패시턴스가 증가될 수 있고, 기생 커패시턴스가 증가되는 경우, 픽셀 신호에 노이즈가 발생할 수 있다. 따라서, 금속 배선의 배치 및 픽셀 트랜지스터 간의 연결관계를 최소화 함으로써 픽셀 신호의 왜곡을 방지할 수 있다.
본 발명의 일 실시 예에 따르면, 제1 픽셀 그룹(PG1)은 이중 변환 이득 트랜지스터를 포함함으로써 센싱 노드의 변환 이득을 조절할 수 있다. 이중 변환 이득 트랜지스터의 구체적인 기능은 도 9를 통해 자세히 설명될 것이다.
도 7은 본 발명의 다른 실시 예에 따른 제2 픽셀 그룹의 레이 아웃을 도시한 것이다.
제2 픽셀 그룹(PG2)은 4개의 단위 픽셀들(PX1, PX2, PX3, P4)을 포함할 수 있다.
설명의 편의를 위해, 각 단위 픽셀들(PX1, PX2, PX3, PX4)에 포함되는 소자들 중 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4), 전송 트랜지스터 게이트(TG1, TG2, TG3, TG4) 및 픽셀 트랜지스터 게이트들(DG1, DG2, RG, DCG)을 제외한 다른 소자들은 생략하고 도시한다.
픽셀 트랜지스터 게이트들(DG1, DG2, RG, DCG)의 구성 및 위치 관계를 제외하고 도 6에서 설명한 제1 픽셀 그룹(PG1)과 중복되는 설명은 생략한다.
제2 픽셀 그룹(PG2)이 포함하는 픽셀 트랜지스터 게이트들(DG1, DG2, RG, DCG) 중 두개의 픽셀 트랜지스터 게이트들은 구동 트랜지스터 게이트들(DG1, DG2)일 수 있다.
본 발명의 다른 실시 예에 따르면, 픽셀 그룹에 포함된 이중 변환 이득 트랜지스터 게이트를 구동 트랜지스터 게이트로 대체할 수 있다.
제2 픽셀 그룹(PG2)에 포함된 제1 구동 트랜지스터 게이트(DG1) 및 제2 구동 트랜지스터 게이트(DG2)는 각각 제1 단위 픽셀(PX1) 및 제3 단위 픽셀(PX3)에 포함될 수 있다.
또한, 제1 구동 트랜지스터 게이트(DG1) 및 제2 구동 트랜지스터 게이트(DG2)를 각각 포함하는 제1 구동 트랜지스터 및 제2 구동 트랜지스터는 병렬로 연결될 수 있다. 예시적으로, 제1 구동 트랜지스터의 일측이 선택 트랜지스터의 일측에 접속되고, 제2 구동 트랜지스터의 일측이 선택 트랜지스터의 상기 일측에 접속되도록 연결될 수 있다.
본 발명의 다른 실시 예에 따른 제2 픽셀 그룹(PG2)은 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함함으로써 실질적으로 구동 트랜지스터의 게이트 면적이 증가되는 효과를 얻을 수 있다. 구동 트랜지스터 게이트의 면적이 증가함에 따라 구동 트랜지스터에서 발생하는 노이즈를 감소시킬 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 제3 픽셀 그룹의 레이 아웃을 도시한 것이다.
제3 픽셀 그룹(PG3)은 4개의 단위 픽셀들(PX1, PX2, PX3, P4)을 포함할 수 있다.
설명의 편의를 위해, 각 단위 픽셀들(PX1, PX2, PX3, PX4)에 포함되는 소자들 중 플로팅 디퓨전 영역들(FD1, FD2, FD3, FD4), 전송 트랜지스터 게이트(TG1, TG2, TG3, TG4) 및 픽셀 트랜지스터 게이트들(DG1, DG2, RG, DCG)을 제외한 다른 소자들은 생략하고 도시한다.
단위 픽셀들(PX1, PX2, PX3, PX4)의 배치 형태를 제외하고 도 6에서 설명한 제1 픽셀 그룹(PG1)과 중복되는 설명은 생략한다.
제3 픽셀 그룹(PG3)이 포함하는 각 단위 픽셀들(PX1, PX2, PX3, PX4)의 제1 꼭지점은 각 단위 픽셀들(PX1, PX2, PX3, PX4)의 중심으로부터 동일한 방향에 위치할 수 있다. 픽셀 그룹에 포함되는 단위 픽셀(PX1, PX2, PX3, PX4)들의 배치 형상은 금속 배선의 연결 방법에 따라 달라질 수 있다.
도 9는 본 발명의 일 실시 예에 따른 픽셀 그룹의 등가 회로도를 도시한 것이다.
도 9의 등가 회로도는 4개의 단위 픽셀들을 포함하는 픽셀 그룹의 등가회로도일 수 있다.
4개의 단위 픽셀들을 포함하는 픽셀 그룹은 4개의 단위 픽셀들을 포함하고, 상기 단위 픽셀들에 각각 포함되는 광전 변환 영역들(PD1, PD2, PD3, PD4)을 포함할 수 있다.
예를들어, 제1 광전 변환 영역(PD1)은 제1 단위 픽셀에 포함될 수 있고, 제1 광전 변환 영역(PD1)과 제1 전송 트랜지스터(TX1)가 접속될 수 있다.
제1 전송 트랜지스터(TX1)는 로우 드라이버(120)로부터 제1 전송 신호(TS1)를 인가받을 수 있고, 인가받은 제1 전송 제어 신호(TS1)의 전압 레벨에 따라 제1 광전 변환 영역(PD1)에서 발생한 광전하를 센싱 노드(SN)로 전달할 수 있다.
마찬가지로, 제2 광전 변환 영역(PD2)은 제2 전송 트랜지스터(TG2)를 통해 센싱 노드(SN)와 접속되고, 제3 광전 변환 영역(PD3)은 제3 전송 트랜지스터(TG3)를 통해 센싱 노드(SN)와 접속될 수 있으며, 제4 광전 변환 영역(PD4)은 제4 전송 트랜지스터(TG4)를 통해 센싱 노드(SN)와 접속될 수 있다.
센싱 노드(SN)는 광전 변환 영역들(PD1 내지 PD4)로부터 수신한 광전하를 축적하고, 축적된 광전하에 대응하는 전압 신호를 출력할 수 있다.
센싱 노드(SN)는 예시적으로 단위 픽셀들에 각각 포함되는 4개의 플로팅 디퓨전 영역들이 접속되는 구성일 수 있으며, 센싱 노드(SN)의 정전 용량은 4개의 플로팅 디퓨전 영역들의 정전 용량의 합이될 수 있다.
센싱노드(SN)는 이중 변환 이득 트랜지스터(DCGX)의 일측과 접속될 수 있으며, 이중 변환 이득 트랜지스터(DCGX)의 타측은 접지될 수 있다. 이중 변환 이득 트랜지스터(DCGX)에 인가되는 변환 이득 신호(DCGS)의 전압 레벨에 따라 센싱 노드(SN)의 정전 용량이 변화될 수 있다.
예를 들어, 이미지 센싱 장치가 고조도 환경에서 동작하는 경우, 광전 변환 영역(PD1 내지 PD4)들에서 센싱 노드(SN)의 정전 용량을 넘어서는 양의 광전하들이 생성될 수 있고, 상기 광전하들이 센싱 노드(SN)로 전달될 수 있다.
센싱 노드(SN)의 포화 현상을 방지하기 위해, 고조도 촬영 환경에서 활성화 레벨의 전압을 갖는 변환 이득 신호를 인가할 수 있으며, 이에 따라 센싱 노드(SN)의 정전 용량이 이중 변환 이득 트랜지스터(DCGX)의 정전 용량만큼 증가할 수 있다.
본 발명의 일 실시 예에 따른 이미지 센싱 장치는 이중 변환 이득 트랜지스터(DCGX)를 포함함에 따라 센싱 노드(SN)의 정전 용량을 제어하고, 고 동적 범위를 확보할 수 있다.
또한, 센싱 노드(SN)는 리셋 트랜지스터(RX)와 접속될 수 있다. 센싱 노드(SN)와 접속되지 않는 리셋 트랜지스터(RX)의 타측은 픽셀 전압(VDD)에 접속될 수 있다. 리셋 트랜지스터(RX)에 인가되는 리셋 신호(RS)가 활성화 레벨의 전압을 갖는 경우, 리셋 트랜지스터(RX)와 접속된 소자들의 전압을 픽셀 전압(VDD) 레벨로 리셋 시킬 수 있다.
리셋 트랜지스터(RX)가 픽셀 그룹에 포함되는 소자들을 픽셀 전압(VDD) 레벨로 리셋 시킴으로써 각 광전 변환 영역들(PD1, PD2, PD3, PD4)에서 수집된 광전하의 양을 정확하게 검출할 수 있다.
구동 트랜지스터(DX)의 게이트는 센싱 노드(SN)와 접속될 수 있다. 구동 트랜지스터(DX)는 센싱 노드(SN)의 전압을 증폭하는 소스 팔로워(source follower) 트랜지스터로 동작할 수 있다.
구동 트랜지스터(DX)의 일측은 픽셀 전압(VDD)에 접속되고, 타측은 선택 트랜지스터(SX)와 접속될 수 있다.
일 실시 예에 따르면, 구동 트랜지스터(DX)는 복수의 트랜지스터들을 포함하는 회로의 등가회로일 수 있다.
예를 들어, 구동 트랜지스터(DX)는 도 7에 도시된 제1 구동 트랜지스터 게이트(DG1)를 포함하는 트랜지스터 및 제2 구동 트랜지스터 게이트(DG2)를 포함하는 트랜지스터가 상호 접속된 회로의 등가 회로일 수 있다.
선택 트랜지스터(SX)는 선택 신호(SS)를 인가받고, 인가받은 선택 신호에 따라 구동 트랜지스터(DX)가 증폭한 전압을 픽셀 신호(Pixel signal)로 출력할 수 있다.
앞서 설명한 픽셀 트랜지스터는 구동 트랜지스터(DX), 리셋 트랜지스터(RX), 선택 트랜지스터(SX) 및 이중 변환 이득 트랜지스터(DCGX)중 어느 하나일 수 있으며, 일 실시 예에 따르면 단위 픽셀들은 픽셀 트랜지스터를 하나씩 포함할 수 있다.
다만, 도 7에서 설명한 제2 픽셀 그룹(PG2)의 경우, 구동 트랜지스터(DX)가 제1 구동 트랜지스터 게이트 및 제2 구동 트랜지스터를 모두 포함하도록 구성될 수 있다. 또한, 제2 픽셀 그룹(PG2)의 경우, 이중 변환 이득 트랜지스터(DCGX)가 생략되고, 센싱 노드(SN)의 일단이 접지될 수 있다.
도 10은 본 발명의 또다른 실시 예에 따른 제4 픽셀 그룹의 레이 아웃을 도시한 것이다.
제4 픽셀 그룹은 8개의 단위 픽셀들(PX1 내지 PX8)을 포함할 수 있으며, 도 10을 통해 8개의 단위 픽셀들(PX1 내지 PX8)이 공유 픽셀을 구성하는 예시적인 레이 아웃이 도시된다.
실시 예에 따르면, 8개의 단위 픽셀들(PX1 내지 PX8)은 2X4 어레이를 구성할 수 있다.
제1 내지 제4 단위 픽셀들(PX1 내지 PX8)의 제1 꼭지점들은 서로 인접하게 위치할 수 있다. 또한, 제1 내지 제4 단위 픽셀들(PX1 내지 PX4)에 각각 포함되는 제1 내지 제4 플로팅 디퓨전 영역들(FD1 내지 FD4)은 제1 꼭지점에 인접하게 위치하는 바, 제1 내지 제4 플로팅 디퓨전 영역들(FD1 내지 FD4)은 서로 인접하게 위치할 수 있다.
마찬가지로, 제5 내지 제8 단위 픽셀들(PX5 내지 PX8)에 각각 포함되는 제5 내지 제8 플로팅 디퓨전 영역들(FD5 내지 FD8)은 서로 인접하게 위치할 수 있다.
제4 픽셀 그룹은 리셋 트랜지스터 게이트(RG), 이중 변환 이득 트랜지스터 게이트(DCG), 4개의 구동 트랜지스터 게이트들(DG1 내지 DG4) 및 2개의 선택 트랜지스터 게이트들(SG1, SG2)을 포함할 수 있다.
제1 구동 트랜지스터 게이트 내지 제4 구동 트랜지스터 게이트(DG1 내지 DG4)를 각각 포함하는 단위 픽셀들(PX3 내지 PX6)은 서로 접하도록 위치할 수 있으며, 제1 내지 제4 구동 트랜지스터 게이트들(DG1 내지 DG4)을 각각 포함하는 제1 내지 제4 구동 트랜지스터들은 상호간에 접속되어 하나의 구동 트랜지스터로 동작할 수 있다.
또한, 제1 내지 제2 선택 트랜지스터 게이트들(SG1, SG2)을 각각 포함하는 단위 픽셀들(PX7, PX8)은 서로 인접하게 배치될 수 있고, 선택 트랜지스터 게이트들(SG1, SG2)을 각각 포함하는 제1 내지 제2 선택 트랜지스터들은 구동 트랜지스터들에 접속되어 픽셀 신호의 출력 타이밍을 조절할 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 픽셀 그룹의 등가 회로도를 도시한 것이다.
도 11의 등가 회로도는 8개의 단위 픽셀들을 포함하는 픽셀 그룹의 등가회로도일 수 있다.
8개의 단위 픽셀들을 포함하는 픽셀 그룹은 8개의 단위 픽셀들을 포함하고, 상기 단위 픽셀들에 각각 포함되는 광전 변환 영역들(PD1 내지 PD8)을 포함할 수 있다.
예를들어, 제1 광전 변환 영역(PD1)은 제1 단위 픽셀에 포함될 수 있고, 제1 광전 변환 영역(PD1)과 제1 전송 트랜지스터(TX1)가 접속될 수 있다.
제1 전송 트랜지스터(TX1)는 로우 드라이버(120)로부터 제1 전송 신호(TS1)를 인가받을 수 있고, 인가받은 제1 전송 제어 신호(TS1)의 전압 레벨에 따라 제1 광전 변환 영역(PD1)에서 발생한 광전하를 센싱 노드(SN)로 전달할 수 있다.
마찬가지로, 제2 광전 변환 영역 내지 제8 광전 변환 영역들(PD2 내지 PD8)은 제2 전송 트랜지스터 내지 제8 전송 트랜지스터(TG2 내지 TG8)를 통해 센싱 노드(SN)와 각각 접속될 수 있다.
센싱 노드(SN)는 광전 변환 영역들(PD1 내지 PD8)로부터 수신한 광전하를 축적하고, 축적된 광전하에 대응하는 전압 신호를 출력할 수 있다.
센싱 노드(SN)는 예시적으로 단위 픽셀들에 각각 포함되는 8개의 플로팅 디퓨전 영역들이 접속되는 구성일 수 있으며, 센싱 노드(SN)의 정전 용량은 8개의 플로팅 디퓨전 영역들의 정전 용량의 합이될 수 있다.
센싱 노드(SN)는 이중 변환 이득 트랜지스터(DCGX)의 일측과 접속될 수 있으며, 이중 변환 이득 트랜지스터(DCGX)의 타측은 접지될 수 있다. 이중 변환 이득 트랜지스터(DCGX)에 인가되는 변환 이득 신호(DCGS)의 전압 레벨에 따라 센싱 노드(SN)의 정전 용량이 변화될 수 있다.
예를 들어, 이미지 센싱 장치가 고조도 환경에서 동작하는 경우, 광전 변환 영역(PD1 내지 PD8)들에서 각각 센싱 노드의 정전 용량을 넘어서는 양의 광전하들이 생성될 수 있고, 상기 광전하들이 센싱 노드(SN)로 전달될 수 있다.
센싱 노드(SN)의 포화 현상을 방지하기 위해, 고조도 촬영 환경에서 활성화 레벨의 전압을 갖는 변환 이득 신호를 인가할 수 있으며, 이에 따라 센싱 노드(SN)의 정전 용량이 이중 변환 이득 트랜지스터(DCGX)의 정전 용량만큼 증가할 수 있다.
본 발명의 일 실시 예에 따른 이미지 센싱 장치가 이중 변환 이득 트랜지스터(DCGX)를 포함함에 따라 센싱 노드(SN)의 정전 용량을 제어하고, 고 동적 범위를 확보할 수 있다.
구동 트랜지스터(DX)는 예시적으로 복수의 트랜지스터들이 접속된 회로의 등가 회로일 수 있다. 예를 들어, 구동 트랜지스터(DX)는 도 10에 도시된 제1 내지 제4 구동 트랜지스터 게이트들(DG1 내지 DG4)을 각각 포함하는 제1 내지 제4 구동 트랜지스터가 연결된 회로의 등가 회로일 수 있으며, 제1 내지 제4 구동 트랜지스터들이 상호 연결됨에 따라 구동 트랜지스터 게이트의 면적이 증가하는 효과를 얻을 수 있다.
선택 트랜지스터(SX)는 선택 신호(SS)를 인가받고, 인가받은 선택 신호에 따라 구동 트랜지스터(DX)가 증폭한 전압을 픽셀 신호(Pixel signal)로 출력할 수 있다.
또한, 센싱 노드(SN)는 리셋 트랜지스터(RX)와 접속될 수 있다. 센싱 노드(SN)와 접속되지 않는 리셋 트랜지스터(RX)의 타측은 픽셀 전압(VDD)에 접속될 수 있다. 리셋 트랜지스터(RX)에 인가되는 리셋 신호(RS)가 활성화 레벨의 전압을 갖는 경우, 리셋 트랜지스터(RX)와 접속된 소자들의 전압을 픽셀 전압(VDD) 레벨로 리셋 시킬 수 있다.
리셋 트랜지스터(RX)가 픽셀 그룹에 포함되는 소자들을 픽셀 전압(VDD) 레벨로 리셋 시킴으로써 각 광전 변환 영역들(PD1, PD2, PD3, PD4)에서 수집된 광전하의 양을 정확하게 검출할 수 있다.
구동 트랜지스터(DX)의 게이트는 센싱 노드(SN)와 접속될 수 있다. 구동 트랜지스터(DX)는 센싱 노드(SN)의 전압을 증폭하는 소스 팔로워(source follower) 트랜지스터로 동작할 수 있다.
구동 트랜지스터(DX)의 일측은 픽셀 전압(VDD)에 접속되고, 타측은 선택 트랜지스터(SX)와 접속될 수 있다.
선택 트랜지스터(SX)는 선택 신호(SS)를 인가받고, 인가받은 선택 신호에 따라 구동 트랜지스터(DX)가 증폭한 전압을 픽셀 신호(Pixel signal)로 출력할 수 있다.
선택 트랜지스터(SX)는 예시적으로 복수의 트랜지스터들이 접속된 회로의 등가 회로일 수 있다. 예를 들어, 선택 트랜지스터(SX)는 도 10에 도시된 제1 내지 제2 선택 트랜지스터 게이트들(SG1, SG2)을 각각 포함하는 제1 내지 제2 선택 트랜지스터가 연결된 회로의 등가 회로일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (16)
- 단위 픽셀의 제1 꼭지점에 인접하게 배치되는 플로팅 디퓨전 영역;
상기 플로팅 디퓨전 영역과 접하는 전송 게이트;
상기 단위 픽셀의 제2 꼭지점에 인접하게 배치되는 소스 영역;
상기 단위 픽셀의 제3 꼭지점에 인접하게 배치되는 드레인 영역; 및
상기 소스 영역 및 상기 드레인 영역 사이에 위치하는 픽셀 트랜지스터 게이트를 포함하고,
상기 제2 꼭지점 및 상기 제3 꼭지점은 상기 단위 픽셀의 대각선 방향으로 위치하는 이미지 센싱 장치.
- 제1 항에 있어서,
상기 픽셀 트랜지스터 게이트는 구동 트랜지스터 게이트, 선택 트랜지스터 게이트 또는 리셋 트랜지스터 게이트 중 어느 하나인 이미지 센싱 장치.
- 제1 항에 있어서,
상기 단위 픽셀은 기판 내에 형성되고, 입사광에 대응하는 광전하를 생성하는 광전 변환 영역을 더 포함하고,
상기 전송 게이트는 상기 기판의 일면으로부터 상기 광전 변환 영역을 향해 연장되는 리세스 게이트를 포함하는 이미지 센싱 장치.
- 제1 항에 있어서,
상기 단위 픽셀은,
제4 꼭지점에 인접하게 배치되는 콘택 영역을 포함하고, 상기 콘택 영역에 기판 전압이 인가되는 이미지 센싱 장치.
- 제1 항에 있어서,
상기 단위 픽셀은 기판 내에 형성되고, 입사광에 대응하는 광전하를 생성하는 광전 변환 영역; 및,
상기 광전 변환 영역을 인접한 다른 단위 픽셀과 분리하는 분리 영역을 더 포함하는 이미지 센싱 장치.
- 서로 인접하는 4개의 단위 픽셀들로 구성되는 픽셀 그룹을 포함하고,
상기 각각의 단위 픽셀들은,
상기 단위 픽셀의 제1 꼭지점에 인접하게 배치되는 플로팅 디퓨전 영역;
상기 플로팅 디퓨전 영역과 접하는 전송 게이트;
상기 단위 픽셀의 제2 꼭지점에 인접하게 배치되는 소스 영역;
상기 단위 픽셀의 제3 꼭지점에 인접하게 배치되는 드레인 영역; 및
상기 소스 영역 및 상기 드레인 영역 사이에 위치하는 픽셀 트랜지스터 게이트를 포함하고,
상기 제2 꼭지점 및 상기 제3 꼭지점은 상기 단위 픽셀의 대각선 방향으로 위치하는 이미지 센싱 장치.
- 제6 항에 있어서,
상기 픽셀 그룹이 포함하는 상기 픽셀 트랜지스터 게이트들 중 두 개는 구동 트랜지스터 게이트이고, 상기 구동 트랜지스터 게이트들은 서로 접속되는 이미지 센싱 장치.
- 제6 항에 있어서,
상기 픽셀 그룹이 포함하는 상기 픽셀 트랜지스터 게이트들 중 적어도 하나는 이중 변환 이득 트랜지스터 게이트인 이미지 센싱 장치.
- 제6 항에 있어서,
상기 픽셀 그룹이 포함하는 상기 단위 픽셀들의 제1 꼭지점들은 상기 픽셀 그룹의 중심에 인접하게 위치하는 이미지 센싱 장치.
- 제9 항에 있어서,
상기 픽셀 그룹이 포함하는 상기 플로팅 디퓨전 영역들은 상기 어레이의 중심에 인접하게 위치하는 이미지 센싱 장치.
- 제10 항에 있어서,
상기 어레이에 포함되는 상기 플로팅 디퓨전 영역들은 전기적으로 접속되는 이미지 센싱 장치.
- 제6 항에 있어서,
상기 픽셀 그룹이 포함하는 상기 단위 픽셀들의 제1 꼭지점들은 각 단위 픽셀들의 중심으로부터 동일한 방향에 위치하는 이미지 센싱 장치.
- 서로 인접하고, 2X4 매트릭스를 이루는 8개의 단위 픽셀들로 구성되는 픽셀 그룹을 포함하고,
상기 각각의 단위 픽셀들은
상기 단위 픽셀의 제1 꼭지점에 인접하게 배치되는 플로팅 디퓨전 영역;
상기 플로팅 디퓨전 영역과 접하는 전송 게이트;
상기 단위 픽셀의 제2 꼭지점에 인접하게 배치되는 소스 영역;
상기 단위 픽셀의 제3 꼭지점에 인접하게 배치되는 드레인 영역; 및
상기 소스 영역 및 상기 드레인 영역 사이에 위치하는 픽셀 트랜지스터 게이트를 포함하고,
상기 제2 꼭지점 및 상기 제3 꼭지점은 상기 단위 픽셀의 대각선 방향으로 위치하는 이미지 센싱 장치.
- 제13 항에 있어서,
상기 픽셀 그룹이 포함하는 상기 픽셀 트랜지스터 게이트들 중 4 개는 구동 트랜지스터 게이트이고,
상기 구동 트랜지스터 게이트들은 서로 접속되는 이미지 센싱 장치.
- 제13 항에 있어서,
상기 픽셀 그룹이 포함하는 상기 픽셀 트랜지스터 게이트들 중 적어도 하나는 이중 변환 이득 트랜지스터 게이트인 이미지 센싱 장치.
- 제13 항에 있어서,
상기 어레이에 포함되는 상기 플로팅 디퓨전 영역들은 전기적으로 접속되는 이미지 센싱 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210127013A KR20230044648A (ko) | 2021-09-27 | 2021-09-27 | 이미지 센싱 장치 |
| CN202210841028.2A CN115883995A (zh) | 2021-09-27 | 2022-07-18 | 图像感测装置 |
| US17/870,117 US20230094071A1 (en) | 2021-09-27 | 2022-07-21 | Image sensing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210127013A KR20230044648A (ko) | 2021-09-27 | 2021-09-27 | 이미지 센싱 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230044648A true KR20230044648A (ko) | 2023-04-04 |
Family
ID=85706141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210127013A KR20230044648A (ko) | 2021-09-27 | 2021-09-27 | 이미지 센싱 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230094071A1 (ko) |
| KR (1) | KR20230044648A (ko) |
| CN (1) | CN115883995A (ko) |
-
2021
- 2021-09-27 KR KR1020210127013A patent/KR20230044648A/ko unknown
-
2022
- 2022-07-18 CN CN202210841028.2A patent/CN115883995A/zh active Pending
- 2022-07-21 US US17/870,117 patent/US20230094071A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230094071A1 (en) | 2023-03-30 |
| CN115883995A (zh) | 2023-03-31 |
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