KR20160025939A - 이미지 센서, 및 상기 이미지 센서의 픽셀 - Google Patents

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Abstract

본 발명의 실시예에 따른 이미지 센서의 픽셀은, 게이트의 하부에 형성되고, 제1 농도로 도핑(doping)되는 웰(well), 상기 웰을 전기적으로 분리하는 STI(Shallow Trench Isolation), 및 상기 웰과 상기 STI의 경계들 중 적어도 하나의 경계에 인접하고, 상기 제1 농도보다 높은 제2 농도로 도핑되는 채널 스톱(channel stop)을 포함한다.

Description

이미지 센서, 및 상기 이미지 센서의 픽셀{AN IMAGE SENSOR, AND A PIXEL OF THE IMAGE SENSOR}
본 발명의 개념에 따른 실시예는 이미지 센서, 및 상기 이미지 센서의 픽셀에 관한 것으로, 보다 상세하게는 소형화된 픽셀이 생성하는 신호의 노이즈를 감소시킬 수 있는 이미지 센서, 및 상기 이미지 센서의 픽셀에 관한 것이다.
CMOS 이미지 센서는 상보형 금속산화반도체(Complementary Metal-Oxide Semiconductor, CMOS)를 이용한 고체 촬상 소자이다. CMOS 이미지 센서는 고전압 아날로그 회로를 가지는 CCD 이미지 센서와 비교해 제조 단가가 낮고 소자의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, 개발 초기보다 CMOS 이미지 센서의 성능이 향상되어 스마트폰, 디지털 카메라 등의 휴대용 기기를 비롯한 가전 제품에 주로 CMOS 이미지 센서가 탑재되고 있다.
CMOS 이미지 센서를 구성하는 픽셀 어레이(pixel array)는 각 픽셀마다 광전 변환 소자를 포함한다. 상기 광전 변환 소자는 입사되는 빛의 양에 따라 가변되는 전기 신호를 생성하고 CMOS 이미지 센서는 상기 전기 신호를 처리하여 영상을 합성해낼 수 있다. 최근 고해상도 이미지에 대한 요구에 따라 CMOS 이미지 센서를 구성하는 픽셀은 보다 소형화될 것이 요구되고 있다.
소형화된 픽셀에 포함되는 소자들 간의 분리를 위해 주로 트랜치 공정(trench) 공정이 활용된다. 그러나, 상기 트랜치 공정으로 형성된 구조는 공정상 특성으로 인해 여러 가지의 노이즈(noise)를 유발할 수 있으므로, 이에 대한 개선이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 트랜치 공정으로 형성되는 구조를 갖는 소형화된 픽셀에서 픽셀 신호의 노이즈를 최소화할 수 있는 이미지 센서, 및 상기 이미지 센서의 픽셀을 제공함에 있다.
본 발명의 실시예에 따른 이미지 센서의 픽셀은, 게이트의 하부에 형성되고, 제1 농도로 도핑(doping)되는 웰(well), 상기 웰을 전기적으로 분리하는 STI(Shallow Trench Isolation), 및 상기 웰과 상기 STI의 경계들 중 적어도 하나의 경계에 인접하고, 상기 제1 농도보다 높은 제2 농도로 도핑되는 채널 스톱(channel stop)을 포함한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 안쪽에 위치하고, 상기 채널 스톱은 상기 제1 경계와 상기 제2 경계에 인접한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 안쪽에 위치하고, 상기 채널 스톱은 상기 제1 경계와 상기 제2 경계 중 어느 하나에 인접한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계 중 어느 하나는 상기 게이트의 바깥쪽에 위치하고, 상기 채널 스톱은 상기 게이트의 바깥쪽에 위치하는 경계에 인접한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 바깥쪽에 위치하고, 상기 채널 스톱은 상기 제1 경계와 상기 제2 경계에 인접한다.
실시예에 따라, 상기 웰은 상기 게이트를 중심으로 꺾인 형태로 형성되고, 상기 웰과 상기 STI의 상기 경계들은 제1 코너를 포함하고, 상기 제1 코너는 상기 게이트의 안쪽에 위치하고, 상기 채널 스톱은 상기 제1 코너에 인접한다.
실시예에 따라, 상기 웰은 상기 게이트를 중심으로 꺾인 형태로 형성되고, 상기 웰과 상기 STI의 상기 경계들은 제1 코너를 포함하고, 상기 제1 코너는 상기 게이트의 바깥쪽에 위치하고, 상기 채널 스톱은 상기 제1 코너에 인접한다.
실시예에 따라, 상기 게이트는 소스 팔로워(source follower)의 게이트이다.
본 발명의 실시예에 따른 이미지 센서는 각각이 입사광에 대응하는 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이, 상기 픽셀 신호를 아날로그 디지털 변환(analog-digital conversion)하여 디지털 픽셀 신호를 생성하는 리드아웃 회로, 및 상기 픽셀 어레이와 상기 리드아웃 회로를 제어하는 타이밍 제네레이터를 포함하며, 상기 복수의 픽셀들 각각은, 게이트의 하부에 형성되고, 제1 농도로 도핑(doping)되는 웰(well), 상기 웰을 전기적으로 분리하는 STI(Shallow Trench Isolation), 및 상기 웰과 상기 STI의 경계들 중 적어도 하나의 경계에 인접하고, 상기 제1 농도보다 높은 제2 농도로 도핑되는 채널 스톱(channel stop)을 포함한다.
실시예에 따라, 상기 복수의 픽셀들 각각은, 상기 복수의 픽셀들 각각에 인접하는 적어도 하나의 픽셀과 플로팅 디퓨젼(floating diffusion)을 공유한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 안쪽에 위치하고, 상기 채널 스톱은 상기 제1 경계와 상기 제2 경계에 인접한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 안쪽에 위치하고, 상기 채널 스톱은 상기 제1 경계와 상기 제2 경계 중 어느 하나에 인접한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계 중 어느 하나는 상기 게이트의 바깥쪽에 위치하고, 상기 채널 스톱은 상기 게이트의 바깥쪽에 위치하는 경계에 인접한다.
실시예에 따라, 상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 바깥쪽에 위치하고, 상기 채널 스톱은 상기 제1 경계와 상기 제2 경계에 인접한다.
실시예에 따라, 상기 웰은 상기 게이트를 중심으로 꺾인 형태로 형성되고, 상기 웰과 상기 STI의 상기 경계들은 제1 코너를 포함하고, 상기 제1 코너는 상기 게이트의 안쪽에 위치하고, 상기 채널 스톱은 상기 제1 코너에 인접한다.
실시예에 따라, 상기 웰은 상기 게이트를 중심으로 꺾인 형태로 형성되고, 상기 웰과 상기 STI의 상기 경계들은 제1 코너를 포함하고, 상기 제1 코너는 상기 게이트의 바깥쪽에 위치하고, 상기 채널 스톱은 상기 제1 코너에 인접한다.
실시예에 따라, 상기 게이트는 소스 팔로워(source follower)의 게이트이다.
본 발명의 실시예에 따른 이미지 센서의 픽셀은, 입사광의 세기에 따라 생성되는 광전하를 축적하는 포토 다이오드, 상기 광전하가 전송되는 플로팅 디퓨젼에 접속되는 서플먼트(supplement) 트랜지스터의 게이트의 하부에 형성되고, 제1 농도로 도핑(doping)되는 웰(well), 상기 웰을 전기적으로 분리하는 STI(Shallow Trench Isolation), 및 상기 웰과 상기 STI의 경계들 중 적어도 하나의 경계에 인접하고, 상기 제1 농도보다 높은 제2 농도로 도핑되는 채널 스톱(channel stop)을 포함한다.
실시예에 따라, 상기 서플먼트 트랜지스터는 소스 팔로워이다.
실시예에 따라, 상기 픽셀은, 상기 픽셀에 인접하는 적어도 하나의 픽셀과 상기 플로팅 디퓨젼을 공유한다.
본 발명의 실시예에 따른 이미지 센서, 및 상기 이미지 센서의 픽셀에 의하면, STI(Shallow Trench Isolation) 에지에서 발생되는 트랩 현상을 억제하여 상기 트랩 현상으로 인한 노이즈 발생을 최소화할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 일 실시예를 나타내는 도면이다.
도 3은 도 2의 픽셀의 레이아웃의 본 발명의 비교예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 4는 도 2의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 5는 도 2의 픽셀의 레이아웃의 본 발명의 다른 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 6은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 다른 실시예를 나타내는 도면이다.
도 7은 도 6의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 8은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 또 다른 실시예를 나타내는 도면이다.
도 9는 도 8의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 10은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 또 다른 실시예를 나타내는 도면이다.
도 11은 도 10의 픽셀의 레이아웃의 본 발명의 비교예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 12는 도 10의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 13은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 또 다른 실시예를 나타내는 도면이다.
도 14는 도 13의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 15는 도 2에 도시된 픽셀의 레이아웃을 포함하는 픽셀 그룹의 일 실시예를 나타낸 도면이다.
도 16은 도 15에 도시된 픽셀 그룹을 나타내는 회로도이다.
도 17은 도 2에 도시된 픽셀의 레이아웃을 포함하는 픽셀 그룹의 다른 실시예를 나타낸 도면이다.
도 18은 도 17에 도시된 픽셀 그룹을 나타내는 회로도이다.
도 19는 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.
도 20은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 1을 참조하면, 이미지 처리 시스템(100)은 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
이미지 처리 시스템(100)은 광학 렌즈(103), CMOS 이미지 센서(110), 디지털 신호 프로세서(digital signal processor(DSP); 200), 및 디스플레이(300)를 포함한다. 각 구성 요소(110과 200)는 칩(chip)으로 구현될 수 있다.
CMOS 이미지 센서(110)는 광학 렌즈(103)를 통하여 입력된(또는 캡쳐된(captured)) 피사체(101)에 대한 디지털 픽셀 신호(DPS)를 생성할 수 있다.
CMOS 이미지 센서(110)는 픽셀(또는 APS(active pixel sensor)) 어레이 (120), 로우 드라이버(130), 타이밍 생성기(140), 상관 이중 샘플링(correlated double sampling(CDS)) 블록(150), 비교기 블록(152), 및 아날로그-디지털 변환 블록(analog-to-digital conversion(ADC) block; 154), 제어 레지스터 블록(160), 램프 신호 생성기(170), 및 버퍼(180)를 포함한다.
픽셀 어레이(120)는 매트릭스(matrix) 형태로 배열된 복수의 픽셀들(10)을 포함한다. 픽셀 어레이(120)와 복수의 픽셀들(10) 각각의 구조와 작동은 도 2부터 도 18을 참조하여 상세히 설명될 것이다. 복수의 픽셀들(10)이 하나의 픽셀 어레이(120)를 구성한다는 점에서 복수의 픽셀들(10) 각각은 단위 픽셀(unit pixel)로 불릴 수 있다.
로우 드라이버(130)는, 타이밍 생성기(140)의 제어에 따라, 복수의 픽셀들 (10) 각각의 동작을 제어하기 위한 복수의 제어 신호들을 픽셀 어레이(120)로 전송할 수 있다. 상기 복수의 제어 신호들은 도 16, 및 도 18을 참조하여 상세히 설명될 것이다.
타이밍 생성기(140)는, 제어 레지스터 블록(160)의 제어에 따라, 로우 드라이버(130), CDS 블록(150), ADC 블록(154), 및 램프 신호 생성기(170)의 작동을 제어한다.
CDS 블록(150)은 픽셀 어레이(120)에 구현된 복수의 컬럼 라인들 각각으로부터 출력된 각 픽셀 신호(P1~Pm; m은 자연수)에 대해 상관 이중 샘플링을 수행한다.
비교기 블록(152)은 CDS 블록(150)으로부터 출력된 복수의 상관 이중 샘플된 픽셀 신호들 각각과 램프 신호 생성기(170)로부터 출력된 램프 신호를 서로 비교(예컨대, 전압 레벨을 비교)하고, 비교의 결과에 따라 복수의 비교 신호들을 출력한다.
ADC 블록(154)은 비교기 블록(152)으로부터 출력된 복수의 비교 신호들 각각을 디지털 신호로 변환하고, 복수의 디지털 신호들을 버퍼(180)로 출력한다.
CDS 블록(150), 비교기 블록(152), 및 ADC 블록(154)은 리드아웃 회로(readout circuit)로 불릴 수 있다.
제어 레지스터 블록(160)은, DSP(200)의 제어에 따라, 타이밍 생성기(140), 램프 신호 생성기(170), 및 버퍼(180)의 작동을 제어한다.
버퍼(180)는 ADC 블록(154)으로부터 출력된 복수의 디지털 신호들에 각각 대응되는 복수의 디지털 픽셀 신호(DPS)들을 DSP(200)로 전송한다.
DSP(200)는 이미지 신호 프로세서(210), 센서 컨트롤러(220), 및 인터페이스 (230)를 포함한다.
이미지 신호 프로세서(210)는 제어 레지스터 블록(160)을 제어하는 센서 컨트롤러(220)와, 인터페이스(210)를 제어한다. 실시 예에 따라, 이미지 센서(110)와 DSP(200) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 다른 실시 예에 따라, 이미지 센서(110)와 이미지 신호 프로세서(210) 각각은 칩으로 구현되고 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다. 또 다른 실시 예에 따라, 이미지 센서(110)와 이미지 신호 프로세서(210)는 하나의 칩으로 구현될 수도 있다.
이미지 신호 프로세서(210)는 버퍼(180)로부터 전송된 디지털 픽셀 신호(DPS)들을 처리하고, 처리된 이미지 데이터(IDATA)를 인터페이스(230)로 전송한다.
센서 컨트롤러(220)는, 이미지 신호 프로세서(210)의 제어에 따라, 제어 레지스터 블록(160)을 제어하기 위한 다양한 제어 신호들을 생성한다.
인터페이스(230)는 이미지 신호 프로세서(210)에서 처리된 이미지 데이터를 디스플레이(300)로 전송한다.
디스플레이(300)는 인터페이스(230)로부터 출력된 이미지 데이터를 디스플레이한다. 예컨대, 디스플레이(300)는 TFT-LCD(thin film transistor-liq0id crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.
도 2는 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 일 실시예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 픽셀의 레이아웃(10A)은 도 1에 도시된 픽셀(10)에 포함되는 각 소자들의 배치 상태를 나타내고 있다. 픽셀의 레이아웃(10A)은 DTI(Deep Trench Isolation) 영역(50), 및 액티브 영역(active area, 51)을 포함할 수 있다.
DTI 영역(50)은 서로 인접하는 다른 픽셀(미도시)의 액티브 영역(미도시)과의 전기적 또는 광학적인 분리를 위해 액티브 영역(51)의 테두리에 형성될 수 있다.
DTI 공정(process)으로 형성된 DTI 영역(50)에는 하프늄 옥사이드(hafnium oxide) 등의 산화물(oxide), 및/또는 폴리실리콘(polysilicon) 등이 채워질 수 있다.
예컨대, DTI 영역(50)은 반사율이 높은 보론(boron)이 도핑된 폴리 실리콘막(poly silicon)으로 형성될 수 있으나, 이에 한정되지 않는다.
DTI 영역(50)은 액티브 영역끼리의 캐리어(carrier) 교환으로 신호 대 잡음비(signal-to-noise ratio)를 저하시키는 전기적 크로스토크(electric crosstalk) 현상을 방지할 수 있다. 또한, DTI 영역(50)의 측벽은 빛의 반사율이 높은 물질로 도핑(doping)되어 액티브 영역(51)으로 입사되는 빛이 인접하는 다른 액티브 영역(미도시)으로 투과하여 신호 대 잡음비를 저하시키는 광학적 크로스토크(optical crosstalk) 현상을 방지할 수 있다. 예컨대, DTI 영역(50)의 측벽은 반사율이 높은 보론(boron)이 도핑된 폴리 실리콘막(poly silicon)으로 형성될 수 있으나, 이에 한정되지 않는다.
액티브 영역(51)은 STI(Shallow Trench Isolation, 52), 플로팅 디퓨젼(floating diffusion, 54), 전송 트랜지스터(transfer transistor)의 게이트(gate)(56), 접지 단자(ground, 58) 서플먼트 트랜지스터(supplement transistor)의 게이트(60), 및 웰(62)을 포함할 수 있다.
액티브 영역(51)에 포함되는 각각의 소자들의 배치는 도 2에 한정되지 않고 얼마든지 설계 변경이 가능할 수 있다.
STI(52)는 DTI 영역(50)의 안쪽에서 각 소자들(예컨대, 웰(62))의 주변에 형성될 수 있다. STI(52)는 상기 각 소자들끼리의 전기적인 분리를 위해 STI 공정으로 형성될 수 있고, DTI 영역(50)에 비해 얕은 깊이를 가질 수 있다. STI(52)의 내부는 DTI 영역(50)과 실질적으로 동일한 물질로 이루어질 수 있다.
플로팅 디퓨젼(54)은 전송 트랜지스터의 게이트(56)와 인접하여 형성될 수 있고, 도 2와 같이 DTI 영역(50)과 플로팅 디퓨젼(54)의 사이에 STI(52)가 형성되거나 바로 DTI 영역(50)과 인접하여 형성될 수 있다. 플로팅 디퓨젼(54)은 포토 다이오드(예컨대, 도 16의 PD1,PD2)에 축적된 광전하가 전송 트랜지스터(예컨대, 도 16의 TX1,TX2)를 통해 전송되어 축적되는 노드(node)이다.
전송 트랜지스터의 게이트(56)는 도 16 및 도 18에서 후술하는 바와 같이 전송 제어 신호(TG~TG4)를 입력받을 수 있다. 전송 트랜지스터의 게이트(56)는 폴리 실리콘(poly silicon)으로 형성될 수 있다.
접지 단자(58)는 픽셀(10)의 동작에 필요한 접지 전압을 공급할 수 있다. 예컨대, 접지 단자(606)는 포토 다이오드(예컨대, 도 16의 PD1,PD2)의 일측단에 접지 전압을 공급할 수 있다.
서플먼트 트랜지스터의 게이트(60)는 도 16 및 도 18에서 후술하는 바와 같이 서플먼트 트랜지스터에 대응하는 제어 신호(예컨대, 도 16의 RG)를 입력받거나, 플로팅 디퓨젼(54)에 연결될 수 있다. 상기 서플먼트 트랜지스터는 리셋 트랜지스터(reset transistor), 드라이브 트랜지스터(drive transistor) 및 선택 트랜지스터(select transistor) 중 어느 하나일 수 있다.
웰(62)은 P 타입(P-type) 또는 N 타입(N-type)으로 도핑된 영역으로, 각 소자들 간(예컨대, 서플먼트 트랜지스터와 포토 다이오드)의 전기적인 분리를 위해 형성될 수 있다. 웰(62)에는 높은 농도(예컨대, p++ 또는 n++)로 도핑된 영역이 형성될 수 있고, 상기 높은 농도로 도핑된 영역은 상기 서플먼트 트랜지스터의 소스 단자 및/또는 드레인 단자로서의 역할을 할 수 있다. 웰(62)은 상기 높은 농도로 도핑된 영역을 전기적으로 절연시킬 수 있다.
즉, 서플먼트 트랜지스터의 게이트(60)를 중심으로 좌우로 일직선 형태로 형성된 웰(62)에 높은 농도로 도핑된 영역은 상기 서플먼트 트랜지스터의 소스 단자 및/또는 드레인 단자로서의 역할을 할 수 있다.
도 2에서와 같이 픽셀의 레이아웃(10A)이 2 개의 트랜지스터(전송 트랜지스터 및 서플먼트 트랜지스터) 만을 포함하므로, 픽셀 어레이(120)의 집적도가 향상될 수 있다.
도 3은 도 2의 픽셀의 레이아웃의 본 발명의 비교예에 따른 단면과 포텐셜을 나타낸 도면이다. 도 4는 도 2의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다. 도 5는 도 2의 픽셀의 레이아웃의 본 발명의 다른 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 1 내지 도 5를 참조하면, 도 3에는 도 2의 A-A'를 따라 수직으로 자른 픽셀의 레이아웃(10A)의 본 발명의 비교예에 따른 단면(10A-1) 및 A-A'를 따라 분포된 포텐셜(10A-1P)이 도시되어 있다.
픽셀의 레이아웃(10A)의 본 발명의 비교예에 따른 단면(10A-1)은 도 2에서 설명된 STI(52), 서플먼트 트랜지스터의 게이트(60), 및 웰(62) 이외에 게이트 절연막(gate insulator film, 61)을 더 포함할 수 있다.
픽셀의 레이아웃(10A)의 단면(10A-1)은 FSI(Front Side Illumination) 구조 또는 BSI(Back Side Illumination) 구조로 구현될 수 있으며, 포토 다이오드, 배선층, 컬러 필터(color filter), 마이크로 렌즈(micro lens) 등을 더 포함할 수 있으나 본 명세서에서는 설명을 생략하기로 한다.
게이트 절연막(61)은 서플먼트 트랜지스터의 게이트(60), 및 웰(62) 사이에 서플먼트 트랜지스터의 게이트(60)와 상응하도록 형성될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
게이트 절연막(61)은 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질일 수 있고, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합 등을 원자층 증착법으로 형성된 것일 수 있다.
서플먼트 트랜지스터의 게이트(60)의 하부에 인접한 웰(62)에는 서플먼트 트랜지스터의 게이트(60)에 인가되는 전압(예컨대, 임계 전압(threshold voltage)의 이상 또는 이하의 전압)에 따라 채널(channel)이 형성될 수 있다. 상기 채널을 통해 상기 서플먼트 트랜지스터의 소스로부터 드레인으로 전하가 이동할 수 있다.
STI(52)과 웰(62)의 경계들은 제1 경계(B1)와 제2 경계(B2)를 포함할 수 있고, 제1 경계(B1)와 제2 경계(B2)는 각각 서플먼트 트랜지스터의 게이트(60)의 안쪽에 위치할 수 있다.
STI(52)는 트렌치 공정에 의해 형성되므로, STI(52)와 웰(62)이 접촉하는 표면인 STI 에지들(SE1, SE2)에 트랩(trap) 현상이 발생될 수 있다. 상기 트랩 현상은 서플먼트 트랜지스터의 게이트(60)의 하부의 채널을 통해 이동하여야할 전하들이 랜덤(random)하게 STI 에지들(SE1, SE2)에 트랩(trap)되고 디트랩(de-trap)되는 현상을 의미한다.
상기 트랩 현상에 의해 STI 에지들(SE1, SE2)에 전하들이 이동하지 않고 트랩될 수 있고, 트랩되어 있는 전하들로 인해 상기 서플먼트 트랜지스터의 임계 전압이 가변될 수 있다. 가변되는 임계 전압은 상기 서플먼트 트랜지스터의 드레인 전류(drain current)를 변경시켜, 픽셀 신호(P1~Pm)에 RTN(Random Telegraph Noise)을 유발할 수 있다. 상기 RTN은 결과적으로 이미지 품질을 저하시키는 요인이 되므로 최소화할 것이 요구된다.
A-A'를 따라 분포된 포텐셜(10A-1P)은 게이트 절연막(61)과 웰(62) 또는 STI(52)이 접촉하는 표면과 인접한 영역(즉, 채널이 형성될 수 있는 영역)에서의 포텐셜을 나타낸다. 이는 이후 설명되는 포텐셜에 대해서도 동일하다.
STI(52)는 절연 물질로 이루어진바 포텐셜이 나타나지 않고, 제1 경계(B1)와 제2 경계(B2) 사이에서 웰(62)은 균일한 농도로 도핑되는바 균일한 포텐셜이 나타난다.
상기 포텐셜은 하이 포텐셜(PH)과 로우 포텐셜(PL) 사이의 값을 가질 수 있고, 채널을 통해 이동하는 전하를 전자(electron, e)로 가정하면 상기 포텐셜이 로우 포텐셜(PL)에 가까울수록 전자(e)의 이동이 쉬워진다. 도 3에서 4개의 전자들(e)의 분포는 이동하는 전자들(e)의 개략적인 분포를 나타내며, 균일한 포텐셜에 의해 제1 경계(B1)와 제2 경계(B2) 사이에서 균일하게 전자들(e)이 이동할 수 있다. 따라서, 제1 경계(B1)와 제2 경계(B2)에 인접한 STI 에지들(SE1, SE2)에서 트랩 현상이 발생되고, 픽셀 신호(P1~Pm)에 상기 RTN이 유발될 수 있다.
도 4에는 도 2의 A-A'를 따라 수직으로 자른 픽셀의 레이아웃(10A)의 본 발명의 일 실시예에 따른 단면(10A-2) 및 A-A'를 따라 분포된 포텐셜(10A-2P)이 도시되어 있다.
픽셀의 레이아웃(10A)의 본 발명의 일 실시예에 따른 단면(10A-2)은 도 2 및 도 3에서 설명된 STI(52), 서플먼트 트랜지스터의 게이트(60), 게이트 절연막(61), 및 웰(62) 이외에 채널 스톱(channel stop, 65)을 더 포함할 수 있다.
채널 스톱(65)은 웰(62)의 내부에서 제1 경계(B1)와 제2 경계(B2)에 인접하고, 게이트 절연막(61)에 인접하도록 형성될 수 있다. 즉, 채널 스톱(65)은 트랩(trap) 현상이 발생되는 STI 에지들(SE1, SE2)에 대응하는 위치에 형성될 수 있다.
비록, 도 4에서는 도 2의 A-A'를 따라 수직으로 자른 부분의 채널 스톱(65) 만이 도시되어 있으나, 채널 스톱(65)은 서플먼트 트랜지스터의 게이트(60) 전체에 걸쳐 서플먼트 트랜지스터의 게이트(60) 하부의 채널 길이(channel length) 방향으로 길게 형성될 수 있다.
채널 스톱(65)은 이온 주입(ion implantation) 공정에 의해 형성될 수 있고, 채널 스톱(65)의 도핑 농도는 웰(62)의 도핑 농도보다 높을 수 있다. 예컨대, 웰(62)이 P로 도핑될 경우, 채널 스톱(65)은 P+ 또는 P++로 도핑될 수 있다.
제1 경계(B1)와 제2 경계(B2) 각각에 인접한 채널 스톱(65) 각각의 폭(B1-B1' 또는 B2-B2')은 임의로 결정될 수 있고, 트랩 현상을 효과적으로 제거할 수 있도록 실험적으로 결정될 수 있다. 또한, 채널 스톱(65)은 실질적인 채널의 폭을 줄어들게 할 수 있고, 서플먼트 트랜지스터의 동작 특성을 저하시킬 수 있으므로 채널 스톱(65)의 폭은 이를 고려하여 결정되어야 한다.
A-A'를 따라 분포된 포텐셜(10A-2P)을 참조하면, 제1 경계(B1)와 제1 지점(B1') 사이 및 제2 경계(B2)와 제2 지점(B2') 사이 즉, 채널 스톱(65)이 형성된 영역에서는 포텐셜이 STI(52)로 갈수록 급격히 높아지게 된다.
따라서, 도 4에 도시된 전자들(e)의 분포에서 알 수 있듯이, 서플먼트 트랜지스터의 게이트(60)의 하부에서 채널로 형성되는 구간은 실질적으로 제1 지점(B1')과 제2 지점(B2') 사이가 된다. 즉, 채널이 형성되어 전자의 이동시, 제1 경계(B1)와 제2 경계(B2)로부터 일정 거리로 이격되어 전자들(e)이 이동함으로써 트랩 현상 발생이 억제될 수 있다.
도 5에는 도 2의 A-A'를 따라 수직으로 자른 픽셀의 레이아웃(10A)의 본 발명의 다른 실시예에 따른 단면(10A-3) 및 A-A'를 따라 분포된 포텐셜(10A-3P)이 도시되어 있다.
픽셀의 레이아웃(10A)의 본 발명의 다른 실시예에 따른 단면(10A-3)은 도 4에 도시된 단면(10A-2)과 달리 채널 스톱(65)이 웰(62)의 내부에서 제2 경계(B2)에만 인접하고, 게이트 절연막(61)에 인접하도록 형성될 수 있다. 도 5에서는 채널 스톱(65)이 제2 경계(B2)에만 인접하도록 형성되어 있으나, 본 발명의 범위는 이에 한정되지 않고 제1 경계(B1)에만 인접하도록 형성될 수도 있다.
A-A'를 따라 분포된 포텐셜(10A-3P)을 참조하면, 제2 경계(B2)와 제2 지점(B2') 사이 즉, 채널 스톱(65)이 형성된 영역에서는 포텐셜이 STI(52)로 갈수록 급격히 높아지게 된다.
따라서, 도 5에 도시된 전자들(e)의 분포에서 알 수 있듯이, 서플먼트 트랜지스터의 게이트(60)의 하부에서 채널로 형성되는 구간은 실질적으로 제1 경계(B1)과 제2 지점(B2') 사이가 된다. 즉, 채널이 형성되어 전자의 이동시, 제2 경계(B2)로부터 일정 거리로 이격되어 전자들(e)이 이동함으로써 트랩 현상 발생이 억제될 수 있다.
도 4에서 언급한 바와 같이, 채널 스톱(65)의 폭과 서플먼트 트랜지스터의 동작 특성 간에는 트레이드 오프(trade-off) 관계가 존재한다. 예컨대, RTN의 발생을 최소화시켜야 할 경우 도 4의 단면(10A-2)이 보다 효과적이나, 실질적인 채널의 폭을 더 확보할 필요가 있을 경우 도 5의 단면(10A-3)이 보다 효과적일 수 있다.
도 6은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 다른 실시예를 나타내는 도면이다. 도 7은 도 6의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 1 내지 도 7을 참조하면, 도 6의 픽셀의 레이아웃(10B)은 도 1에 도시된 픽셀(10)에 포함되는 각 소자들의 배치 상태를 나타내고 있다. 픽셀의 레이아웃(10B)은 도 2에 도시된 픽셀의 레이아웃(10A)과 달리 STI(52)와 웰(62) 간의 양쪽 경계가 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치하도록 구현될 수 있다.
도 7에는 도 6의 B-B'를 따라 수직으로 자른 픽셀의 레이아웃(10B)의 본 발명의 일 실시예에 따른 단면(10B-1) 및 B-B'를 따라 분포된 포텐셜(10B-1P)이 도시되어 있다.
픽셀의 레이아웃(10B)의 본 발명의 일 실시예에 따른 단면(10B-1)은 도 4에 도시된 단면(10A-2)과 달리 제3 경계(B3)와 제4 경계(B4)는 각각 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치할 수 있다.
제3 경계(B3)와 제4 경계(B4)는 제1 경계(B1)와 제2 경계(B2)와 마찬가지로 STI(52)과 웰(62)의 경계를 의미할 수 있다.
채널 스톱(65)이 웰(62)의 내부에서 제3 경계(B3)와 제4 경계(B4)에 인접하고, 게이트 절연막(61)에 인접하도록 형성될 수 있다.
원칙적으로는 제3 경계(B3)와 제4 경계(B4)가 각각 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치할 경우, 채널이 정상적으로 형성되지 않을 수 있으나 채널 스톱(65)에 의해 실질적인 채널이 서플먼트 트랜지스터의 게이트(60)의 안쪽에 상응하도록 형성될 수 있다.
B-B'를 따라 분포된 포텐셜(10B-1P)을 참조하면, 제3 경계(B3)와 제3 지점(B3') 사이, 및 제4 경계(B4)와 제4 지점(B4') 즉, 채널 스톱(65)이 형성된 영역에서는 포텐셜이 STI(52)로 갈수록 급격히 높아지게 된다.
따라서, 도 7에 도시된 전자들(e)의 분포에서 알 수 있듯이, 서플먼트 트랜지스터의 게이트(60)의 하부에서 채널로 형성되는 구간은 실질적으로 제3 지점(B3')과 제4 지점(B4') 사이가 된다. 즉, 채널이 형성되어 전자의 이동시, 제3 경계(B3) 및 제4 경계(B4)로부터 일정 거리로 이격되어 전자들(e)이 이동함으로써 트랩 현상 발생이 억제될 수 있다.
제3 경계(B3)와 제4 경계(B4)가 각각 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치함으로써, 실질적으로 채널을 형성하는 구간인 제3 지점(B3')과 제4 지점(B4') 사이가 넓어질 수 있어 실질적인 채널의 폭이 보다 확보될 수 있다.
도 8은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 또 다른 실시예를 나타내는 도면이다. 도 9는 도 8의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 1 내지 도 9를 참조하면, 도 8의 픽셀의 레이아웃(10C)은 도 1에 도시된 픽셀(10)에 포함되는 각 소자들의 배치 상태를 나타내고 있다. 픽셀의 레이아웃(10C)은 도 2에 도시된 픽셀의 레이아웃(10A)과 달리 STI(52)와 웰(62) 간의 경계들 중 어느 하나가 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치하도록 구현될 수 있다. 도 8에서는 아래쪽 경계가 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치하나 본 발명의 범위는 이에 한정되지 않는다.
도 9에는 도 8의 C-C'를 따라 수직으로 자른 픽셀의 레이아웃(10C)의 본 발명의 일 실시예에 따른 단면(10C-1) 및 C-C'를 따라 분포된 포텐셜(10C-1P)이 도시되어 있다.
픽셀의 레이아웃(10C)의 본 발명의 일 실시예에 따른 단면(10C-1)은 도 6에 도시된 단면(10B-1)과 달리 제5 경계(B5)와 제6 경계(B6) 중 제6 경계(B6) 만이 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치할 수 있다.
제5 경계(B5)와 제6 경계(B6)는 제1 경계(B1)와 제2 경계(B2)와 마찬가지로 STI(52)과 웰(62)의 경계를 의미할 수 있다.
채널 스톱(65)이 웰(62)의 내부에서 제6 경계(B6)에 인접하고, 게이트 절연막(61)에 인접하도록 형성될 수 있다.
C-C'를 따라 분포된 포텐셜(10C-1P)을 참조하면, 제6 경계(B6)와 제6 지점(B6') 사이 즉, 채널 스톱(65)이 형성된 영역 채널 스톱(65)이 형성된 영역에서는 포텐셜이 STI(52)로 갈수록 급격히 높아지게 된다.
따라서, 도 9에 도시된 전자들(e)의 분포에서 알 수 있듯이, 서플먼트 트랜지스터의 게이트(60)의 하부에서 채널로 형성되는 구간은 실질적으로 제5 경계(B5)와 제6 지점(B6') 사이가 된다. 즉, 채널이 형성되어 전자의 이동시, 제6 경계(B6)로부터 일정 거리로 이격되어 전자들(e)이 이동함으로써 트랩 현상 발생이 억제될 수 있다.
예컨대, RTN의 발생을 최소화시켜야 할 경우 도 7의 단면(10B-1)이 보다 효과적이나, 실질적인 채널의 폭을 더 확보할 필요가 있을 경우 도 9의 단면(10C-1)이 보다 효과적일 수 있다.
도 10은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 또 다른 실시예를 나타내는 도면이다. 도 11은 도 10의 픽셀의 레이아웃의 본 발명의 비교예에 따른 단면과 포텐셜을 나타낸 도면이다. 도 12는 도 10의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 1 내지 도 12를 참조하면, 도 10의 픽셀의 레이아웃(10D)은 도 1에 도시된 픽셀(10)에 포함되는 각 소자들의 배치 상태를 나타내고 있다. 픽셀의 레이아웃(10D)은 도 2에 도시된 픽셀의 레이아웃(10A)과 달리 서플먼트 트랜지스터의 게이트(60) 주변의 웰(62)은 서플먼트 트랜지스터의 게이트(60)를 중심으로 좌우가 꺾인 형태로 형성될 수 있다. 즉, 서플먼트 트랜지스터는 밴딩 트랜지스터(banding transistor)일 수 있다.
또한, 웰(62)이 꺾인 안쪽 코너와 바깥쪽 코너는 서플먼트 트랜지스터의 게이트(60)의 안쪽에 위치하도록 구현될 수 있다.
다른 실시예에 따라, 상기 안쪽 코너와 상기 바깥쪽 코너에 인접하는 STI(52)와 웰(62)의 경계는 지그재그(zig-zag) 형태로 구현될 수 있다.
도 11에 도시된 픽셀의 레이아웃(10D)의 본 발명의 비교예에 따른 단면(10D-1)은 도 3에 도시된 단면(10A-1)과 실질적으로 동일한 구조를 가진다.
STI(52)과 웰(62)의 경계들은 제1 코너(C1)와 제2 코너(C2)를 포함할 수 있고, 제1 코너(C1)와 제2 코너(C2)는 각각 상기 안쪽 코너와 상기 바깥쪽 코너를 의미할 수 있고, 서플먼트 트랜지스터의 게이트(60)의 안쪽에 위치할 수 있다.
D-D'를 따라 분포된 포텐셜(10D-1P)을 참조하면, 제1 코너(C1)와 제2 코너(C2) 사이에서 웰(62)은 균일한 농도로 도핑되나 제2 코너(C2)보다 제1 코너(C1)가 이동 거리가 짧은 숏 채널(short channel)이므로 제1 코너(C1)에서 제2 코너(C2)로 갈수록 하이 포텐셜(PH)에 가까워지는 포텐셜이 나타난다. 따라서, 제1 코너(C1)에서 전류가 보다 밀집되어 흐를 수 있다.
도 11에서와 같은 전자들(e)의 분포와 같이, 제1 코너(C1)에서 제2 코너(C2)로 갈수록 높아지는 포텐셜에 의해 STI 에지(SE4)보다 STI 에지(SE3)에서 심한 트랩 현상이 발생되어 상기 RTN이 유발될 수 있다.
도 12에 도시된 픽셀의 레이아웃(10D)의 본 발명의 일 실시예에 따른 단면(10D-2)은 도 11에 도시된 단면(10D-2)과 달리 채널 스톱(65)을 더 포함할 수 있다. 채널 스톱(65)은 웰(62)의 내부에서 제1 코너(C1)에 인접하고, 게이트 절연막(61)에 인접하도록 형성될 수 있다. 즉, 채널 스톱(65)은 트랩(trap) 현상이 심하게 발생되는 STI 에지(SE3)에 대응하는 위치에 형성될 수 있다.
비록, 도 12에서는 도 2의 D-D'를 따라 수직으로 자른 부분의 채널 스톱(65) 만이 도시되어 있으나, 채널 스톱(65)은 서플먼트 트랜지스터의 게이트(60) 전체에 걸쳐 서플먼트 트랜지스터의 게이트(60) 하부에서 상기 안쪽 코너의 채널 길이(channel length) 방향으로 길게 형성될 수 있다.
다른 실시예에 따라 STI 에지(SE4)에 대응하는 위치에도 채널 스톱(65)이 형성될 수 있다.
D-D'를 따라 분포된 포텐셜(10D-2P)을 참조하면, 제1 코너(C1)와 제7 지점(C1') 사이 즉, 채널 스톱(65)이 형성된 영역에서는 포텐셜이 STI(52)로 갈수록 급격히 높아지게 된다.
따라서, 도 12에 도시된 전자들(e)의 분포에서 알 수 있듯이, 서플먼트 트랜지스터의 게이트(60)의 하부에서 채널로 형성되는 구간은 실질적으로 제7 지점(C1')과 제2 코너(C2) 사이가 된다. 즉, 채널이 형성되어 전자의 이동시, 제1 코너(C1)로부터 일정 거리로 이격되어 전자들(e)이 이동함으로써 트랩 현상 발생이 억제될 수 있다.
도 13은 도 1에 도시된 픽셀 어레이의 픽셀의 레이아웃의 또 다른 실시예를 나타내는 도면이다. 도 14는 도 13의 픽셀의 레이아웃의 본 발명의 일 실시예에 따른 단면과 포텐셜을 나타낸 도면이다.
도 1 내지 도 14를 참조하면, 도 13의 픽셀의 레이아웃(10E)은 도 1에 도시된 픽셀(10)에 포함되는 각 소자들의 배치 상태를 나타내고 있다. 픽셀의 레이아웃(10E)은 도 10에 도시된 픽셀의 레이아웃(10D)과 달리 웰(62)이 꺾인 안쪽 코너와 바깥쪽 코너는 서플먼트 트랜지스터의 게이트(60)의 바깥쪽과 안쪽에 각각 위치하도록 구현될 수 있다.
다른 실시예에 따라, 웰(62)이 꺾인 바깥쪽 코너 역시 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 각각 위치하도록 구현될 수 있다.
도 14에는 도 13의 E-E'를 따라 수직으로 자른 픽셀의 레이아웃(10E)의 본 발명의 일 실시예에 따른 단면(10E-1) 및 E-E'를 따라 분포된 포텐셜(10E-1P)이 도시되어 있다.
픽셀의 레이아웃(10E)의 본 발명의 일 실시예에 따른 단면(10E-1)은 도 12에 도시된 단면(10D-2)과 달리 제3 코너(C3)와 제4 코너(C4)는 각각 서플먼트 트랜지스터의 게이트(60)의 바깥쪽과 안쪽에 위치할 수 있다.
제3 코너(C3)와 제4 코너(C4)는 제1 코너(C1)와 제2 코너(C2)와 마찬가지로 각각 상기 안쪽 코너와 상기 바깥쪽 코너를 의미할 수 있다.
채널 스톱(65)이 웰(62)의 내부에서 제3 코너(C3)에 인접하고, 게이트 절연막(61)에 인접하도록 형성될 수 있다.
원칙적으로는 제3 코너(C3)가 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치할 경우, 채널이 정상적으로 형성되지 않을 수 있으나 채널 스톱(65)에 의해 실질적인 채널이 서플먼트 트랜지스터의 게이트(60)의 안쪽에 상응하도록 형성될 수 있다.
E-E'를 따라 분포된 포텐셜(10E-1P)을 참조하면, 제3 코너(C3)와 제8 지점(C3') 즉, 채널 스톱(65)이 형성된 영역에서는 포텐셜이 STI(52)로 갈수록 급격히 높아지게 된다.
따라서, 도 14에 도시된 전자들(e)의 분포에서 알 수 있듯이, 서플먼트 트랜지스터의 게이트(60)의 하부에서 채널로 형성되는 구간은 실질적으로 제8 지점(C3')과 제4 코너(C4) 사이가 된다. 즉, 채널이 형성되어 전자의 이동시, 제3 코너(C3)로부터 일정 거리로 이격되어 전자들(e)이 이동함으로써 트랩 현상 발생이 억제될 수 있다. 또한, 제4 코너(C4) 주변에는 포텐셜이 높으므로 트랩 현상이 거의 발생되지 않는다.
제3 코너(C3)가 서플먼트 트랜지스터의 게이트(60)의 바깥쪽에 위치함으로써, 실질적으로 채널을 형성하는 구간이 넓어질 수 있어 실질적인 채널의 폭이 보다 확보될 수 있다.
도 2 내지 도 14의 설명에서는 서로 대응되는 레이아웃, 단면, 및 포텐셜 간의 차이점을 위주로 설명하였으며, 중복되는 설명은 생략되었다.
도 15는 도 2에 도시된 픽셀의 레이아웃을 포함하는 픽셀 그룹의 일 실시예를 나타낸 도면이다. 도 16은 도 15에 도시된 픽셀 그룹을 나타내는 회로도이다.
도 1 내지 도 16을 참조하면, 본 발명의 실시예에 따른 픽셀 그룹(20)은 제1 픽셀(20A)과 제2 픽셀(20B)을 포함할 수 있다. 여기서, 픽셀 그룹(20)은 서로 플로팅 디퓨젼(FD)을 공유하고, 플로팅 디퓨젼(FD)에 대응하는 신호를 생성하기 위한 트랜지스터들(예컨대, RX, SF)을 공유하는 픽셀들의 그룹을 의미한다.
제1 픽셀(20A)과 제2 픽셀(20B)은 서로 다른 로우(row)에 인접하도록 배치될 수 있다. 제1 픽셀(20A)과 제2 픽셀(20B)은 DTI 영역(30)에 의해 전기적으로 분리되어 있고, DTI 영역(30)은 도 2의 DTI 영역(50)과 실질적으로 동일하다.
제1 픽셀(20A)의 제1 액티브 영역(31A) 및 제2 픽셀(20B)의 제2 액티브 영역(31B)은 각각 도 2의 액티브 영역(51)과 실질적으로 동일하다. 즉, 제1 액티브 영역(31A)의 소자들(32A, 34A, 36A, 38A, 40A, 42A) 및 제2 액티브 영역(31B)의 소자들(32B, 34B, 36B, 38B, 40B, 42B)은 각각 도 2의 액티브 영역(51)의 소자들(52, 54, 56, 58, 60, 62)과 실질적으로 동일하다.
제1 픽셀(20A)과 제2 픽셀(20B) 각각의 플로팅 디퓨젼(34A, 34B)은 도전 라인(미도시)으로 서로 연결되어 하나의 노드로서 동작할 수 있다.
실시예에 따라, 각 픽셀(20A, 20B)은 도 16의 픽셀 전압(Vpix)을 공급하기 위한 픽셀 전압 단자(미도시)를 더 포함할 수 있다. 픽셀 전압(Vpix)은 전원 전압(VDD)일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
도 16에는 픽셀 그룹(20)에 해당하는 회로도가 도시되어 있다. 픽셀 그룹(20)은 플로팅 디퓨젼(FD)을 공유하는 제1 픽셀(20A)과 제2 픽셀(20B)을 포함한다.
제1 픽셀(20A)은 제1 포토 다이오드(PD1), 제1 전송 트랜지스터(TX1), 및 리셋 트랜지스터(RX)를 포함할 수 있고, 제2 픽셀(20B)은 제2 포토 다이오드(PD2), 제2 전송 트랜지스터(TX2), 및 소스 팔로워(source follower, SF)를 포함할 수 있다.
제1 전송 트랜지스터(TX1)의 게이트, 리셋 트랜지스터(RX)의 게이트, 제2 전송 트랜지스터(TX2)의 게이트, 소스 팔로워(SF)의 게이트, 및 플로팅 디퓨젼(FD)은 각각 도 15에서 전송 트랜지스터의 게이트(36A), 서플먼트 트랜지스터의 게이트(40A), 전송 트랜지스터의 게이트(36B), 서플먼트 트랜지스터의 게이트(40B), 및 플로팅 디퓨젼(34A, 34B)에 해당한다.
즉, 제1 픽셀(20A)의 서플먼트 트랜지스터는 리셋 트랜지스터(RX)로 동작하고, 제2 픽셀(20B)의 서플먼트 트랜지스터는 소스 팔로워(SF)로 동작할 수 있다.
제1 포토 다이오드(PD1), 및 제2 포토 다이오드(PD2) 각각은 이온 주입(ion implantation) 공정을 수행함으로써 반도체 기판(미도시) 내에 N타입(N-type) 또는 P타입(P-type)으로 형성될 수 있다. 제1 포토 다이오드(PD1), 및 제2 포토 다이오드(PD2) 각각은 광전 변환 소자로서 입사광의 세기에 따라 생성되는 광전하를 축적할 수 있다. 실시예에 따라, 제1 포토 다이오드(PD1), 및 제2 포토 다이오드(PD2) 각각은 포토 다이오드가 아닌 포토 트랜지스터(photo transistor), 핀드 포토다이오드(pinned photo diode) 또는 이들의 조합으로 구현될 수 있다.
제1 포토 다이오드(PD1), 및 제2 포토 다이오드(PD2) 각각은 높은 필팩터(fill-factor)를 얻기 위해, 제1 액티브 영역(31A), 및 제2 액티브 영역(31B) 각각의 하부의 거의 모든 영역에 걸쳐 형성될 수 있다. 상기 필팩터는 단위 픽셀의 면적과 수광 영역의 비율로 정의할 수 있으며, 그 값이 높을수록 수광 효율이 높다.
제1 전송 트랜지스터(TX1), 및 제2 전송 트랜지스터(TX2)는 각각의 게이트(36A, 36B)로 입력되는 전송 제어 신호(TG1, TG2)에 따라 제1 포토 다이오드(PD1), 및 제2 포토 다이오드(PD2) 각각에 축적된 광전하들을 플로팅 디퓨젼(FD)으로 전송할 수 있다.
리셋 트랜지스터(RX)는 게이트(40A)로 입력되는 리셋 제어 신호(RG)에 따라 플로팅 디퓨젼(FD)을 픽셀 전압(Vpix)으로 리셋할 수 있다. 소스 팔로워(SF)는 게이트(40B)에 연결된 플로팅 디퓨젼(FD)의 전압 레벨(voltage level)에 따른 전류를 생성하여 픽셀 신호(P1~Pm)로서 칼럼 라인(COL)으로 출력할 수 있다.
전송 제어 신호(TG1, TG2), 및 리셋 제어 신호(RG)는 플로팅 디퓨젼(FD)의 리셋, 제1 포토 다이오드(PD1)에 축적된 광전하의 리드아웃(readout), 플로팅 디퓨젼(FD)의 리셋, 및 제2 포토 다이오드(PD2)에 축적된 광전하의 리드아웃이 순차적으로 수행되도록 조절될 수 있다.
그외의 픽셀 그룹(20)의 상세한 동작은 일반적인 3-T(3-Transistor) 픽셀의 동작과 실질적으로 동일한바 자세한 설명은 생략하기로 한다.
도 17은 도 2에 도시된 픽셀의 레이아웃을 포함하는 픽셀 그룹의 다른 실시예를 나타낸 도면이다. 도 18은 도 17에 도시된 픽셀 그룹을 나타내는 회로도이다.
도 1 내지 도 18을 참조하면, 본 발명의 실시예에 따른 픽셀 그룹(70)은 제1 픽셀(70A) 내지 제4 픽셀(70D)을 포함할 수 있다. 픽셀 그룹(70)은 도 15 및 도 16에 도시된 픽셀 그룹(20)과 하기의 차이점을 제외하고 실질적으로 동일한 바 차이점 위주로 설명하기로 한다.
제1 픽셀(70A)과 제2 픽셀(70B), 및 제3 픽셀(70C)과 제4 픽셀(70D)은 서로 다른 로우(row)에 인접하도록 배치될 수 있다. 제1 픽셀(70A) 내지 제4 픽셀(70D)은 DTI 영역(80)에 의해 전기적으로 분리되어 있고, DTI 영역(80)은 도 2의 DTI 영역(50)과 실질적으로 동일하다.
제1 픽셀(70A) 내지 제4 픽셀(70D) 각각의 액티브 영역(81A, 81B, 81C, 81D)은 각각 도 2의 액티브 영역(51)과 실질적으로 동일하다. 즉, 액티브 영역(81A, 81B, 81C, 81D)에 포함된 소자들(예컨대, 82A, 84A, 86A, 88A, 90A, 92A)은 각각 도 2의 액티브 영역(51)의 소자들(52, 54, 56, 58, 60, 62)과 실질적으로 동일하다.
제1 픽셀(70A) 내지 제4 픽셀(70D) 각각의 플로팅 디퓨젼(84A, 84B, 84C, 84D)은 도전 라인(미도시)으로 서로 연결되어 하나의 노드로서 동작할 수 있다.
도 18에는 픽셀 그룹(70)에 해당하는 회로도가 도시되어 있다. 픽셀 그룹(70)은 플로팅 디퓨젼(FD)을 공유하는 제1 픽셀(70A) 내지 제4 픽셀(70D)을 포함한다.
제1 픽셀(70A)은 제1 포토 다이오드(PD1), 제1 전송 트랜지스터(TX1), 및 리셋 트랜지스터(RX)를, 제2 픽셀(70B)은 제2 포토 다이오드(PD2), 제2 전송 트랜지스터(TX2), 및 소스 팔로워(SF)를, 제3 픽셀(70C)은 제3 포토 다이오드(PD3), 제3 전송 트랜지스터(TX3), 및 선택 트랜지스터(SX)를, 제4 픽셀(70D)은 제4 포토 다이오드(PD4), 및 제4 전송 트랜지스터(TX4)를 각각 포함할 수 있다.
제1 전송 트랜지스터(TX1)의 게이트, 리셋 트랜지스터(RX)의 게이트, 제2 전송 트랜지스터(TX2)의 게이트, 소스 팔로워(SF)의 게이트, 제3 전송 트랜지스터(TX3)의 게이트, 선택 트랜지스터(SX)의 게이트, 제4 전송 트랜지스터(TX4)의 게이트, 및 플로팅 디퓨젼(FD)은 각각 도 17에서 전송 트랜지스터의 게이트(86A), 서플먼트 트랜지스터의 게이트(90A), 전송 트랜지스터의 게이트(86B), 서플먼트 트랜지스터의 게이트(90B), 전송 트랜지스터의 게이트(86C), 서플먼트 트랜지스터의 게이트(90C), 전송 트랜지스터의 게이트(86D) 및 플로팅 디퓨젼(84A, 84B, 84C, 84D)에 해당한다.
즉, 제1 픽셀(70A)의 서플먼트 트랜지스터는 리셋 트랜지스터(RX)로 동작하고, 제2 픽셀(70B)의 서플먼트 트랜지스터는 소스 팔로워(SF)로 동작하고, 제3 픽셀(70A)의 서플먼트 트랜지스터는 선택 트랜지스터(SX)로 동작할 수 있다. 또한, 제4 픽셀(70D)의 서플먼트 트랜지스터는 더미(dummy) 트랜지스터로서 게이트 단자, 소스 단자 및 드레인 단자를 모두 접지에 연결시켜 회로 구성에 기여하지 않는 트랜지스터일 수 있다.
제1 내지 제4 포토 다이오드(PD1~PD4), 제1 내지 제4 전송 트랜지스터(TX1~TX4), 리셋 트랜지스터(RX), 및 소스 팔로워(SF)의 동작은 도 18에 도시된 제1 및 제2 포토 다이오드(PD1, PD2), 제1 및 제2 전송 트랜지스터(TX1, TX2), 리셋 트랜지스터(RX), 및 소스 팔로워(SF)의 동작과 실질적으로 동일하다.
선택 트랜지스터(SX)는 선택 제어 신호(SEL)에 따라 소스 팔로워(SF)가 생성한 전류를 픽셀 신호(P1~Pm)로서 칼럼 라인(COL)으로 출력할 수 있다.
전송 제어 신호(TG1~TG4), 리셋 제어 신호(RG), 및 선택 제어 신호(SEL)는 플로팅 디퓨젼(FD)의 리셋, 및 제1 내지 제4 포토 다이오드(PD1~4)에 축적된 광전하의 리드아웃이 순차적으로 번갈아 수행되도록 조절될 수 있다.
그외의 픽셀 그룹(70)의 상세한 동작은 일반적인 4-T(4-Transistor) 픽셀의 동작과 실질적으로 동일한바 자세한 설명은 생략하기로 한다.
도 15 내지 도 18에서는 각 픽셀의 레이아웃이 도 2에 도시된 픽셀의 레이아웃(10A)임을 전제로 설명하였으나, 본 발명의 범위는 이에 한정되지 않고, 다른 레이아웃들(10B~10E)이 적용될 수 있다.
도 2 내지 도 14에서 설명된 채널 스톱(65)에 의한 RTN의 감소 효과는 서플먼트 트랜지스터가 소스 팔로워(SF)일 때 가장 두드러질 수 있다. 이는 전송 트랜지스터(TX1~TX4) 또는 리셋 트랜지스터(RX)가 전송하는 전하의 수는 많지 않으나 소스 팔로워(SF)가 전송하는 전하의 수는 상대적으로 많아 트랩 현상의 발생 가능성이 높음 등의 이유로 소스 팔로워(SF)가 가장 노이즈에 민감하기 때문이다.
도 19는 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 일 실시 예를 나타내는 블록도이다.
도 1과 도 19를 참조하면, 전자 시스템(800)은 MIPI 인터페이스(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA(personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 또는 스마트 폰(smart phone)으로 구현될 수 있다.
전자 시스템(800)은 이미지 센서(110), 어플리케이션 프로세서(application processor;810), 및 디스플레이(850)를 포함한다.
어플리케이션 프로세서(810)에 구현된 CSI 호스트(camera serial interface(CSI) host; 812)는 카메라 시리얼 인터페이스를 통하여 이미지 센서(110)의 CSI 장치(841)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(812)는 광 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(841)는 광 시리얼라이저(serializer(SER))를 포함할 수 있다.
어플리케이션 프로세서(810)에 구현된 DSI 호스트(811)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(850)의 DSI 장치(851)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(811)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(851)는 광 디시리얼라이저(DES)를 포함할 수 있다.
실시 예에 따라, 전자 시스템(800)은 어플리케이션 프로세서(810)와 통신할 수 있는 RF 칩(860)을 더 포함할 수 있다. 어플리케이션 프로세서(810)에 포함된 PHY(PHYsical channel; 813)와 RF 칩(860)에 포함된 PHY(861)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
실시 예에 따라, 전자 시스템(800)은 GPS(820), 스토리지(storage; 870), 마이크(microphone(MIC); 880), DRAM(dynamic random access memory; 885) 및 스피커(speaker; 890)를 더 포함할 수 있다. 전자 시스템(800)은 Wimax(world interoperability for microwave access; 891), WLAN(wireless lan; 893) 및/또는 UWB(ultra wideband; 895) 등을 이용하여 통신할 수 있다.
도 20은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.
도 1과 도 20을 참조하면, 전자 시스템(900)은 이미지 센서(110), 프로세서(910), 메모리(920), 디스플레이 유닛(930) 및 인터페이스(940)를 포함할 수 있다.
프로세서(910)는 이미지 센서(110)의 동작을 제어할 수 있다. 예컨대, 프로세서(910)는 이미지 센서(110)로부터 출력되는 픽셀 신호를 처리하여 이미지 데이터를 생성할 수 있다.
메모리(920)는 이미지 센서(110)의 동작을 제어하기 위한 프로그램과 프로세서(910)에 의해 생성된 이미지 데이터를 저장할 수 있다. 프로세서(910)는 메모리(920)에 저장된 프로그램을 실행할 수 있다. 예컨대, 메모리(920)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다.
디스플레이 유닛(930)은 프로세서(910) 또는 메모리(920)로부터 출력되는 상기 이미지 데이터를 디스플레이할 수 있다. 예컨대, 디스플레이 유닛(930)은 LCD(Liquid Crystal Display), LED 디스플레이, OLED 디스플레이, AMOLED(Active Matrix Organic Light Emitting Diodes) 디스플레이, 또는 플렉시블 디스플레이(flexible display)일 수 있다.
인터페이스(940)는 이미지 데이터를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(940)는 무선 인터페이스로 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10; 픽셀
100; 이미지 처리 시스템
110; CMOS 이미지 센서
120; 픽셀 어레이
130; 로우 드라이버
140; 타이밍 생성기
150; CDS 블록
152; 비교기 블록
154; 아날로그-디지털 변환 블록
160; 컨트롤 레지스터 블록
170; 램프 신호 생성기
180; 버퍼

Claims (10)

  1. 게이트의 하부에 형성되고, 제1 농도로 도핑(doping)되는 웰(well);
    상기 웰을 전기적으로 분리하는 STI(Shallow Trench Isolation); 및
    상기 웰과 상기 STI의 경계들 중 적어도 하나의 경계에 인접하고, 상기 제1 농도보다 높은 제2 농도로 도핑되는 채널 스톱(channel stop)을 포함하는 이미지 센서의 픽셀.
  2. 제1항에 있어서,
    상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 안쪽에 위치하고,
    상기 채널 스톱은 상기 제1 경계와 상기 제2 경계에 인접하는 이미지 센서의 픽셀.
  3. 제1항에 있어서,
    상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 안쪽에 위치하고,
    상기 채널 스톱은 상기 제1 경계와 상기 제2 경계 중 어느 하나에 인접하는 이미지 센서의 픽셀.
  4. 제1항에 있어서,
    상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계 중 어느 하나는 상기 게이트의 바깥쪽에 위치하고,
    상기 채널 스톱은 상기 게이트의 바깥쪽에 위치하는 경계에 인접하는 이미지 센서의 픽셀.
  5. 제1항에 있어서,
    상기 웰과 상기 STI의 상기 경계들은 제1 경계와 제2 경계를 포함하고, 상기 제1 경계와 상기 제2 경계는 각각 상기 게이트의 바깥쪽에 위치하고,
    상기 채널 스톱은 상기 제1 경계와 상기 제2 경계에 인접하는 이미지 센서의 픽셀.
  6. 제1항에 있어서,
    상기 웰은 상기 게이트를 중심으로 꺾인 형태로 형성되고, 상기 웰과 상기 STI의 상기 경계들은 제1 코너를 포함하고, 상기 제1 코너는 상기 게이트의 안쪽에 위치하고,
    상기 채널 스톱은 상기 제1 코너에 인접하는 이미지 센서의 픽셀.
  7. 제1항에 있어서,
    상기 웰은 상기 게이트를 중심으로 꺾인 형태로 형성되고, 상기 웰과 상기 STI의 상기 경계들은 제1 코너를 포함하고, 상기 제1 코너는 상기 게이트의 바깥쪽에 위치하고,
    상기 채널 스톱은 상기 제1 코너에 인접하는 이미지 센서의 픽셀.
  8. 제1항에 있어서,
    상기 게이트는 소스 팔로워(source follower)의 게이트인 이미지 센서의 픽셀.
  9. 각각이 입사광에 대응하는 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 신호를 아날로그 디지털 변환(analog-digital conversion)하여 디지털 픽셀 신호를 생성하는 리드아웃 회로; 및
    상기 픽셀 어레이와 상기 리드아웃 회로를 제어하는 타이밍 제네레이터를 포함하며,
    상기 복수의 픽셀들 각각은,
    게이트의 하부에 형성되고, 제1 농도로 도핑(doping)되는 웰(well);
    상기 웰을 전기적으로 분리하는 STI(Shallow Trench Isolation); 및
    상기 웰과 상기 STI의 경계들 중 적어도 하나의 경계에 인접하고, 상기 제1 농도보다 높은 제2 농도로 도핑되는 채널 스톱(channel stop)을 포함하는 이미지 센서.
  10. 입사광의 세기에 따라 생성되는 광전하를 축적하는 포토 다이오드;
    상기 광전하가 전송되는 플로팅 디퓨젼에 접속되는 서플먼트(supplement) 트랜지스터의 게이트의 하부에 형성되고, 제1 농도로 도핑(doping)되는 웰(well);
    상기 웰을 전기적으로 분리하는 STI(Shallow Trench Isolation); 및
    상기 웰과 상기 STI의 경계들 중 적어도 하나의 경계에 인접하고, 상기 제1 농도보다 높은 제2 농도로 도핑되는 채널 스톱(channel stop)을 포함하는 이미지 센서의 픽셀.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304882B1 (en) * 2017-11-30 2019-05-28 Omnivision Technologies, Inc. Source follower device for enhanced image sensor performance
US10510835B2 (en) * 2018-04-27 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with low random telegraph signal noise
CN111403428A (zh) * 2020-03-23 2020-07-10 中山大学 光电传感器、可随机读取有源像素电路、图像传感器和相机装置
JP2022010457A (ja) * 2020-06-29 2022-01-17 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置
KR20220077735A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 이미지 센서 및 이미지 센서의 픽셀 어레이

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050058977A (ko) * 2003-12-12 2005-06-17 캐논 가부시끼가이샤 광전변환장치와 그 제조방법, 및 촬상시스템
JP2009164295A (ja) * 2007-12-28 2009-07-23 Canon Inc 光電変換装置の製造方法、半導体装置の製造方法、光電変換装置、及び撮像システム
KR20130134791A (ko) * 2012-05-31 2013-12-10 삼성전자주식회사 이미지 센서의 단위 픽셀 및 이를 포함하는 픽셀 어레이
KR20140043653A (ko) * 2012-10-02 2014-04-10 삼성전자주식회사 이미지 센서, 이의 동작 방법 및 이를 포함하는 이미지 처리 시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179997A1 (en) * 2001-06-05 2002-12-05 International Business Machines Corporation Self-aligned corner Vt enhancement with isolation channel stop by ion implantation
GB0226402D0 (en) * 2002-11-12 2002-12-18 Koninkl Philips Electronics Nv Semiconductor device channel termination
KR100603247B1 (ko) 2003-12-31 2006-07-20 동부일렉트로닉스 주식회사 시모스 이미지 센서 및 그 제조방법
KR20080062052A (ko) 2006-12-29 2008-07-03 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
JP2009277722A (ja) 2008-05-12 2009-11-26 Panasonic Corp 固体撮像装置及びその製造方法
KR101493870B1 (ko) 2008-06-19 2015-02-16 삼성전자주식회사 신호 대 잡음 비가 개선된 이미지 소자 및 그 제조방법
US20110140229A1 (en) 2009-12-16 2011-06-16 Willy Rachmady Techniques for forming shallow trench isolation
US8293629B2 (en) 2010-04-06 2012-10-23 Omnivision Technologies, Inc. High full-well capacity pixel with graded photodetector implant
US8994082B2 (en) 2011-09-30 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacturing thereof, and image sensor circuits with reduced RTS noise
US8804021B2 (en) 2011-11-03 2014-08-12 Omnivision Technologies, Inc. Method, apparatus and system for providing improved full well capacity in an image sensor pixel
KR20140047934A (ko) 2012-10-15 2014-04-23 삼성전자주식회사 3차원 이미지 센서 및 이의 제조 방법
US9160956B2 (en) * 2013-02-11 2015-10-13 Tower Semiconductor Ltd. Shared readout low noise global shutter image sensor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050058977A (ko) * 2003-12-12 2005-06-17 캐논 가부시끼가이샤 광전변환장치와 그 제조방법, 및 촬상시스템
JP2009164295A (ja) * 2007-12-28 2009-07-23 Canon Inc 光電変換装置の製造方法、半導体装置の製造方法、光電変換装置、及び撮像システム
KR20130134791A (ko) * 2012-05-31 2013-12-10 삼성전자주식회사 이미지 센서의 단위 픽셀 및 이를 포함하는 픽셀 어레이
KR20140043653A (ko) * 2012-10-02 2014-04-10 삼성전자주식회사 이미지 센서, 이의 동작 방법 및 이를 포함하는 이미지 처리 시스템

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