KR101493870B1 - 신호 대 잡음 비가 개선된 이미지 소자 및 그 제조방법 - Google Patents
신호 대 잡음 비가 개선된 이미지 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR101493870B1 KR101493870B1 KR20080058047A KR20080058047A KR101493870B1 KR 101493870 B1 KR101493870 B1 KR 101493870B1 KR 20080058047 A KR20080058047 A KR 20080058047A KR 20080058047 A KR20080058047 A KR 20080058047A KR 101493870 B1 KR101493870 B1 KR 101493870B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- threshold voltage
- gate
- layer
- region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000002161 passivation Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 11
- 238000007667 floating Methods 0.000 description 10
- 238000012546 transfer Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 235000009754 Vitis X bourquina Nutrition 0.000 description 1
- 235000012333 Vitis X labruscana Nutrition 0.000 description 1
- 240000006365 Vitis vinifera Species 0.000 description 1
- 235000014787 Vitis vinifera Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
Abstract
로우 셀렉트 트랜지스터의 문턱전압을 소스 팔로워 버퍼 증폭기로 작용하는 드라이브 트랜지스터보다 낮추어 공간적 신호 대 잡음 비를 개선한 CMOS 이미지 소자 및 그 제조방법을 개시한다. 반도체 기판의 포토 다이오드 영역들과 트랜지스터 영역을 한정하는 소자 분리막을 형성한다. 상기 소자 분리막에 접하는 상기 포토 다이오드 영역들의 일부분들에 제1도전형의 패시베이션 영역을 형성하고, 상기 소자 분리막에 접하되, 상기 포토 다이오드 영역들에 대향하는 상기 트랜지스터 영역의 일부분들에 상기 제1도전형의 문턱 전압 조절층을 형성한다. 상기 문턱 전압 조절층을 포함하는 상기 트랜지스터 영역의 제1부분에 제1채널 이온 주입층을 형성하고 상기 제1부분에 이격되는 제2부분에 제2채널 이온 주입층을 형성한다. 상기 패시베이션 영역을 포함하는 상기 포토 다이오드 영역들로 제2도전형의 불순물을 이온주입하여 포토 다이오드들을 형성한다.
Description
본 발명은 이미지 소자에 관한 것으로서, 보다 상세하게는 공간적 신호 대 잡음 비(SNR, signal to noise ratio)가 개선된 CMOS 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서(image sensor)는 광학영상을 전기신호로 변환시키는 소자이다. 최근 들어, 컴퓨터산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(personal computer system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서는 CCD(charge coupled device) 이미지 센서와 CMOS 이미지 센서로 나눌 수 있는데, 이중에서 CMOS 이미지 센서는 구동방식이 간편하고 CMOS 공정 기술을 호환하여 사용할 수 있어 제조단가를 낮출 수 있는 장점이 있다. 이러한 CMOS 이미지 센서는 다양한 구조로 구현될 수 있으나, 일반적으로 4개의 트랜지스터와 포토다이오드를 사용한 구조가 사용되고 있다. CMOS 이미지 센서는 포토다이오드에 빛이 수광되면, 포토 다이오드는 빛에너지를 흡수하여 광량에 해당하는 전하를 축적하고, 트랜스퍼 트랜지스터는 포토다이오드에 축적된 전하를 플로팅 확산 영역으로 전송한다. 셀렉트 트랜지스터의 턴온시 소스 팔로워용 드라이브 트랜지스터는 상기 플로팅 확산 영역의 전위에 응답하여 변하는 전압을 출력한다.
상기 이미지 센서에서 표시 품질을 향상시키기 위해서는 공간적 SNR 가 커야 한다. SNR을 개선하기 위한 하나의 방법으로 상기 셀렉트 트랜지스터의 문턱 전압 을 상기 드라이브 트랜지스터의 문턱전압보다 낮추어 주는 방법이 있다. 상기 셀렉트 트랜지스터의 문턱전압이 높은 경우, 상기 드라이브 트랜지스터로부터 출력되는 출력신호가 그대로 전달되지 않고 감소하게 된다. 따라서, 게인이 감소하고 공간적 SNR 이 감소하게 된다. 따라서, 공간적 SNR 을 증가시키기 위해서는 상기 셀렉트 트랜지스터의 문턱전압을 감소시켜 주어야 한다.
상기 이미지 센서의 상기 트랜지스터들은 통상적인 CMOS 제작공정을 통해 제작한다. 일반적으로 문턱전압을 조절하기 위한 채널 이온 주입공정이 상기 셀렉트 트랜지스터와 상기 드라이브 트랜지스터에 대해 동시에 수행되므로, 상기 셀렉트 트랜지스터와 상기 드라이브 트랜지스터는 실제적으로 동일한 문턱전압을 갖게 된다.
도 13a는 종래의 이미지 센서의 셀렉트 트랜지스터와 드라이브 트랜지스터가 동일한 문턱전압을 갖는 경우, 이미지 센서의 입력 전압에 대한 출력전압을 도시한 것이다. 도 13a 를 참조하면, 상기 셀렉트 트랜지스터와 상기 드라이브 트랜지스터가 모두 제1문턱 전압(Vth1)을 갖는 경우, 상기 드라이브 트랜지스터에 제공되는 입력 전압(Vin)이 증가함에 따라 출력 전압(Vout)이 커브 V11 와 같이 증가하게 되고, 커브 G11의 게인이 얻어진다.
한편, 상기 셀렉트 트랜지스터와 상기 드라이브 트랜지스터가 모두 상기 제1문턱 전압(Vth11)보다 낮은 제2문턱 전압(Vth12)을 갖는 경우에는, 상기 드라이브 트랜지스터에 제공되는 입력 전압(Vin)이 증가함에 따라 출력 전압(Vout)이 커브 V2 로 된다. 따라서 상기 입력 전압(Vin)이 증가함에 따라 상기 출력 전압(Vout)이 상기 커브 V1 에서 커브 V2 로 증가하게 된다. 그러나, 출력 전압(Vout)이 상기 커브 V1 에서 상기 커브 V2로 보다 증가하지만, 게인은 커브 G11 에서 커브 G12로 상기 입력 전압(Vin)의 증가 방향과는 반대방향으로 증가하게 된다. 그러므로, 상기 낮은 문턱전압의 셀렉트 트랜지스터와 상기 드라이브 트랜지스터를 갖는 이미지 센서의 경우, 저전압 영역에서 게인 커브가 확장되기 때문에, 실제적으로 게인은 증가하지 않게 된다.
따라서, 상기 셀렉트 트랜지스터와 상기 드라이브 트랜지스터의 문턱전압을 동시에 낮추어 주는 경우에는, 상기 셀렉트 트랜지스터뿐만 아니라 드라이브 트랜지스터의 문턱 전압도 감소하게 되어 게인이 증가하지 않게 되므로, 공간적 SNR 을 증가시킬 수 없게 된다.
한편, 서로 상이한 문턱 전압을 갖는 드라이브 트랜지스터와 셀렉트 트랜지스터를 제작하기 위해서는, 상기 셀렉트 트랜지스터와 상기 드라이브 트랜지스터에 대해 각각 별도의 이온주입공정을 수행하여야 하므로, 마스크 공정이 추가되어 공정이 복잡해지고, 또한 제조단가가 증가하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 추가 마스크 공정 없이 셀렉트 트랜지스터의 문턱전압을 드라이브 트랜지스터보다 감소시켜, SNR 을 개선시킨 이미지 소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 셀렉트 트랜지스터와 드라이브 트랜지스터가 서로 다른 문턱전압을 갖는 이미지 소자를 제공한다. 상기 이미지 소자는 제1도전형의 반도체 기판의 포토 다이오드 영역들과 트랜지스터 영역을 한정하는 소자 분리막; 상기 포토 다이오드 영역들에 배열되는 포토 다이오드들; 및 상기 트랜지스터 영역에 배열되어, 각각 상기 기판상에 형성된 게이트, 상기 게이트 양측의 상기 트랜지스터 영역에 형성된 불순물 영역들, 및 상기 게이트 하부의 상기 불순물 영역들사이에 형성된 이온주입층을 구비하하는 다수의 트랜지스터들을 포함한다. 상기 다수의 트랜지스터들중 일부는 상기 이웃하는 포토 다이오드 영역들사이에 일렬로 배열된다. 상기 포토 다이오드 영역의 상기 소자 분리막과의 계면에는 패시베이션 영역이 형성된다. 상기 일부 트랜지스터들중 하나는 상기 게이트 하부의 상기 불순물 영역들사이의 상기 트랜지스터 영역의 상기 소자 분리막과의 계면에 형성된 문턱전압 조절층을 더 구비한다.
상기 일부 트랜지스터들중 상기 하나의 트랜지스터는 전원 전압단자에 연결되는 셀렉트 트랜지스터를 포함하고, 다른 하나의 트랜지스터는 상기 하나의 트랜지스터와 출력단사이에 연결되는 드라이브 트랜지스터를 포함할 수 있다. 상기 셀렉트 트랜지스터는 상기 드라이브 트랜지스터보다 낮은 문턱 전압을 가질 수 있다. 상기 셀렉트 트랜지스터와 상기 드라이브 트랜지스터는 공핍형 트랜지스터를 포함할 수 있다.
또한, 본 발명은 신호 대 잡음 비가 개선된 이미지 소자의 제조방법을 제공한다. 먼저, 반도체 기판의 포토 다이오드 영역들과 트랜지스터 영역을 한정하는 소자 분리막을 형성한다. 상기 소자 분리막에 접하는 상기 각 포토 다이오드 영역의 일부분에 제1도전형의 패시베이션 영역을 형성하고, 상기 소자 분리막에 접하되, 상기 포토 다이오드 영역들에 대향하는 상기 트랜지스터 영역의 일부분들에 상기 제1도전형의 문턱 전압 조절층을 형성한다. 상기 문턱 전압 조절층을 포함하는 상기 트랜지스터 영역의 제1부분과 상기 제1부분에 이격되는 제2부분에 각각 제1 및 제2채널 이온 주입층을 형성한다. 상기 패시베이션 영역을 포함하는 상기 포토 다이오드 영역들로 제2도전형의 불순물을 이온주입하여 포토 다이오드들을 형성한 다. 상기 제1채널 이온 주입층에 대응하는 상기 기판상에 제1게이트 절연막을 구비하는 제1게이트와 상기 제2채널 이온 주입층에 대응하는 상기 기판상에 제2게이트 절연막을 구비하는 제2게이트를 형성한다. 상기 게이트 양측의 상기 트랜지스터 영역으로 제2도전형의 불순물을 이온주입하여 소오스/드레인용 불순물 영역들을 형성한다.
본 발명의 이미지 소자 및 그 제조방법은 포도 다이오드들을 분리시켜 주는 패시베이션 영역을 형성하기 위한 이온 주입공정시, 셀렉트 트랜지스터의 채널 영역에도 선택적으로 이온을 주입하여 줌으로써, 드라이브 트랜지스터보다 낮은 문턱 전압을 갖는 상기 셀렉트 트랜지스터를 형성할 수 있다. 그러므로, 추가 마스크 공정이 필요하지 않아 공정을 단순화하고, 제조 원가를 감소시킬 수 있다. 또한, 상기 드라이브 트랜지스터에 비해 상기 셀렉트 트랜지스터가 낮은 문턱전압을 가지므로, 전원전압과 상기 드라이브 트랜지스터사이에 상기 셀렉트 트랜지스터가 배열되는 이미지 센서 구조에서, 게인을 증가시켜 공간적 SNR 을 개선시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서 의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a는 본 발명의 실시예에 따른 이미지 센서의 단위화소의 개략적인 평면도이다. 도 1b는 도 1a의 이미지 센서의 단위화소의 등가 회로도이다. 도 1a 및 도 1b를 참조하면, 이미지 센서는 다수의 단위 블럭(100)을 구비하며, 각 단위 블럭(100)은 2개의 단위 화소를 구비한다. 상기 단위 블럭(100)은 2개의 단위 화소를 각각 구성하는 2개의 포토 다이오드들(110, 115) 및 상기 포토 다이오드들(110, 115)에 공유되는 플로팅 확산영역(Floating diffusion region)을 포함한다. 상기 포토 다이오드들(110, 115)은 입사되는 광을 전기적 신호로 변환시켜 주는 광전 변환부들로, 입사되는 광의 양에 대응하여 전하들을 발생하여 축적한다. 상기 플로팅 확산 영역(130)은 상기 포토 다이오드들(110, 115)로부터 전송되는 축적된 전하들을 누적적으로(accumulative) 저장한다.
또한, 상기 단위 블럭(110)은 트랜스퍼 트랜지스터들(120, 125), 리세트 트랜지스터(140) 및 드라이브 트랜지스터(150) 그리고 셀렉트 트랜지스터(160)를 더 포함한다. 게이트에 각각 제1 및 제2전하 전송 신호(TG1, TG2)가 제공되는 상기 제1 및 제2트랜스퍼 트랜지스터들(120)은 상기 포토 다이오드들(110, 115)과 상기 플로팅 확산 영역(130)사이에 연결된다. 게이트에 리세스 신호(RG)가 인가되는 상기 리세트 트랜지스터(140)는 전원 전압(Vdd)과 상기 플로팅 확산 영역(130)사이에 연결된다. 게이트가 상기 플로팅 확산 영역(130)에 연결되는 상기 드라이브 트랜지스터(150)는 상기 셀렉트 트랜지스터(160)와 출력단(Vout)사이에 연결된다. 게이트에 로우(row) 셀렉트 신호(SG)가 인가되는 상기 셀렉트 트랜지스터(160)는 상기 드라이브 트랜지스터(150)와 상기 전원 전압(Vdd)사이에 연결된다.
상기 포토 다이오드들(110, 115)은 빛을 수광하여 광전하를 생성한다. 상기 포토 다이오드들(110, 115)에 생성된 광전하들은 상기 제1 및 제2트랜스퍼 트랜지스터(120, 125)을 통해 상기 플로팅 확산 영역(130)으로 전송되어 저장된다. 상기 드라이브 트랜지스터(150)는 상기 플로팅 확산 영역(130)에 저장된 전하들에 응답하여 전압신호를 출력하고, 상기 셀렉트 트랜지스터(160)는 스위칭동작에 의해 상기 드라이브 트랜지스터(150)로부터 출력되는 전압 신호를 출력단(Vout)으로 제공한다. 상기 리세트 트랜지스터는 상기 플로팅 확산 영역(130)을 주기적으로 리세트시켜 준다. 이러한 이미지 센서는 게인을 증대시켜 주기 위해서는 셀렉트 트랜지스터가 낮은 문턱 전압을 갖도록 형성하되, 상기 드라이브 트랜지스터보다는 상기 셀렉트 트랜지스터의 상기 문턱전압보다 작은 문턱전압을 갖도록 형성한다.
도 2a 내지 도 12a는 본 발명의 실시예에 따른 이미지 소자의 제조방법을 설명하기 위한 평면도이다. 도 2b 내지 도 12b는 도 2a 내지 도 12a의 B-B 선에 따른 단면도이다. 도 2c 내지 도 12c는 도 2a 내지 도 12a의 C-C 선에 따른 단면도이다. 도 2a, 도 2b, 도 2c 내지 도 12a, 도 12b, 도 12c는 도 1a의 이웃하는 포토 다이오드들(110, 115) 및 이들사이에 배열되는 셀렉트 트랜지스터(160)와 소스 팔로워용 드라이브 트랜지스터(150)에 한정하여 도시한다. 상기 드라이브 트랜지스터(150)와 상기 셀렉트 트랜지스터(160)는 공핍형 NMOS 트랜지스터를 포함할 수 있다.
도 2a, 도 2b, 도 2c를 참조하면, 반도체 기판(200)상에 제1감광막(270)을 형성한다. 상기 제1감광막(270)은 상기 기판(200)중 후속 공정에서 소자 분리막이 형성될 부분을 노출시켜 주는 제1개구부(271)를 구비한다. 상기 제1감광막(270)을 식각 마스크로 하여 상기 기판(200)의 상기 노출된 부분을 식각하여 트렌치(201)를 형성한다.
도 3a, 도 3b, 도 3c를 참조하면, 상기 제1감광막(270)을 제거한 다음, 상기 기판(200)상에 상기 트렌치(201)가 매립되도록 상기 절연막(미도시)을 형성한다. 상기 절연막은 산화막을 포함할 수 있다. CMP(chemical mechanical polishing) 공정 등을 통해 상기 절연막을 식각하여 상기 트렌치(201)내에 소자 분리막(210)을 형성한다. 상기 소자 분리막(210)에 의해 상기 기판(200)의 액티브 영역들(203, 205, 207)이 한정되어진다. 상기 제1액티브 영역(203)은 후속 공정에서 제1포토 다이오드(도 1의 110)가 형성될 영역이고, 상기 제2액티브 영역(205)은 후속 공정에서 제2포토 다이오드(도 1의 115)가 형성될 영역이다. 상기 제1 및 제2액티브 영역들(203, 205)사이에 배열되는 상기 제3액티브 영역(207)은 후속공정에서 트랜지스터들, 예를 들어 도 1의 셀렉트 트랜지스터(150) 및 드라이브 트랜지스터(160) 등이 형성될 영역이다.
도 4a, 도 4b, 도 4c를 참조하면, 상기 기판(200)상에 제2감광막(272)을 형성한다. 상기 제2감광막(272)은 상기 소자 분리막(210) 및 상기 소자 분리막(210)의 일 측면에 접하는 상기 제1 및 제2액티브 영역들(203, 205)의 일부분 그리고 상기 소자 분리막(210)의 상기 일 측면과 대향하는 타 측면에 접하는 상기 제3액티브 영역(207)중 상기 드라이브 트랜지스터(150)가 형성될 부분을 노출시켜 주는 제2개구부(273)를 구비한다.
도 5a, 도 5b, 도 5c를 참조하면, 상기 제2감광막(272)을 이온 주입 마스크로 하여 상기 제1 및 제2액티브 영역들(203, 205)의 상기 노출된 부분들로 제1도전형의 불순물(280), 예를 들어 p형 불순물을 이온 주입하여, 상기 소자 분리막(210)의 상기 일 측면과 접하는 상기 제1 및 제2액티브 영역(203, 205)에 패시베이션 영역(220)을 형성한다. 상기 소자 분리막(210)의 형성시 상기 기판(210)의 스트레스 및 손상에 따라 댕글링 본딩 및 손상된 본딩(broken bonding)이 발생될 수 있다. 상기 패시베이션 영역(220)은 상기 댕글링 본딩 및 손상된 본딩 등에 의해 상기 소자 분리막(210)과 후속공정에서 상기 제1 및 제2액티브 영역들(203, 205)에 형성될 포토 다이오드(110, 115)간에 누설전류가 흐르는 것을 방지할 수 있다. 이와 동시에, 상기 소자 분리막(210)의 상기 타 측면과 접하는 상기 제3액티브 영역(207)중 상기 드라이브 트랜지스터(150)가 형성될 부분에 문턱전압 조절층(230)을 형성한다.
도 6a, 도 6b, 도 6c를 참조하면, 상기 제2감광막(272)을 제거한다. 상기 기판(200)상에 제3감광막(274)을 형성한다. 상기 제3감광막(274)은 상기 제3액티브 영역(207)의 일부분들을 노출시켜 주는 제3개구부들(275a, 275b)을 구비한다. 상기 제3개구부들(275a, 275b)에 의해 노출되는 부분들은 각각 상기 셀렉트 트랜지스터(160)와 상기 드라이브 트랜지스터(150)의 채널 영역에 대응한다.
도 7a, 도 7b, 도 7c를 참조하면, 상기 제3감광막(274)을 이온 주입 마스크 로 하여 상기 제3액티브 영역(207)으로 제1도전형의 불순물(281)을 이온 주입한다. 상기 제3액티브 영역(207)에 각각 상기 셀렉트 트랜지스터(160)의 채널 이온 주입층(241)과 상기 드라이브 트랜지스터(150)의 채널 이온 주입층(245)을 형성한다.
도 8a, 8b, 8c를 참조하면, 상기 제3감광막(274)을 제거한다. 상기 기판(220)상에 제4감광막(276)을 형성한다. 상기 제4감광막(276)은 상기 제1액티브 영역(203) 및 상기 제2액티브 영역(205)을 노출시키는 제4개구부(277)를 구비한다. 도 9a, 도 9b, 도 9c를 참조하면, 상기 제4감광막(276)을 이온 주입 마스크로 하여 상기 제1액티브 영역(203) 및 제2액티브 영역(205)으로 제2도전형의 불순물, 예를 들어 n형 불순물(282)을 이온주입하여 제1포토 다이오드(110) 및 제2포토 다이오드(115)를 형성한다.
도 10a, 도 10b, 도 10c를 참조하면, 상기 제4감광막(276)을 제거한다. 상기 제1포토 다이오드(110) 및 상기 제2포토 다이오드(115)내에 상기 제1도전형의 불순물 영역들(111, 116)을 더 형성할 수도 있다. 상기 기판(200)상에 절연막(250)을 형성하고, 상기 절연막상에 도전막(260)을 형성한다. 도 11a, 도 11b, 도 11c를 참조하면, 상기 절연막(250)과 상기 도전막(260)을 식각하여 제2액티브 영역(207)상에 제1게이트 절연막(251)을 구비하는 제1게이트(261)와 제2게이트 절연막(255)을 구비하는 제2게이트(265)를 형성한다. 상기 제1게이트(261)는 상기 셀렉트 트랜지스터(160)의 게이트로 작용하며, 상기 제2게이트(265)는 상기 드라이브 트랜지스터(150)의 게이트로 작용한다. 상기 제1 및 제2게이트 절연막(251, 255)은 열산화막을 포함할 수 있다. 상기 제1 및 제2게이트(261, 266)은 폴리실리콘막(260)을 포 함할 수 있다.
도 12a, 도 12b, 도 12c를 참조하면, 상기 제1 및 제2게이트(261, 265)를 포함하는 상기 기판(200)상에 제5감광막(미도시)을 형성한다. 상기 제5감광막은 상기 제1 및 제2게이트(261, 265) 양측의 제3액티브 영역(207)의 일부분을 노출시키는 제5개구부를 구비할 수 있다. 상기 제5감광막을 이온 주입 마스크로 이용하여 상기 제3액티브 영역(207)의 상기 노출된 부분들로 제2도전형의 불순물을 이온주입하여 소오스/드레인용 불순물 영역들(267, 268, 269)을 형성한다. 상기 제1불순물 영역(267)은 상기 셀렉트 트랜지스터(160)의 드레인 영역로 작용하고, 상기 제2불순물 영역(268)은 상기 셀렉트 트랜지스터(160)의 소오스 및 상기 드라이브 트랜지스터(150)의 드레인으로 작용하며, 상기 제3불순물 영역(269)은 상기 드라이브 트랜지스터(150)의 소오스로 작용할 수 있다.
상기 제1 내지 제3불순물 영역들(267, 268, 269)을 형성하기 위한 확산 공정시 상기 패시베이션 영역(220)도 활성화되고, 상기 문턱전압 조절층(230)도 활성화될 수 있다. 따라서, 상기 문턱전압 조절층(230)의 p형 불순물들이 게이트(261) 하부의 채널영역으로 확산되어 상기 채널 이온 주입층(241)의 p형 불순물의 농도가 증가되어진다. 그러므로, 상기 셀렉트 트랜지스터(160)의 문턱전압이 상대적으로 상기 드라이브 트랜지스터(150)의 문턱전압보다 낮아지게 된다.
다른 실시예로서, 상기 문턱 전압 조절층(230)을 활성화시키기 위해 도 5a, 도 5b, 도 5c의 이온주입공정을 수행한 다음 별도의 열처리공정을 수행할 수도 있다.
도 13b는 도 1b의 상기 전원전압(Vdd)과 상기 드라이브 트랜지스터(150)사이에 상기 셀렉트 트랜지스터(150)가 배열되는 이미지 센서 구조에서, 상기 드라이브 트랜지스터(160)의 드레인 노드의 전압에 대응하여 게인 커브가 고전압 영역으로 확장되어진다. 이때, 상기 드레인 노드의 상기 전압은 상기 셀렉트 트랜지스터(160)의 문턱전압에 의해 결정되어진다. 그러므로, 상기 셀렉트 트랜지스터(160)의 문턱전압이 상기 드라이브 트랜지스터(150)의 문턱전압보다 상대적으로 감소하게 되므로, 입력전압(Vin)이 증가함에 따라 출력전압(Vout)이 증가하게 되고, 상기 셀렉트 트랜지스터(160)와 상기 드라이브 트랜지스터(150)가 동일한 문턱전압을 갖는 경우에 비해 출력전압(Vout)의 커브가 V11에서 V22로 이동하게 된다. 이에 따라, 게인이 커브 G11 에서 커브 G22 로 이동하게 되어 고전압 영역으로 확장되어, 공간적 SNR 을 개선시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a는 본 발명의 실시예에 따른 이미지 센서의 단위화소의 개략적인 평면도이다.
도 1b는 도 1a의 이미지 센서의 단위화소의 등가 회로도이다.
도 2a 내지 도 12a는 본 발명의 이미지 센서의 제조방법을 설명하기 위한 평면도이다.
도 2b 내지 도 12b는 도 2a 내지 도 12a의 B-B 선에 따른 이미지 센서의 제조방법을 설명하기 위한 단면도이다.
도 2c 내지 도 12c는 도 2a 내지 도 12c의 C-C 선에 따른 이미지 센서의 제조방법을 설명하기 위한 단면도이다.
도 13a는 종래의 이미지 센서의 입력 전압에 대한 출력전압 및 게인을 보여주는 도면이다.
도 13b는 본 발명의 이미지 센서의 입력 전압에 대한 출력전압 및 게인을 보여주는 도면이다.
Claims (16)
- 제1도전형의 반도체 기판의 포토 다이오드 영역들과 트랜지스터 영역을 한정하는 소자 분리막;상기 포토 다이오드 영역들에 배열되는 포토 다이오드들;상기 트랜지스터 영역에 배열되어, 각각 상기 기판상에 형성된 게이트; 상기 게이트 양측의 상기 트랜지스터 영역에 형성된 불순물 영역들; 및 상기 게이트 하부의 상기 불순물 영역들사이에 형성된 이온주입층을 구비하며, 다수의 트랜지스터들중 일부는 상기 포토 다이오드 영역들 중 이웃하는 포토 다이오드 영역들 사이에 일렬로 배열되는 상기 다수의 트랜지스터들;상기 포토 다이오드 영역의 상기 소자 분리막과의 계면에 형성된 패시베이션 영역;상기 일부 트랜지스터들중 하나는 상기 게이트 하부의 상기 불순물 영역들사이의 상기 트랜지스터 영역의 상기 소자 분리막과의 계면에 형성된 문턱전압 조절층을 구비하는 신호 대 잡음 비가 개선된 이미지 소자.
- 제 1 항에 있어서, 상기 일부 트랜지스터들중 상기 하나의 트랜지스터는 전원 전압단자에 연결되고, 다른 하나의 트랜지스터는 상기 하나의 트랜지스터와 출력단사이에 연결되는 것을 특징으로 하는 신호 대 잡음 비가 개선된 이미지 소자.
- 삭제
- 삭제
- 제 2 항에 있어서, 상기 일부 트랜지스터들의 채널 이온 주입층은 상기 불순물 영역들과 다른 도전형을 갖는 것을 특징으로 하는 신호 대 잡음 비가 개선된 이미지 소자.
- 제 5 항에 있어서, 상기 하나의 트랜지스터의 상기 문턱 전압 조절층은 상기 채널이온 주입층과 동일 도전형을 갖는 것을 특징으로 하는 신호 대 잡음 비가 개선된 이미지 소자.
- 제 2 항에 있어서, 상기 하나의 트랜지스터는 상기 다른 하나의 트랜지스터 보다 낮은 문턱 전압을 갖는 것을 특징으로 하는 신호 대 잡음 비가 개선된 이미지 소자.
- 삭제
- 반도체 기판의 포토 다이오드 영역들과 트랜지스터 영역을 한정하는 소자 분리막을 형성하고;상기 소자 분리막의 일측면에 접하는 상기 포토 다이오드 영역들의 일부분들에 제1도전형의 패시베이션 영역을 형성하고, 상기 포토 다이오드 영역들에 대향하되 상기 소자 분리막의 타측면에 접하는 상기 트랜지스터 영역의 일부분들에 상기 제1도전형의 문턱 전압 조절층을 형성하며;상기 문턱 전압 조절층을 포함하는 상기 트랜지스터 영역의 제1부분과 상기 제1부분에 이격되는 제2부분에 각각 제1 및 제2채널 이온 주입층을 형성하고;상기 패시베이션 영역을 포함하는 상기 포토 다이오드 영역들로 제2도전형의 불순물을 이온주입하여 포토 다이오드들을 형성하며;상기 제1채널 이온 주입층에 대응하는 상기 기판상에 제1게이트 절연막을 구비하는 제1게이트와 상기 제2채널 이온 주입층에 대응하는 상기 기판상에 제2게이트 절연막을 구비하는 제2게이트를 형성하고;상기 게이트 양측의 상기 트랜지스터 영역으로 제2도전형의 불순물을 이온주입하여 소오스/드레인용 불순물 영역들을 형성하는 것을 포함하는 신호 대 잡음 비가 개선된 이미지 소자의 제조방법.
- 제 9 항에 있어서, 상기 제1게이트를 구비하는 제1트랜지스터는 상기 제2게이트를 구비하는 트랜지스터보다 낮은 문턱전압을 갖는 것을 특징으로 하는 신호 대 잡음 비가 개선된 이미지 소자의 제조방법.
- 삭제
- 제 9 항에 있어서, 상기 채널 이온 주입층은 상기 불순물 영역들과는 다른 도전형을 갖는 것을 특징으로 하는 신호 대 잡음 비가 개선된 이미지 소자의 제조방법.
- 제 10 항에 있어서, 상기 문턱 전압 조절층은 상기 채널 이온 주입층과 동일한 도전형을 갖는 것을 특징으로 하는 신호 대 잡음비가 개선된 이미지 소자의 제조방법.
- 삭제
- 제 9 항에 있어서, 상기 문턱 전압 조절층의 제1도전형의 불순물이 상기 채널 이온주입층으로 확산되어 상기 제1게이트를 구비하는 제1트랜지스터의 문턱전압을 상기 제2게이트를 구비하는 제2트랜지스터보다 낮추어주는 것을 특징으로 하는 신호 대 잡음 비가 개선된 이미지 소자의 제조방법.
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20080058047A KR101493870B1 (ko) | 2008-06-19 | 2008-06-19 | 신호 대 잡음 비가 개선된 이미지 소자 및 그 제조방법 |
| US12/454,818 US7998782B2 (en) | 2008-06-19 | 2009-05-22 | Fabrication of image sensor with improved signal to noise ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20080058047A KR101493870B1 (ko) | 2008-06-19 | 2008-06-19 | 신호 대 잡음 비가 개선된 이미지 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090132003A KR20090132003A (ko) | 2009-12-30 |
| KR101493870B1 true KR101493870B1 (ko) | 2015-02-16 |
Family
ID=41691114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20080058047A KR101493870B1 (ko) | 2008-06-19 | 2008-06-19 | 신호 대 잡음 비가 개선된 이미지 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7998782B2 (ko) |
| KR (1) | KR101493870B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2924979B1 (en) | 2014-03-25 | 2023-01-18 | IMEC vzw | Improvements in or relating to imaging sensors |
| KR102301778B1 (ko) | 2014-08-28 | 2021-09-13 | 삼성전자주식회사 | 이미지 센서, 및 상기 이미지 센서의 픽셀 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070024992A (ko) * | 2005-08-31 | 2007-03-08 | 매그나칩 반도체 유한회사 | Ｃｍｏｓ 이미지센서의 필드 산화막 형성 방법 |
| KR20070033694A (ko) * | 2005-09-22 | 2007-03-27 | 매그나칩 반도체 유한회사 | 시모스 이미지센서 제조 방법 |
| KR20070034885A (ko) * | 2005-09-26 | 2007-03-29 | 매그나칩 반도체 유한회사 | 시모스 이미지센서 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7214575B2 (en) * | 2004-01-06 | 2007-05-08 | Micron Technology, Inc. | Method and apparatus providing CMOS imager device pixel with transistor having lower threshold voltage than other imager device transistors |
-
2008
- 2008-06-19 KR KR20080058047A patent/KR101493870B1/ko active IP Right Grant
-
2009
- 2009-05-22 US US12/454,818 patent/US7998782B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070024992A (ko) * | 2005-08-31 | 2007-03-08 | 매그나칩 반도체 유한회사 | Ｃｍｏｓ 이미지센서의 필드 산화막 형성 방법 |
| KR20070033694A (ko) * | 2005-09-22 | 2007-03-27 | 매그나칩 반도체 유한회사 | 시모스 이미지센서 제조 방법 |
| KR20070034885A (ko) * | 2005-09-26 | 2007-03-29 | 매그나칩 반도체 유한회사 | 시모스 이미지센서 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090132003A (ko) | 2009-12-30 |
| US7998782B2 (en) | 2011-08-16 |
| US20100227429A1 (en) | 2010-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5426114B2 (ja) | 半導体装置及びその製造方法 | |
| US7855407B2 (en) | CMOS image sensor and method for manufacturing the same | |
| US9583528B2 (en) | Solid-state imaging device | |
| RU2488190C1 (ru) | Твердотельный датчик изображения, способ его производства и система формирования изображения | |
| WO2014002361A1 (ja) | 固体撮像装置及びその製造方法 | |
| US7595210B2 (en) | Method of manufacturing complementary metal oxide semiconductor image sensor | |
| KR100752185B1 (ko) | 씨모스 이미지 센서 및 그 제조방법 | |
| KR100757654B1 (ko) | 시모스 이미지 센서 및 그 제조 방법 | |
| JP2005347759A (ja) | 暗電流を減少させるためのイメージセンサー及びその製造方法 | |
| KR100720534B1 (ko) | 씨모스 이미지 센서 및 그 제조방법 | |
| KR100640980B1 (ko) | 씨모스 이미지 센서의 제조방법 | |
| JP5329142B2 (ja) | イメージセンサ | |
| JP2009088447A (ja) | 固体撮像素子およびその製造方法 | |
| KR100720505B1 (ko) | 씨모스 이미지 센서 및 그 제조방법 | |
| KR101493870B1 (ko) | 신호 대 잡음 비가 개선된 이미지 소자 및 그 제조방법 | |
| KR100672670B1 (ko) | 씨모스 이미지 센서의 제조방법 | |
| US7671419B2 (en) | Transistor having coupling-preventing electrode layer, fabricating method thereof, and image sensor having the same | |
| JP5274118B2 (ja) | 固体撮像装置 | |
| JP4351667B2 (ja) | 電荷検出装置の製造方法 | |
| KR20040065332A (ko) | 이온주입영역을 소자분리막으로 사용한 시모스 이미지센서및 그 제조방법 | |
| KR100642451B1 (ko) | 시모스 이미지 센서 및 그 제조 방법 | |
| KR20040058754A (ko) | 시모스 이미지센서 및 그 제조방법 | |
| KR100935764B1 (ko) | 이미지 센서 및 그 제조 방법 | |
| KR100736427B1 (ko) | 이미지 센서 제조 방법 | |
| JP2005039219A (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| FPAY | Annual fee payment |
Payment date: 20200131 Year of fee payment: 6 |