JP5329142B2

JP5329142B2 - イメージセンサ

Info

Publication number: JP5329142B2
Application number: JP2008190041A
Authority: JP
Inventors: ヨンソブイム
Original assignee: インテレクチュアル・ヴェンチャーズ・Ｉｉ・リミテッド・ライアビリティ・カンパニー
Priority date: 2007-07-24
Filing date: 2008-07-23
Publication date: 2013-10-30
Anticipated expiration: 2028-07-23
Also published as: TWI470779B; KR20090010747A; TW200924181A; TWI397172B; US20090026510A1; KR101019279B1; JP2013042178A; JP2009033167A; US7999252B2; US20120028394A1; TW201320319A; US8828775B2

Description

本発明は、半導体製造技術に関し、特に、イメージセンサ及びその製造方法、より詳細には、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ及びその製造方法に関する。

デジタルカメラは、インターネットを用いた映像通信の発展に伴い、その需要が爆発的に増加する傾向にある。また、カメラを搭載したＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）、ＩＭＴ−２０００（ＩｎｔｅｒｎａｔｉｏｎａｌＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ−２０００）、ＣＤＭＡ（ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）端末などの移動通信端末の普及が拡大するにつれ、小型カメラモジュールの需要が増加している。

カメラモジュールとしては、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）やＣＭＯＳイメージセンサが盛んに用いられている。しかし、ＣＣＤは、駆動方式が複雑で、かつ、電力消費が大きい。また、マスクの数が多く必要なため、工程が複雑である。更に、信号処理回路をチップ内に具現することができないため、ワンチップ化が難しいという欠点がある。反面、ＣＭＯＳイメージセンサは、単位画素内に、フォトダイオードと、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを形成させ、スイッチング方式により信号を順次検出してイメージを具現する。このように、ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を用いるため、電力消費が少なく、マスクの数も約２０個しか必要としないため、３０個〜４０個のマスクが必要なＣＣＤ工程に比べて、工程が非常に単純であり、複数の信号処理回路のワンチップ化が可能なため、次世代イメージセンサとして脚光を浴びている。

最近では、ＣＭＯＳイメージセンサの競争力を確保するため、より高密度の画素が要求されている。高密度の画素を具現するためには、画素サイズを縮小させなければならない。しかし、画素サイズを縮小させた場合、相対的にフォトダイオードのサイズが縮小してしまい、フィルファクター（ｆｉｌｌｆａｃｔｏｒ）（全画素面積においてフォトダイオードが占める面積）の縮小につながる。このように、フォトダイオードが小さくなると、最大のウェル容量（ｆｕｌｌｗｅｌｌｃａｐａｃｉｔｙ）（１つの画素が保持できる信号電荷の数）も減少し、素子の特性を劣化させるため、フォトダイオードの面積を無制限に縮小させることはできない。

これにより、制限された面積内で最大のウェル容量を確保する一環として、フォトダイオードの面積は増大させる一方で、フォトダイオードの間隔、すなわち、隣接する画素の間隔を減少させる方法が提案されている。しかし、フォトダイオードの間隔を縮小させた場合、イメージセンサの量子効率及びクロストーク特性に深刻な劣化をもたらし、素子の特性が低下するという問題が発生する。

そのため、クロストーク特性の劣化を防止する一環として、従来技術では、エピ層（ｅｐｉ−ｌａｙｅｒ）の厚さを減少させる方法と、フォトダイオード間に不純物イオンを注入して隣接するフォトダイオード間を分離させる方法とが提案されている。しかし、前者の場合、相対的に量子効率の劣化が更に深刻になり、後者の場合は、フォトダイオードの幅を相対的に縮小させ、最大のウェル容量の更なる減少につながることになる。

このように、従来技術では、電気的クロストークの主因である少数キャリヤの拡散に起因する画素間のクロストークを減少させるため、上述した方法を提案しているが、いずれも、その他の主要特性の劣化を伴っていることがわかる。

一方、画素サイズが小さくなるほど、最大のウェル容量の更なる確保が要求され、このための方法として、電荷転送（ｃｈａｒｇｅｔｒａｎｓｆｅｒ）特性は維持しつつ、制限されたフォトダイオード領域において最大のウェル容量を増加させる方法として、低いイオン注入エネルギーを用いたイオン注入工程によってフォトダイオードを形成する。これは、フォトダイオード内の最大の電位の深さは、ウェル容量に反比例するからである。

そのため、サイズの小さいフォトダイオードで要求される水準の最大のＳＮＲ（ＳｉｇｎａｌｔｏＮｏｉｓｅＲａｔｉｏ）及び動的範囲を具現するためには、フォトダイオードを形成するイオン注入工程の際に、イオン注入エネルギーも相対的に低下させる方法を採用した。しかし、この方法は、フォトダイオードの空乏領域（ｄｅｐｌｅｔｉｏｎ）の縮小をもたらし、量子効率及びクロストーク特性の更なる劣化につながる。

そこで、本発明は、従来技術の問題に鑑みてなされたものであって、その目的は、フォトダイオードの空乏領域を増大させることにより、量子効率を改善させると同時に、電気的クロストーク特性を改善させることができるイメージセンサ及びその製造方法を提供することである。

上記の目的を達成するための一態様に係る本発明は、基板内に第１導電型で形成されたエピ層と、該エピ層内に形成されたフォトダイオードと、該フォトダイオードから分離されるように、前記フォトダイオードの下部に、第２導電型で形成された第１ドープ領域とを含むイメージセンサを提供する。

また、上記の目的を達成するための他の態様に係る本発明は、第１導電型でエピ層が形成された基板上に、素子分離膜を形成するステップと、前記基板上にゲート電極を形成するステップと、前記ゲート電極の一側に露出した前記エピ層内に、第２導電型で第１ドープ領域を形成するステップと、前記第１ドープ領域から分離されるように、前記第１ドープ領域上に、フォトダイオードを形成するステップとを含むイメージセンサの製造方法を提供する。

更に、上記の目的を達成するための更なる態様に係る本発明は、第１導電型でエピ層が形成された基板上に、素子分離膜を形成するステップと、前記エピ層内に、第２導電型で第１ドープ領域を形成するステップと、前記基板上にゲート電極を形成するステップと、前記第１ドープ領域から分離されるように、前記ゲート電極の一側に露出した前記第１ドープ領域上に、フォトダイオードを形成するステップとを含むイメージセンサの製造方法を提供する。

以下、添付図面を参照して本発明の好ましい実施形態を具体的に説明する。また、図面において、層及び領域の厚さ及び間隔は、説明の便宜及び明確化のために拡大されたものであり、層が他の層又は基板上（又は上部）にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在し得るものである。なお、明細書全体において、同じ参照番号を付する部分は、同じ層を表す。また、以下に説明される第１導電型及び第２導電型は、ｐ型又はｎ型であり、互いに異なる導電型を意味する。

図１は、本発明の実施形態に係るイメージセンサの断面図である。ここでは、説明の便宜上、一例として、ＣＭＯＳイメージセンサの単位画素において、フォトダイオードＰＤ及びトランスファトランジスタＴｘのゲート電極のみを示している。

同図に示すように、本発明の実施形態に係るイメージセンサは、フォトダイオードから分離されるように、フォトダイオードＰＤの下部に、第１導電型（例えば、ｐ型）を有するエピ層（Ｐ⁻ＥＰＩ）１０１内に形成された第２導電型（例えば、ｎ型）の第１ドープ領域１０６を含む。

第１ドープ領域１０６は、電荷転送特性に影響を与えないように、トランスファトランジスタＴｘとは重ならないように形成されるか、又は大きく離隔するように形成される。ただし、前記第１ドープ領域１０６は、トランスファトランジスタＴｘの動作時にフォトダイオードＰＤの空乏領域を増大させるため、フォトダイオードＰＤの下部にのみ島状に形成される。前記第１ドープ領域１０６は、フォトダイオードＰＤの第２ドープ領域１０７と同じ導電型（例えば、ｎ型）で形成されるが、第２ドープ領域１０７よりも低いドーピング濃度で形成される。

このように、本発明の実施形態に係るイメージセンサは、フォトダイオードの下部に、第２ドープ領域１０７よりも低濃度の第１ドープ領域１０６を形成することにより、イメージセンサの光特性に影響を与えることなく、広い空乏領域を確保することが可能なため、サイズの小さいフォトダイオードの量子効率及び電気的クロストーク特性を同時に改善させることができる。

図２Ａ及び図２Ｂは、従来技術及び本発明において、トランスファトランジスタＴｘのターンオン後におけるフォトダイオードＰＤの空乏領域と静電電位との分布を示す図であって、図２Ａは、従来技術に関し、図２Ｂは、本発明に関するものである。図２Ａ及び図２Ｂのシミュレーション条件は、低照度状態であり、従来技術及び本発明における低照度での転送特性を相対的に比較したものである。

これらの図に示すように、本発明の静電電位の分布は、トランスファトランジスタＴｘの下部において、従来技術の静電電位の分布と類似していることがわかる。これは、本発明及び従来技術における電荷転送特性が互いに類似していることを意味する。すなわち、本発明の第１ドープ領域１０６（図１参照）は、電荷転送特性には大きな影響を与えないと解釈することができる。また、本発明の静電電位の分布は、フォトダイオードＰＤの下部において、従来技術の静電電位の分布に比べて深さ方向に拡張されていることがわかる。これは、本発明のフォトダイオードＰＤの空乏領域が、従来技術に比べて大きく増大したことを意味する。したがって、本発明の第１ドープ領域１０６は、ウェル容量にはほとんど影響を与えることなく、フォトダイオードＰＤの空乏領域を深さ方向に拡張させることにより、量子効率を改善させることができる。

図３Ａ及び図３Ｂは、従来技術と本発明との電気的クロストーク特性及び応答特性を比較するためのシミュレーション結果を示す図であって、図３Ａは、入射光の波長（Ｘ軸）に応じた電気的クロストーク（Ｅ−Ｘｔａｌｋ）（Ｙ軸）の変化量を比較するための図であり、図３Ｂは、入射光の波長（Ｘ軸）に応じた光電流（Ｙ軸）の変化量を比較するための図である。

図３Ａに示すように、入射光の同じ波長帯において、本発明では、従来技術に比べて、電気的クロストーク特性が顕著に改善されていることがわかる。上述のように、電気的クロストークの主因は、少数キャリヤの熱拡散にあり、この電気的クロストークは、長波長であるほど高くなる。少数キャリヤは、大部分が優性のエピ層の中性領域で生成された電子に起因するものであって、本発明のように、フォトダイオードの空乏領域を深さ方向に拡張させ、内部量子効率１００％の空乏領域に、中性領域で生成された電子を吸収させることにより、隣接する画素内の少数キャリヤの熱拡散に起因するクロストークの影響を最小化することができる。

図３Ｂに示すように、入射光の同じ波長帯、特に、５００ｎｍ以上の高い波長帯において、本発明では、従来技術に比べて、光電流が顕著に増大していることがわかる。これは、光子露出に起因して生成される電子が、当該画素内に保持される程度を示す電荷収集効率が増加したことを意味する。このような電荷収集効率の増加により、応答性（入力される光学エネルギーの単位あたりにセンサが伝達する信号の量）を改善させることができる。

以下、図１に示す本発明の実施形態に係るイメージセンサの製造方法を説明する。

図４Ａ〜図４Ｄは、本発明の実施形態に係るイメージセンサの製造方法を説明するための断面図である。

まず、図４Ａに示すように、半導体基板１００、例えば、高濃度の第１導電型（例えば、ｐ型）でドープされたシリコン基板上に、第１導電型でドープされたエピ層（Ｐ⁻ＥＰＩ）１０１を形成する。このとき、エピ層１０１は、半導体基板（Ｐ⁻ＳＵＢ）１００よりも低濃度でドープされる。

その後、半導体基板１００内に、局所的に素子分離膜１０２を形成する。このとき、素子分離膜１０２は、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法又はＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法によって形成することもできるが、同図のように、高集積化に有利なＳＴＩ法によって形成することが好ましい。前記素子分離膜１０２は、ＳＴＩ法を用いた場合、高いアスペクト比でも埋め込み特性に優れたＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）膜、又はＨＤＰ膜とＳＯＤ（ＳｐｉｎＯｎＤｉｅｌｅｃｔｒｉｃ）膜との積層膜として形成され得る。

次に、エピ層１０１上に、ゲート絶縁膜１０３と、ゲート導電膜１０４とを形成した後、これらをエッチングして、トランスファトランジスタのゲート電極１０５を形成する。

また、図４Ｂに示すように、後続の工程により、フォトダイオードを形成するためのイオン注入マスク（図示せず）を用いて、エピ層１０１内に第１ドープ領域１０６を形成する。このとき、第１ドープ領域１０６は、フォトダイオードの下部に島状に形成するが、フォトダイオードから分離されるように、比較的高いイオン注入エネルギーで形成する。また、第１ドープ領域１０６は、フォトダイオードの第２ドープ領域１０７（図４Ｃ参照）と同じ導電型（例えば、ｎ型）で形成するが、第２ドープ領域１０７よりも低いドーピング濃度で形成する。例えば、第１ドープ領域１０６は、ホスフィン（ＰＨ_３）を用いて、少なくとも５００ＫｅＶ以上、好ましくは、５００ＫｅＶ〜１．５ＭｅＶの範囲のイオン注入エネルギー、５×１０^１１ｉｏｎｓ／ｃｍ^２以下、好ましくは、１×１０^９ｉｏｎｓ／ｃｍ^２〜５×１０^１１ｉｏｎｓ／ｃｍ^２の範囲のドーズで形成する。

その後、図４Ｃに示すように、図４Ｂにおける第１ドープ領域１０６の形成時に用いられたイオン注入マスクをそのまま用いて、フォトダイオードの第２ドープ領域１０７を形成する。このとき、第２ドープ領域１０７は、第１ドープ領域１０６と同じ導電型で形成するが、第１ドープ領域１０６よりも高いドーピング濃度で形成する。また、第２ドープ領域１０７は、一側がトランスファトランジスタのゲート電極１０５に整列され、第１ドープ領域１０６から分離されるように形成する。

また、図４Ｄに示すように、ゲート電極１０５の両側壁にスペーサ１０８を形成することもできる。このとき、スペーサ１０８は、酸化膜、又は酸化膜と窒化膜との積層構造として形成することができる。例えば、スペーサ１０８は、シリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（Ｓｉ_３Ｎ_４）、又はシリコン酸窒化膜（ＳｉＯＮ）の単一膜、又はこれらの積層膜として形成する。

次に、第２ドープ領域１０７上に第３ドープ領域１０９を形成することができる。このとき、第３ドープ領域１０９は、スペーサ１０８に整列されるように形成するが、第２ドープ領域１０７と反対の導電型、すなわち、第１導電型で形成し、第２ドープ領域１０７と共に、ピンフォトダイオード（ｐｉｎｎｅｄｐｈｏｔｏｄｉｏｄｅ）を具現することにより、暗電流の生成を抑制する。

一方、第３ドープ領域１０９は、スペーサ１０８の形成前後、つまり、合計２回のイオン注入工程によって形成することもできる。この場合、１回目のイオン注入工程は、スペーサ１０８の形成前に、ゲート電極１０５の一側に整列されるように行い、２回目のイオン注入工程は、スペーサ１０８の形成後に、１回目のイオン注入工程よりも高濃度でスペーサ１０８の一側に整列されるように行う。

次に、トランスファトランジスタのゲート電極１０５の他側（フォトダイオードの反対側）に露出したエピ層１０１内に、フローティング拡散領域として第４ドープ領域１１０を形成する。このとき、第４ドープ領域１１０は、第２導電型で形成するが、第２ドープ領域１０７よりも高濃度で形成する。

その後の工程は、一般的な工程と同じであるため、それに関する説明は省略する。

本発明によれば、次のような効果が得られる。

第一に、フォトダイオードの下部に、低濃度でドープされたドープ領域を形成することにより、イメージセンサの光特性に影響を与えることなく、広い空乏領域を確保することが可能なため、量子効率及び電気的クロストーク特性を同時に改善させることができる。

第二に、フォトダイオードの下部に、マスク工程を別途に追加することなく、低濃度でドープされたドープ領域を形成することにより、ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）及び生産コストを最小化することができる。

上述のように、本発明の技術的思想は、好ましい実施形態で具体的に記述されたが、上述した実施形態はその説明であって、それを制限するものではないことに注意しなければならない。特に、本発明の実施形態では、第１ドープ領域１０６をトランスファトランジスタのゲート電極１０５の形成後に形成する工程を説明したが、これは一例であって、ゲート電極１０５の形成前に形成することもできる。例えば、素子分離膜１０２の形成後、ゲート絶縁膜１０３の形成前に形成することもできる。もしくは、素子分離膜１０２の形成前、エピ層１０１の形成後に形成することもできる。更に、第１ドープ領域１０６は、イオン注入マスクを用いずにブランケットイオン注入工程によって形成することもできる。また、本発明は、当該技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることを理解することができる。

本発明の実施形態に係るイメージセンサの断面図である。従来技術において、トランスファトランジスタのターンオン後におけるフォトダイオードの空乏領域と静電電位との分布を示す図である。本発明において、トランスファトランジスタのターンオン後におけるフォトダイオードの空乏領域と静電電位との分布を示す図である。従来技術と本発明との電気的クロストーク特性を比較するためのシミュレーション結果を示す図である。従来技術と本発明との応答特性を比較するためのシミュレーション結果を示す図である。本発明の実施形態に係るイメージセンサの製造方法を説明するための断面図である。本発明の実施形態に係るイメージセンサの製造方法を説明するための断面図である。本発明の実施形態に係るイメージセンサの製造方法を説明するための断面図である。本発明の実施形態に係るイメージセンサの製造方法を説明するための断面図である。

符号の説明

１００半導体基板
１０１エピ層
１０３ゲート絶縁膜
１０４ゲート導電膜
１０５ゲート電極
１０６第１ドープ領域
１０７第２ドープ領域
１０８スペーサ
１０９第３ドープ領域
１１０第４ドープ領域
ＰＤフォトダイオード
Ｔｘトランスファトランジスタ

Claims

エピ層に配置されているフォトダイオードと、
前記フォトダイオードから分離され、前記フォトダイオードの下部に配置され、前記エピ層の内部に配置されている第１ドープ領域と、
前記フォトダイオードの内部に配置された第２ドープ領域と
を備えるイメージセンサであって、前記エピ層が第１導電型を有し、前記第１ドープ領域及び前記第２ドープ領域の両方が第２導電型を有し、前記第１ドープ領域のドーピング濃度が前記第２ドープ領域のドーピング濃度より低い、イメージセンサ。
前記フォトダイオードが前記第２ドープ領域上に配置された第３ドープ領域を備え、前記第３ドープ領域が前記第１導電型を含む請求項１に記載のイメージセンサ。
前記フォトダイオードに接触するスペーサを有するゲート電極をさらに備える請求項２に記載のイメージセンサ。
前記第１ドープ領域が前記ゲート電極に整列されている請求項３に記載のイメージセンサ。
前記第１ドープ領域が前記エピ層の内部に島状部を備える請求項１に記載のイメージセンサ。
前記第１導電型がｐ型であり、前記第２導電型がｎ型である請求項１に記載のイメージセンサ。
エピ層と、
前記エピ層に配置されているフォトダイオードと、
前記フォトダイオードから分離され、前記フォトダイオードの下に配列され、前記エピ層の内部に配置された第１ドープ領域と、
前記フォトダイオード内部に配置された第２ドープ領域と
を備え、前記第１ドープ領域が前記フォトダイオードの空乏領域を広げるように構成されており、前記エピ層が第１導電型を含み、前記第１ドープ領域及び前記第２ドープ領域が第２導電型を含んでおり、前記第１ドープ領域のドーピング濃度が前記第２ドープ領域のドーピング濃度より低いものである、イメージセンサ。
前記第１導電型がｐ型であり、前記第２導電型がｎ型である請求項７に記載のイメージセンサ。
フローティング拡散領域をさらに備え、
前記フローティング拡散領域が前記第２導電型を含み、前記フローティング拡散領域のドーピング濃度が前記第２ドープ領域のドーピング濃度より高い、請求項７に記載のイメージセンサ。
前記フォトダイオードに整列されているゲート電極をさらに備える請求項７に記載のイメージセンサ。
前記第１ドープ領域が前記フォトダイオードの下だけに配置され、ゲート電極の下に配置されていない請求項７に記載のイメージセンサ。
前記第１ドープ領域が前記エピ層の内部に島状部を備える請求項７に記載のイメージセンサ。
エピ層内部に配置された第１ドープ領域と、
フォトダイオード内部に配置され、前記第１ドープ領域から分離された第２ドープ領域と、
フローティング拡散領域と、
前記第１ドープ領域から分離され、前記フォトダイオードと前記フローティング拡散領域との間に配列されたゲート電極と
を備え、前記第１ドープ領域が前記フォトダイオードの空乏領域を広げるように構成されており、前記エピ層が第１導電型を含み、前記第１ドープ領域及び前記第２ドープ領域が第２導電型を含んでおり、前記第１ドープ領域のドーピング濃度が、前記第２ドープ領域のドーピング濃度より低いものである、イメージセンサ。
前記ゲート電極及び前記第１ドープ領域が、互いに離隔するように形成される請求項１３に記載のイメージセンサ。
前記第１導電型がｐ型であり、前記第２導電型がｎ型である請求項１３に記載のイメージセンサ。
前記フローティング拡散領域が前記第２導電型を含み、前記フローティング拡散領域のドーピング濃度が、前記第２ドープ領域のドーピング濃度より高い請求項１３に記載のイメージセンサ。
前記第１ドープ領域が、前記エピ層内部に島状部を有する請求項１３に記載のイメージセンサ。