KR20130134791A - 이미지 센서의 단위 픽셀 및 이를 포함하는 픽셀 어레이 - Google Patents
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Abstract
이미지 센서의 단위 픽셀이 개시된다. 본 발명의 실시예에 따른 이미지 센서의 단위 픽셀은 입사광의 세기에 따라 가변되는 광전하를 생성하는 광전 변환 소자, 상기 광전하를 전송 제어 신호에 따라 플로팅 디퓨젼으로 전송하는 전송 트랜지스터 및 상기 플로팅 디퓨젼에 접속되는 서플먼트 트랜지스터를 포함한다. 본 발명의 실시예에 따른 단위 픽셀에 의하면 하나의 단위 픽셀이 전송 트랜지스터 이외에 하나의 트랜지스터만을 포함하여 단위 픽셀의 면적을 최소화함으로써 픽셀 어레이의 해상도를 높이고 소비전류를 줄일 수 있는 효과가 있다.
Description
본 발명은 이미지 센서의 단위 픽셀 및 이를 포함하는 픽셀 어레이에 관한 것으로서, 단위 픽셀의 면적을 최소화하여 해상도를 높일 수 있는 이미지 센서의 단위 픽셀에 관한 것이다.
CMOS 이미지 센서는 상보형 금속산화반도체(Complementary Metal-Oxide Semiconductor, CMOS)를 이용한 고체 촬상 소자이다. CMOS 이미지 센서는 고전압 아날로그 회로를 가지는 CCD 이미지 센서와 비교해 제조 단가가 낮고 소자의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, 개발 초기보다 CMOS 이미지 센서의 성능이 향상되어 스마트폰, 디지털 카메라 등의 휴대용 기기를 비롯한 가전 제품에 주로 CMOS 이미지 센서가 탑재되고 있다.
CMOS 이미지 센서를 구성하는 픽셀 어레이(pixel array)는 각 픽셀마다 광전 변환 소자를 포함한다. 상기 광전 변환 소자는 입사되는 빛의 양에 따라 가변되는 전기 신호를 생성하고 CMOS 이미지 센서는 상기 전기 신호를 처리하여 영상을 합성해낼 수 있다. 최근 고해상도 이미지에 대한 요구에 따라 CMOS 이미지 센서를 구성하는 픽셀은 보다 소형화될 것이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 하나의 단위 픽셀마다 포함되는 트랜지스터의 갯수를 최소화하여 해상도를 높일 수 있는 이미지 센서의 단위 픽셀 및 이를 포함하는 픽셀 어레이를 제공함에 있다.
본 발명의 실시예에 따른 이미지 센서의 단위 픽셀은 입사광의 세기에 따라 가변되는 광전하를 생성하는 광전 변환 소자, 상기 광전하를 전송 제어 신호에 따라 플로팅 디퓨젼으로 전송하는 전송 트랜지스터, 상기 플로팅 디퓨젼에 접속되는 서플먼트 트랜지스터 및 상기 광전 변환소자, 상기 전송 트랜지스터 및 상기 서플먼트 트랜지스터를 인접하는 단위 픽셀들과 전기적으로 분리하는 DTI를 포함한다.
실시예에 따라 상기 광전 변환 소자의 일측단에 접속되는 접지 단자를 더 포함한다.
실시예에 따라 상기 광전 변환 소자는 상기 DTI를 제외한 면적으로 형성된다.
실시예에 따라 상기 전송 트랜지스터의 게이트 단자는 식각 공정으로 상기 광전 변환 소자의 상부면보다 더 깊은 깊이로 형성된다.
실시예에 따라 상기 서플먼트 트랜지스터는 더미 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 선택 트랜지스터 중 어느 하나이다.
본 발명의 실시예에 따른 이미지 센서의 픽셀 어레이는 매트릭스 형태로 배열되는 제1 픽셀 및 제2 픽셀을 포함하며, 상기 제1 픽셀은 입사광의 세기에 따라 가변되는 제1 광전하를 생성하는 제1 광전 변환 소자, 상기 제1 광전하를 제1 전송 제어 신호에 따라 플로팅 디퓨젼으로 전송하는 제1 전송 트랜지스터 및 상기 플로팅 디퓨젼에 접속되는 제1 서플먼트 트랜지스터를 포함하고, 상기 제2 픽셀은 상기 입사광의 세기에 따라 가변되는 제2 광전하를 생성하는 제2 광전 변환 소자, 상기 제2 광전하를 제2 전송 제어 신호에 따라 상기 플로팅 디퓨젼으로 전송하는 제2 전송 트랜지스터 및 상기 플로팅 디퓨젼에 접속되는 제2 서플먼트 트랜지스터를 포함하고, 상기 제1 픽셀 및 상기 제2 픽셀은 DTI에 의해 서로 전기적으로 분리된다.
실시예에 따라 상기 제1 서플먼트 트랜지스터는 제1 및 제2 리셋 제어 신호에 따라 상기 플로팅 디퓨젼을 리셋하는 리셋 트랜지스터이고, 상기 제2 서플먼트 트랜지스터는 상기 플로팅 디퓨젼의 전위에 대응되는 전압 신호를 소스 단자로 출력하는 드라이브 트랜지스터이다.
실시예에 따라 상기 제1 서플먼트 트랜지스터는 n 채널 디프레션형 트랜지스터(n-channel depression type transistor)이고, 상기 제1 픽셀 및 상기 제2 픽셀이 선택되지 않을 경우 상기 플로팅 디퓨젼을 0V로 유지한다.
실시예에 따라 제3 픽셀 및 제4 픽셀을 더 포함하며, 상기 제3 픽셀은 입사광의 세기에 따라 가변되는 제3 광전하를 생성하는 제3 광전 변환 소자, 상기 제3 광전하를 제3 전송 제어 신호에 따라 상기 플로팅 디퓨젼으로 전송하는 제3 전송 트랜지스터 및 상기 플로팅 디퓨젼에 접속되는 제3 서플먼트 트랜지스터를 포함하고, 상기 제4 픽셀은 상기 입사광의 세기에 따라 가변되는 제4 광전하를 생성하는 제4 광전 변환 소자, 상기 제4 광전하를 제4 전송 제어 신호에 따라 상기 플로팅 디퓨젼으로 전송하는 제4 전송 트랜지스터 및 상기 플로팅 디퓨젼에 접속되는 제4 서플먼트 트랜지스터를 포함한다.
실시예에 따라 상기 제1 서플먼트 트랜지스터는 제1 내지 제4 리셋 제어 신호에 따라 상기 플로팅 디퓨젼을 리셋하는 리셋 트랜지스터이고, 상기 제2 서플먼트 트랜지스터는 상기 플로팅 디퓨젼의 전위에 대응되는 전압 신호를 소스 단자로 출력하는 드라이브 트랜지스터이고, 상기 제3 서플먼트 트랜지스터는 제1 내지 제4 선택 제어 신호에 따라 상기 전압 신호를 컬럼 라인으로 출력하는 선택 트랜지스터이다.
실시예에 따라 상기 제4 서플먼트 트랜지스터는 게이트 단자, 드레인 단자 및 소스 단자가 함께 접지에 연결되는 더미 트랜지스터이다.
실시예에 따라 상기 제1 픽셀 내지 상기 제4 픽셀은 매트릭스 형태 또는 라인 형태로 배열된다.
실시예에 따라 상기 제4 서플먼트 트랜지스터는 상기 플로팅 디퓨젼의 전위에 대응되는 상기 전압 신호를 소스 단자로 출력하는 드라이브 트랜지스터이고, 상기 제2 서플먼트 트랜지스터와 상기 제4 서플먼트 트랜지스터는 게이트, 드레인 및 소스 단자가 각각 도전 라인을 통해 접속된다.
실시예에 따라 상기 제1 픽셀 내지 상기 제4 픽셀은 매트릭스 형태 또는 라인 형태로 배열된다.
실시예에 따른 이미지 센서는 상기 픽셀 어레이를 포함한다.
본 발명의 실시예에 따른 단위 픽셀에 의하면 하나의 단위 픽셀이 전송 트랜지스터 이외에 하나의 트랜지스터만을 포함하여 단위 픽셀의 면적을 최소화함으로써 픽셀 어레이의 해상도를 높이고 소비전류를 줄일 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 처리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예에 따른 단위 픽셀의 레이아웃을 나타내는 블록도이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 단위 픽셀의 수직 단면을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 5는 도 4에 도시된 본 발명의 일 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응되는 회로도이다.
도 6a 및 도 6b는 각각 본 발명의 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 7은 도 6a 및 도 6b에 도시된 본 발명의 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응되는 회로도이다.
도 8a 및 도 8b는 각각 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 9는 도 8a 및 도 8b에 도시된 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응하는 회로도이다.
도 10은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 11은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타낸다.
도 2는 본 발명의 실시예에 따른 단위 픽셀의 레이아웃을 나타내는 블록도이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 단위 픽셀의 수직 단면을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 5는 도 4에 도시된 본 발명의 일 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응되는 회로도이다.
도 6a 및 도 6b는 각각 본 발명의 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 7은 도 6a 및 도 6b에 도시된 본 발명의 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응되는 회로도이다.
도 8a 및 도 8b는 각각 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 9는 도 8a 및 도 8b에 도시된 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응하는 회로도이다.
도 10은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 11은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 처리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 이미지 처리 시스템(Image Process system, 10)은 이미지 센서(Image sensor, 100), 이미지 프로세서(DSP, 200), 디스플레이 유닛(Display Unit, 300) 및 렌즈(500)를 포함할 수 있다.
상기 이미지 센서(100)는 픽셀 어레이(APS array, 110), 로우 드라이버(Row Driver, 120), 상관 이중 샘플링(CDS:Correlated Double Sampling) 블록(130), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 140), 램프 신호 발생기(Ramp Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 카운터 컨트롤러(counter controller, 171), 제어 레지스터 블록(control Register Block, 180) 및 버퍼(Buffer, 190)를 포함한다.
상기 이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(DSP, 200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰, 또는 카메라가 구비된 전자 장치 등으로 구현될 수 있다.
이때, 상기 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 상기 카메라 컨트롤(210)은 상기 제어 레지스터 블록(180)을 제어한다. 이때, 상기 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 상기 제어 레지스터 블록(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(Image Signal Processor, 220)는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
상기 이미지 신호 프로세서(Image Signal Processor, 220)는 도 1에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 상기 이미지 신호 프로세서(Image Signal Processor, 220)는 상기 이미지 센서(100) 내부에 위치할 수도 있다.
픽셀 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 픽셀 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.
타이밍 제너레이터(170)는 로우 드라이버(120), ADC(140), 램프 신호 발생기(160) 및 카운터 컨트롤러(171) 각각에 제어 신호 또는 클럭 신호를 출력하여 상기 로우 드라이버(120), ADC(140), 램프 신호 발생기(160) 및 카운터 컨트롤러(171)의 동작 또는 타이밍을 제어할 수 있으며, 제어 레지스터 블록(180)은 램프 신호 발생기(160), 타이밍 제너레이터(170), 카운터 컨트롤러(171) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블록(180)은 상기 카메라 컨트롤(210)의 제어를 받아 동작한다.
카운터 컨트롤러(171)는 상기 제어 레지스터 블록(180)으로부터 제어 신호를 수신하여 상기 ADC(140)에 포함된 복수의 카운터(미도시)들에 카운터 제어 신호(counter control signal, CCS)를 전송하여 상기 카운터(미도시)들의 동작을 제어할 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 픽셀 어레이(110)을 구성하는 각 단위 픽셀의 전송 트랜지스터들을 제어하는 전송 제어 신호, 리셋 트랜지스터를 제어하는 리셋 제어 신호, 선택 트랜지스터를 제어하는 선택 제어 신호 등을 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 영상 신호를 CDS(130)로 출력한다. 상기 CDS(130)는 입력받은 리셋 신호와 영상 신호를 상관 이중 샘플링을 수행할 수 있다.
ADC(140)는 상기 램프 신호 발생기(160)로부터 제공된 램프 신호(Vramp)와 CDS(130)로부터 출력되는 상관 이중 샘플링된 신호를 비교하여 그 결과 신호를 출력하고, 상기 결과 신호를 카운팅하여 버퍼(190)로 출력한다.
버퍼(190)는 상기 ADC(130)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블록(예컨대, SRAM) 및 상기 ADC(130)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 단위 픽셀의 레이아웃을 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 단위 픽셀의 레이아웃(600)은 단위 픽셀(610)에 포함되는 각 소자들의 배치 상태를 나타내고 있다. 상기 단위 픽셀들(610)은 매트릭스(matrix) 형태로 도 1의 상기 픽셀 어레이(110)를 구성할 수 있다. 상기 단위 픽셀의 레이아웃은 DTI(Deep Trench Isolation, 601), STI(Shallow Trench Isolation, 602), 플로팅 디퓨젼(floating diffusion, 603), 전송 트랜지스터(transfer transistor)의 게이트(gate)(604), 서플먼트 트랜지스터(supplement transistor)의 게이트(605), 접지(ground, 606) 및 P-WELL 영역(607)을 포함할 수 있다.
상기 DTI(601)은 상기 단위 픽셀(610)의 테두리에 형성되며, 인접하는 다른 픽셀들(미도시)과의 전기적인 분리를 위해 수직으로 깊게 파인 형태를 가질 수 있다. DTI 공정(process)으로 형성된 DTI(601)에는 산화물(oxide), 폴리실리콘(polysilicon) 등이 채워질 수 있다. 이러한 DTI(601)는 인접하는 다른 픽셀(미도시)과의 캐리어(carrier) 교환으로 신호 대 잡음비(signal-to-noise ratio)를 저하시키는 전기적 크로스토크(electric crosstalk) 현상을 방지할 수 있다. 또한, DTI(601)의 측벽(608)은 빛의 반사율이 높은 물질로 도핑(doping)되어 단위 픽셀(610)로 입사되는 빛이 인접하는 다른 픽셀(미도시)로 투과하여 신호 대 잡음비를 저하시키는 광학적 크로스토크(optical crosstalk) 현상을 방지할 수 있다. 예컨대, 상기 DTI(601)의 측벽(608)은 반사율이 높은 보론(boron)이 도핑된 폴리 실리콘막(poly silicon)으로 형성될 수 있으나, 이에 한정되지 않는다.
상기 STI(602)은 상기 DTI(601)의 안쪽에서 상기 플로팅 디퓨젼(603), 전송 트랜지스터(TX)의 게이트(604), 서플먼트 트랜지스터의 게이트(605), 접지(606) 및 P-WELL 영역(607)의 주변에 형성될 수 있다. 상기 STI(602)는 상기 각 영역의 전기적인 분리를 위해 STI 공정으로 형성될 수 있고, 상기 DTI(601)에 비해 얕은 깊이를 가질 수 있다.
상기 플로팅 디퓨젼(603)은 전송 트랜지스터(TX)의 게이트(604)와 인접하여 형성될 수 있고, 도 2와 같이 상기 DTI(601)와의 사이에 STI(602)가 형성되거나 바로 DTI(601)와 인접하여 형성될 수 있다. 상기 플로팅 디퓨젼(603)은 후술할 포토 다이오드(PD)에 의해 생성되는 광전하가 전송 트랜지스터(TX)를 통해 전송되어 축적되는 노드(node)이다.
상기 전송 트랜지스터(TX)의 게이트(604)는 상기 플로팅 디퓨젼(603)의 주변에 형성될 수 있다. 상기 전송 트랜지스터(TX)의 게이트(604)는 전송 제어 신호(TG)를 입력받을 수 있으며, 상기 전송 트랜지스터(TX)는 상기 전송 제어 신호(TG)에 따라 포토 다이오드(PD)에 의해 생성된 광전하를 상기 플로팅 디퓨젼(603)으로 전송할 수 있다.
상기 서플먼트 트랜지스터의 게이트(605)는 상기 전송 트랜지스터(TX)의 게이트(604)와 STI(602)에 의해 분리되어 형성될 수 있다. 상기 서플먼트 트랜지스터는 리셋 트랜지스터(reset transistor), 드라이브 트랜지스터(drive transistor) 및 선택 트랜지스터(select transistor) 중 어느 하나일 수 있다.
상기 접지(606)는 상기 단위 픽셀(610)의 동작에 필요한 접지 전압을 공급할 수 있다. 예컨대, 상기 접지(606)는 상기 포토 다이오드(PD)의 일측단에 접지 전압을 공급할 수 있다.
상기 P-WELL 영역(607)은 상기 서플먼트 트랜지스터의 게이트(605)의 주변에 형성될 수 있다. 상기 P-WELL 영역(607)에는 n++로 도핑된 영역(미도시)이 형성될 수 있고 상기 n++로 도핑된 영역(미도시)은 상기 서플먼트 트랜지스터의 소스(source) 단자 또는 드레인(drain) 단자로서의 역할을 할 수 있다. 즉, 상기 P-WELL 영역(607)은 상기 n++로 도핑된 영역(미도시)을 전기적으로 절연시킬 수 있다.
따라서, 본 발명의 실시예에 따른 단위 픽셀에 의하면 하나의 단위 픽셀이 전송 트랜지스터 이외에 하나의 트랜지스터만을 포함하여 단위 픽셀의 면적을 최소화함으로써 픽셀 어레이의 해상도를 높이고 소비전류를 줄일 수 있는 효과가 있다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 단위 픽셀의 수직 단면을 나타내는 블록도이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 수직선(N-N')을 따라 수직으로 자른 수직 단면을 나타낸다. 상기 단위 픽셀(610)은 마이크로 렌즈(micro lens, 611), 컬러 필터(color filter, 612), 반사 방지층(anti-reflection layer, 613), 반도체 기판(615)이 적층되어 형성될 수 있고, 상기 반도체 기판(615)은 DTI(601), 에픽택셜층(epitaxial layer, 614), 포토 다이오드(photo diode, 620), 웰층(well layer, 616), STI(602), 서플먼트 트랜지스터의 게이트(605), 전송 트랜지스터의 게이트(604) 및 플로팅 디퓨젼(603)을 포함할 수 있다. 도 3에서는 대상물로부터 반사되는 빛이 입사되는 방향을 가장 하부로 정의하며, 상기 단위 픽셀에 포함되는 트랜지스터들이 NMOS 트랜지스터로 가정하고 설명하기로 한다.
마이크로 렌즈(611)는 상기 단위 픽셀(610)의 하부에 상기 단위 픽셀(610)에 대응하는 위치에 형성될 수 있으며, 상기 마이크로 렌즈(611)는 집광력(light gathering power)을 높여 이미지 품질을 높이기 위해 사용될 수 있다.
컬러 필터(612)는 상기 마이크로 렌즈(611)의 상부에 형성될 수 있고, 특정 파장의 빛(예컨대, 레드(Red), 그린(Green), 블루(Blue), 마젠타(Magenta), 옐로우(Yellow), 사이언(Cyan))을 선택적으로 투과시킬 수 있다. 실시예에 따라, 컬러 필터(612)의 하부에는 오버 코팅 레이어(over-coating layer)라고 불리는 평탄층(미도시)이 형성될 수 있다. 실시예에 따라 상기 컬러 필터(612)는 상기 단위 픽셀(610)이 깊이 센서(depth sensor)를 구성하는 경우 생략될 수 있다.
반사 방지층(613)은 상기 컬러 필터(612)의 상부에 형성될 수 있고, 상기 마이크로 렌즈(611) 및 상기 컬러 필터(612)를 통해 입사하는 입사광이 반사되는 것을 방지할 수 있다. 즉, 반사 방지층(613)은 입사광을 효율적으로 투과시킴으로써 이미지 센서의 성능(예컨대, 수광 효율 및 광 감도)을 향상시킬 수 있다.
DTI(601)는 도 2에서 설명한 바와 같이 인접하는 픽셀(미도시)과의 관계에서 전기적 크로스토크 및 광학적 크로스토크 현상을 방지할 수 있다. DTI(601)의 측벽(608)은 빛의 반사율이 높은 물질로 도핑(doping)될 수 있다. 에픽택셜층(614)은 p형 벌크(bulk) 실리콘 기판 상에 형성되는 p형 에피택셜 층일 수 있다.
포토 다이오드(620)는 이온 주입(ion implantation) 공정을 수행함으로써 상기 에피택셜층(614) 내에 n형 영역으로 형성될 수 있다. 상기 포토 다이오드(620)는 광전 변환 소자로서 입사광의 세기에 따라 가변되는 광전하를 생성할 수 있고, 실시예에 따라 포토 다이오드가 아닌 포토 트랜지스터(photo transistor), 핀드 포토다이오드(pinned photo diode) 또는 이들의 조합으로 구현될 수 있다. 실시예에 따라, 상기 포토다이오드(620)는 복수의 도핑 영역들이 적층된 형태로 형성될 수 있다. 이 경우 상부 도핑 영역은 n+형 이온이 주입되어 형성될 수 있고, 하부 도핑 영역은 n-형 이온이 주입되어 형성될 수 있다. 상기 포토 다이오드(620)는 높은 필팩터(fill-factor)를 얻기 위해, 상기 단위 픽셀(610)에서 DTI(601)를 제외한 전 면적에 걸쳐 형성될 수 있다. 상기 필팩터는 단위 픽셀의 면적과 수광 영역의 비율로 정의할 수 있으며, 그 값이 높을수록 수광 효율이 높다.
웰층(616)은 상기 포토 다이오드(620)의 상부에 형성될 수 있고, 상부의 트랜지스터들과 상기 포토 다이오드(620)를 전기적으로 절연시킬 수 있다. 또한, 서플먼트 트랜지스터의 게이트(605)와 인접하여 n++로 도핑되는 영역(미도시)은 서플먼트 트랜지스터의 소스 및 드레인 단자로 동작할 수 있다. 반도체 기판(615)의 상부에는 다층의 도전 라인들(미도시)이 포함될 수 있으며, 다층의 도전 라인(미도시)들은 예를 들어, 구리, 알루미늄과 같은 금속 물질을 포함하는 도전 물질을 패터닝하는 방식으로 형성될 수 있다.
STI(602)는 도 2에서 설명한 바와 같이 인접하는 소자들 사이의 전기적인 분리를 위해 형성될 수 있다.
서플먼트 트랜지스터의 게이트(605) 및 전송 트랜지스터(TX)의 게이트(604)는 각각 대응하는 게이트 절연막(609) 상부에 형성될 수 있다. 상기 게이트 절연막(609)은 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질일 수 있고, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합 등을 원자층 증착법으로 형성된 것일 수 있다. 특히, 상기 전송 트랜지스터(TX)의 게이트(604)는 포토 다이오드(620)가 반도체 기판(615)의 중간에 형성된 것에 대응하여 식각 공정으로 형성될 수 있다. 실시예에 따라 상기 전송 트랜지스터(TX)의 게이트(604)는 상기 포토 다이오드(620)의 상부 경계면 깊이 이상 또는 이하로 형성될 수 있다.
플로팅 디퓨젼(603)은 상기 전송 트랜지스터(TX)의 게이트(604)와 인접하여 형성될 수 있고, 포토 다이오드(620)와의 사이에 에픽택셜층(614)이 형성되어 전기적으로 절연될 수 있다.
도 4는 본 발명의 일 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 2 내지 도 4를 참조하면, 위 아래로 인접하는 제1 픽셀(710)과 제2 픽셀(720)이 나타나 있다. 상기 제1 픽셀(710)과 상기 제2 픽셀(720)은 DTI(711)에 의해 전기적으로 분리되어 있고, 상기 제1 픽셀(710)과 상기 제2 픽셀(720) 각각의 내부 소자들은 STI(712, 722)에 의해 전기적으로 분리되어 있다. 또한, 상기 제1 픽셀(710)과 상기 제2 픽셀(720) 각각은 플로팅 디퓨젼(713, 723)과 접지(716, 726)를 포함하고 있으며, 각각 제1 전송 트랜지스터(714)와 제2 전송 트랜지스터(724)를 포함하고 있다. 상기 제1 픽셀과 상기 제2 픽셀의 플로팅 디퓨젼(713, 723)은 도전 라인(미도시)으로 연결되어 하나의 노드로서 동작할 수 있다.
상기 제1 픽셀(710)과 상기 제2 픽셀(720) 각각 제1 서플먼트 트랜지스터(715)와 제2 서플먼트 트랜지스터(725)를 포함할 수 있다. 상기 제1 서플먼트 트랜지스터(715)는 리셋 트랜지스터(RX)의 역할을, 상기 제2 서플먼트 트랜지스터(725)는 드라이브 트랜지스터(DX)의 역할을 수행할 수 있다.
따라서, 상기 제1 픽셀(710)과 상기 제2 픽셀(720)은 각각의 포토 다이오드(717, 727), 접지(716, 726) 및 전송 트랜지스터(714, 724)를 포함할 수 있다. 상기 제1 픽셀(710)과 상기 제2 픽셀(720)은 플로팅 디퓨젼(FD), 리셋 트랜지스터(RX) 및 드라이브 트랜지스터(DX)를 공유할 수 있으므로 상기 제1 픽셀(710)과 상기 제2 픽셀(720)은 각각 2개의 트랜지스터만을 포함할 수 있다. 이로 인해 상기 제1 픽셀(710)과 상기 제2 픽셀(720)은 각 픽셀이 차지하는 면적을 최소화할 수 있다.
도 4에는 제1 픽셀(710)과 제2 픽셀(720)이 종으로 도시되어 있으나, 횡으로도 구현될 수 있다. 다수의 제1 픽셀(710)과 제2 픽셀(720)이 매트릭스 형태로 구현되어 도 1의 픽셀 어레이를 구성할 수 있다.
도 5는 도 4에 도시된 본 발명의 일 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응되는 회로도이다.
도 4 및 도 5를 참조하면, 제1 픽셀(710)은 제1 포토 다이오드(717), 제1 전송 트랜지스터(714) 및 제1 서플먼트 트랜지스터(715)를 포함할 수 있고 제2 픽셀(720)은 제2 포토 다이오드(727), 제2 전송 트랜지스터(724) 및 제2 서플먼트 트랜지스터(725)를 포함할 수 있다. 서로 다른 픽셀에 포함되는 소자들끼리의 접속은 도전 라인으로 이루어질 수 있다.
상기 제1 포토 다이오드(717)와 상기 제2 포토 다이오드(727)는 각각 제1 픽셀(710)과 제2 픽셀(720)로 입사되는 광을 수신하고, 수신된 광에 기초하여 제1 광전하(photo charge)와 제2 광전하를 각각 생성할 수 있다. 상기 제1 전송 트랜지스터(714)와 상기 제2 전송 트랜지스터(724)는 로우 드라이버(120)로부터 출력되는 제1 전송 제어 신호(TG1)와 제2 전송 제어 신호(TG2)에 따라 상기 제1 광전하 및 제2 광전하를 각각 플로팅 디퓨젼(FD)으로 출력할 수 있다. 제1 픽셀(710)에서 생성된 제1 광전하와 제2 픽셀(720)에서 생성된 제2 광전하를 각각 센싱하기 위해 상기 제1 전송 제어 신호(TG1)와 제2 전송 제어 신호(TG2)의 타이밍이 조절될 수 있다. 즉, 제1 전송 제어 신호(TG1)에 따라 플로팅 디퓨젼(FD)으로 전송된 제1 광전하의 센싱이 완료되고 플로팅 디퓨젼(FD)이 리셋된 이후 제2 전송 제어 신호(TG2)가 레벨 하이가 될 수 있다.
상기 제1 서플먼트 트랜지스터(715)는 리셋 트랜지스터(RX)로서 기능할 수 있으며, n 채널 디프레션형 트랜지스터(n-channel depression type transistor)로 구현될 수 있다. 상기 제1 서플먼트 트랜지스터(715)는 상기 플로팅 디퓨젼(FD)을 VDD 전압으로 리셋할 수 있다. 또한, 상기 제1 서플먼트 트랜지스터(715)는 상기 제1 픽셀(710) 및 상기 제2 픽셀(720)이 비선택되는 경우 상기 플로팅 디퓨젼(FD)을 저전압 레벨(예컨대, 0V)로 유지하여 제2 서플먼트 트랜지스터(725) 즉, 드라이브 트랜지스터(DX)를 컷 오프 상태로 만들 수 있다. 상기 제1 서플먼트 트랜지스터(715)의 동작은 로우 드라이버(120)로부터 출력되는 리셋 제어 신호(RG) 및 VDD 전압 노드와의 사이에 리셋 스위치(미도시)에 의해 구현될 수 있다.
상기 제2 서플먼트 트랜지스터(725)는 드라이브 트랜지스터(DX)로서 기능할 수 있으며, n 채널 인핸스먼트형 트랜지스터(n-channel enhancement type transistor)로 구현될 수 있다. 상기 제2 서플먼트 트랜지스터(725)는 플로팅 디퓨젼(FD)의 전위에 대응되는 전압 신호를 소스 단자를 통해 컬럼 라인(COL)으로 출력할 수 있다. 즉, 상기 제2 서플먼트 트랜지스터(725)는 상기 플로팅 디퓨젼(FD)이 리셋된 뒤의 전위에 따라 리셋 신호를 출력하거나 상기 제1 광전하 또는 상기 제2 광전하가 상기 플로팅 디퓨젼(FD)에 축적된 뒤의 전위에 따라 영상 신호를 출력할 수 있다. 도 1에 도시된 CDS(130)는 로우 단위로 출력되는 전압 신호(리셋 신호 및 영상 신호)에 대해 상관 이중 샘플링을 수행할 수 있다.
도 6a 및 도 6b는 각각 본 발명의 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 2, 도 3 및 도 6a를 참조하면, 매트릭스 형태로 배열된 제1 픽셀 내지 제4 픽셀(810, 820, 830, 840)이 나타나 있다. 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)은 DTI(811)에 의해 전기적으로 분리되어 있고, 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840) 각각의 내부 소자들은 STI(812, 822, 832, 842)에 의해 전기적으로 분리되어 있다. 또한, 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840) 각각은 플로팅 디퓨젼(813, 823, 833, 843)과 접지(816, 826, 836, 846)를 포함하고 있으며, 각각 제1 전송 트랜지스터 내지 제4 전송 트랜지스터(814, 824, 834, 844)를 포함하고 있다. 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)의 플로팅 디퓨젼(813, 823, 833, 843)은 도전 라인(미도시)으로 연결되어 하나의 노드로서 동작할 수 있다.
상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840) 각각 제1 서플먼트 트랜지스터 내지 제4 서플먼트 트랜지스터(815, 825, 835, 845)를 포함할 수 있다. 상기 제1 서플먼트 트랜지스터(815)는 리셋 트랜지스터(RX)의 역할을, 상기 제2 서플먼트 트랜지스터(825)는 드라이브 트랜지스터(DX)의 역할을, 그리고 상기 제3 서플먼트 트랜지스터(835)는 선택 트랜지스터(SX)의 역할을 수행할 수 있다. 상기 제4 서플먼트 트랜지스터(845)는 더미(dummy) 트랜지스터로서 게이트 단자, 소스 단자 및 드레인 단자를 모두 접지에 연결시켜 회로 구성에 기여하지 않는 트랜지스터일 수 있다.
따라서, 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)은 각각의 포토 다이오드(817, 827, 837, 847), 접지(816, 826, 836, 846) 및 전송 트랜지스터(814, 824, 834, 844)를 포함할 수 있다. 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)은 플로팅 디퓨젼(FD), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 공유할 수 있으므로 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)은 각각 2개의 트랜지스터만을 포함할 수 있다. 이로 인해 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)은 각 픽셀이 차지하는 면적을 최소화할 수 있다.
상기 제1 서플먼트 트랜지스터 내지 상기 제4 서플먼트 트랜지스터(815, 825, 835, 845)를 포함하는 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)의 위치는 매트릭스 형태 내에서 가변될 수 있다. 또한, 도 6b를 참조하면 상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840)은 도 6a와 같은 매트릭스 형태뿐 아니라 도 6b와 같은 라인(line) 형태로 구현되는 것이 가능하다.
상기 제1 픽셀 내지 상기 제4 픽셀(810, 820, 830, 840) 내부의 접지(816, 826, 836, 846), 플로팅 디퓨젼(813, 823, 833, 843), 전송 트랜지스터(814, 824, 834, 844), 서플먼트 트랜지스터(815, 825, 835, 845) 및 STI(812, 822, 832, 842)의 배치는 도 6a 및 도 6b에 한정되지 아니하고 얼마든지 설계변경이 가능할 것이다.
도 7은 도 6a 및 도 6b에 도시된 본 발명의 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응되는 회로도이다.
도 6a, 도 6b 및 도 7을 참조하면, 제1 픽셀 내지 제4 픽셀(810, 820, 830, 840)은 각각 제1 포토 다이오드 내지 제4 포토 다이오드(817, 827, 837, 847), 제1 전송 트랜지스터 내지 제4 전송 트랜지스터(814, 824, 834, 844) 및 제1 서플먼트 트랜지스터 내지 제4 서플먼트 트랜지스터(815, 825, 835, 845)를 포함할 수 있다. 서로 다른 픽셀에 포함되는 소자들끼리의 접속은 도전 라인으로 이루어질 수 있다.
상기 제1 포토 다이오드 내지 상기 제4 포토 다이오드(817, 827, 837, 847)는 각각 제1 픽셀 내지 제4 픽셀(810, 820, 830, 840)로 입사되는 광을 수신하고, 수신된 광에 기초하여 제1 광전하 내지 제4 광전하를 각각 생성할 수 있다. 상기 제1 전송 트랜지스터 내지 상기 제4 전송 트랜지스터(814, 824, 834, 844)는 로우 드라이버(120)로부터 출력되는 제1 전송 제어 신호 내지 제4 전송 제어 신호(TG1, TG2, TG3, TG4)에 따라 상기 제1 광전하 내지 제4 광전하를 각각 플로팅 디퓨젼(FD)으로 출력할 수 있다. 제1 픽셀 내지 제4 픽셀(810, 820, 830, 840)에서 생성된 제1 광전하 내지 제4 광전하를 각각 센싱하기 위해 상기 제1 전송 제어 신호 내지 제4 전송 제어 신호(TG1, TG2, TG3, TG4)의 타이밍이 조절될 수 있다. 즉, 제1 픽셀 내지 제4 픽셀(810, 820, 830, 840)에서 생성된 제1 광전하 내지 제4 광전하의 센싱 및 플로팅 디퓨젼(FD)의 리셋이 순차적으로 완료되도록 상기 제1 전송 제어 신호 내지 제4 전송 제어 신호(TG1, TG2, TG3, TG4)의 타이밍이 조절될 수 있다.
상기 제1 서플먼트 트랜지스터(815)는 리셋 트랜지스터(RX)로서 기능할 수 있으며, n 채널 인핸스먼트형 트랜지스터로 구현될 수 있다. 상기 제1 서플먼트 트랜지스터(815)는 로우 드라이버(120)로부터 출력되는 리셋 제어 신호(RG)에 따라 상기 플로팅 디퓨젼(FD)을 VDD 전압으로 리셋할 수 있다.
상기 제2 서플먼트 트랜지스터(825)는 드라이브 트랜지스터(DX)로서 기능할 수 있으며, n 채널 인핸스먼트형 트랜지스터로 구현될 수 있다. 상기 제2 서플먼트 트랜지스터(825)는 플로팅 디퓨젼(FD)의 전위에 따라 대응되는 전압을 선택 트랜지스터(SX)의 드레인 단자로 출력할 수 있다.
상기 제3 서플먼트 트랜지스터(835)는 선택 트랜지스터(SX)로서 기능할 수 있으며, n 채널 인핸스먼트형 트랜지스터로 구현될 수 있다. 상기 제3 서플먼트 트랜지스터(835)는 선택 제어 신호(SEL)에 따라 상기 제2 서플먼트 트랜지스터(825)로부터 출력되는 전압을 컬럼 라인(COL)으로 출력할 수 있다. 즉, 상기 제3 서플먼트 트랜지스터(835)는 상기 플로팅 디퓨젼(FD)이 리셋된 뒤의 전위에 따라 리셋 신호를 출력하거나 상기 제1 광전하 내지 상기 제4 광전하 중 어느 하나가 상기 플로팅 디퓨젼(FD)에 축적된 뒤의 전위에 따라 영상 신호를 출력할 수 있다. 도 1에 도시된 CDS(130)는 로우 단위로 출력되는 전압 신호(리셋 신호 및 영상 신호)에 대해 상관 이중 샘플링을 수행할 수 있다.
상기 제4 서플먼트 트랜지스터(845)의 게이트, 소스 및 드레인 단자는 접지(846)에 접속되는바 도 7에서는 나타내지 않았다.
도 8a 및 도 8b는 각각 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃을 나타내는 블록도이다.
도 8a 및 도 8b를 참조하면, 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃(900)은 도 6a 및 도 6b에 도시된 복수의 단위 픽셀들의 레이아웃(800)과 유사하므로, 차이점을 위주로 설명하기로 한다.
제1 픽셀 내지 제4 픽셀(910, 920, 930, 940)은 각각 제1 서플먼트 트랜지스터 내지 제4 서플먼트 트랜지스터(915, 925, 935, 945)를 포함할 수 있다. 상기 제2 픽셀(920)의 제2 서플먼트 트랜지스터(925)는 제1 드라이브 트랜지스터(DX1)이고, 상기 제4 픽셀(940)의 제4 서플먼트 트랜지스터(945)는 제2 드라이브 트랜지스터(DX2)일 수 있다. 상기 제2 서플먼트 트랜지스터(925)와 상기 제4 서플먼트 트랜지스터(945)의 각각의 게이트, 소스 및 드레인 단자는 도전 라인으로 연결될 수 있다.
상기와 같이 제2 서플먼트 트랜지스터(925)와 제4 서플먼트 트랜지스터(945)가 서로 연결됨으로써 드라이브 트랜지스터(DX')의 폭이 2배로 늘어난 효과를 얻을 수 있다. 플로팅 디퓨젼(FD)의 전위에 따라 드라이브 트랜지스터(DX')의 소스와 드레인 간에 전하의 이동시 표면의 트랩(trap) 현상에 의해 플리커 노이즈(flicker noise, 1/f noise)가 발생할 수 있다. 이러한 플리커 노이즈는 결과적으로 이미지 품질을 저하시키는 요인이 되므로 최소화할 것이 요구된다. 따라서, 드라이브 트랜지스터(DX')의 폭이 2 배가 되면 늘어난 폭으로 인해 상기 플리커 노이즈가 완화되는 효과가 있다.
또한, 도 8b를 참조하면 제1 픽셀 내지 제4 픽셀(910, 920, 930, 940)은 도 8a와 같은 매트릭스 형태뿐 아니라 도 8b와 같은 라인 형태로 구현되는 것이 가능하다.
도 9는 도 8a 및 도 8b에 도시된 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃에 대응하는 회로도이다.
도 8a, 도 8b 및 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 복수의 단위 픽셀들의 레이아웃(900)에 대응하는 회로도는 도 7에 도시된 복수의 단위 픽셀들의 레이아웃(800)에 대응하는 회로도와 유사하므로, 차이점을 위주로 설명하기로 한다.
도 7의 회로도와의 차이점은 제2 픽셀(920)의 제2 서플먼트 트랜지스터(925)와 제4 픽셀(940)의 제4 서플먼트 트랜지스터(945)는 각각 제1 드라이브 트랜지스터(DX1)와 제2 드라이브 트랜지스터(DX2)로 동작할 수 있고, 각각의 게이트, 드레인 및 소스 단자가 서로 연결될 수 있다. 즉, 상기 제2 서플먼트 트랜지스터(925)와 상기 제4 서플먼트 트랜지스터(945)의 게이트 단자는 플로팅 디퓨젼(FD)에, 드레인 단자는 VDD 전압 노드에, 그리고 소스 단자는 제3 서플먼트 트랜지스터(935)의 드레인 단자에 함께 연결될 수 있다. 상기 제2 서플먼트 트랜지스터(925)와 상기 제4 서플먼트 트랜지스터(945)는 하나의 드라이브 트랜지스터(DX')로서 동작할 수 있다. 따라서, 도 8의 드라이브 트랜지스터(DX')는 도 7의 드라이브 트랜지스터(DX)에 비해 2배의 폭을 가질 수 있다.
이로 인해, 드라이브 트랜지스터(DX')가 플로팅 디퓨젼(FD)의 전위에 따라 대응되는 전압을 선택 트랜지스터(SX)의 드레인 단자로 출력할 때 발생하는 플리커 노이즈가 감소될 수 있다.
도 10은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 10을 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.
상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
도 11은 본 발명의 실시예에 따른 단위 픽셀을 포함하는 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타낸다.
도 11을 참조하면, 이미지 처리 시스템(1100)은 프로세서(1110), 메모리(1120), 이미지 센서(100), 디스플레이 유닛(1130) 및 인터페이스(1140)를 포함할 수 있다.
프로세서(1110)는 이미지 센서(100)의 동작을 제어할 수 있다. 예컨대, 프로세서(1110)는 이미지 센서(100)로부터 깊이 정보와 컬러 정보(예컨대, 레드 정보, 그린 정보, 블루 정보, 마젠타 정보, 사이언 정보, 또는 엘로우 정보 중에서 적어도 하나)에 기초하여 2차원 또는 3차원 이미지를 생성할 수 있다.
메모리(1120)는 프로세서(1110)의 제어에 따라 버스(1150)를 통하여 이미지 센서(100)의 동작을 제어하기 위한 프로그램과 상기 생성된 이미지를 저장할 수 있고, 프로세서(1110)는 저장된 정보를 액세스하여 상기 프로그램을 실행시킬 수 있다. 상기 메모리(1120)는 예컨대, 비휘발성 메모리(non-volatile memory)로 구현될 수 있다.
이미지 센서(100)는 프로세서(1110)의 제어 하에 각 디지털 픽셀 신호(예컨대, 컬러 정보 또는 깊이 정보)에 기초하여 2차원 또는 3차원 이미지 정보를 생성할 수 있다.
디스플레이 유닛(1130)은 상기 생성된 이미지를 프로세서(1110) 또는 메모리(1120)로부터 수신하여 디스플레이(예컨대, LCD, AMOLED)를 통하여 디스플레이할 수 있다.
인터페이스(1140)는 2차원 또는 3차원 이미지를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(1140)는 무선 인터페이스로 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이미지 센서(100)
픽셀 어레이(110)
단위 픽셀(610)
플로팅 디퓨젼(603)
전송 트랜지스터(604)
서플먼트 트랜지스터(605)
픽셀 어레이(110)
단위 픽셀(610)
플로팅 디퓨젼(603)
전송 트랜지스터(604)
서플먼트 트랜지스터(605)
Claims (10)
- 입사광의 세기에 따라 가변되는 광전하를 생성하는 광전 변환 소자;
상기 광전하를 전송 제어 신호에 따라 플로팅 디퓨젼으로 전송하는 전송 트랜지스터;
상기 플로팅 디퓨젼에 접속되는 서플먼트 트랜지스터; 및
상기 광전 변환소자, 상기 전송 트랜지스터 및 상기 서플먼트 트랜지스터를 인접하는 단위 픽셀들과 전기적으로 분리하는 DTI(Deep Trench Isolation)를 포함하는 이미지 센서의 단위 픽셀. - 제1항에 있어서,
상기 광전 변환 소자의 일측단에 접속되는 접지 단자를 더 포함하는 이미지 센서의 단위 픽셀. - 제2항에 있어서,
상기 광전 변환 소자는 상기 DTI를 제외한 면적으로 형성되는 이미지 센서의 단위 픽셀. - 제1항에 있어서,
상기 전송 트랜지스터의 게이트 단자는 식각 공정으로 상기 광전 변환 소자의 상부면보다 더 깊은 깊이로 형성되는 이미지 센서의 단위 픽셀. - 제1항에 있어서,
상기 서플먼트 트랜지스터는 더미 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 선택 트랜지스터 중 어느 하나인 이미지 센서의 단위 픽셀. - 매트릭스(matrix) 형태로 배열되는 제1 픽셀 및 제2 픽셀을 포함하며,
상기 제1 픽셀은 입사광의 세기에 따라 가변되는 제1 광전하를 생성하는 제1 광전 변환 소자;
상기 제1 광전하를 제1 전송 제어 신호에 따라 플로팅 디퓨젼으로 전송하는 제1 전송 트랜지스터; 및
상기 플로팅 디퓨젼에 접속되는 제1 서플먼트 트랜지스터를 포함하고,
상기 제2 픽셀은 상기 입사광의 세기에 따라 가변되는 제2 광전하를 생성하는 제2 광전 변환 소자;
상기 제2 광전하를 제2 전송 제어 신호에 따라 상기 플로팅 디퓨젼으로 전송하는 제2 전송 트랜지스터; 및
상기 플로팅 디퓨젼에 접속되는 제2 서플먼트 트랜지스터를 포함하고,
상기 제1 픽셀 및 상기 제2 픽셀은 DTI(Deep Trench Isolation)에 의해 서로 전기적으로 분리되는 이미지 센서의 픽셀 어레이. - 제6항에 있어서,
상기 제1 서플먼트 트랜지스터는 제1 및 제2 리셋 제어 신호에 따라 상기 플로팅 디퓨젼을 리셋하는 리셋 트랜지스터이고,
상기 제2 서플먼트 트랜지스터는 상기 플로팅 디퓨젼의 전위에 대응되는 전압 신호를 소스 단자로 출력하는 드라이브 트랜지스터인 이미지 센서의 픽셀 어레이. - 제7항에 있어서,
상기 제1 서플먼트 트랜지스터는 n 채널 디프레션형 트랜지스터(n-channel depression type transistor)이고, 상기 제1 픽셀 및 상기 제2 픽셀이 선택되지 않을 경우 상기 플로팅 디퓨젼을 0V로 유지하는 이미지 센서의 픽셀 어레이. - 제6항에 있어서,
제3 픽셀 및 제4 픽셀을 더 포함하며,
상기 제3 픽셀은 입사광의 세기에 따라 가변되는 제3 광전하를 생성하는 제3 광전 변환 소자;
상기 제3 광전하를 제3 전송 제어 신호에 따라 상기 플로팅 디퓨젼으로 전송하는 제3 전송 트랜지스터; 및
상기 플로팅 디퓨젼에 접속되는 제3 서플먼트 트랜지스터를 포함하고,
상기 제4 픽셀은 상기 입사광의 세기에 따라 가변되는 제4 광전하를 생성하는 제4 광전 변환 소자;
상기 제4 광전하를 제4 전송 제어 신호에 따라 상기 플로팅 디퓨젼으로 전송하는 제4 전송 트랜지스터; 및
상기 플로팅 디퓨젼에 접속되는 제4 서플먼트 트랜지스터를 포함하고,
상기 제1 픽셀 내지 상기 제4 픽셀은 상기 DTI에 의해 각각 전기적으로 분리되는 이미지 센서의 픽셀 어레이. - 제9항에 있어서,
상기 제1 서플먼트 트랜지스터는 제1 내지 제4 리셋 제어 신호에 따라 상기 플로팅 디퓨젼을 리셋하는 리셋 트랜지스터이고,
상기 제2 서플먼트 트랜지스터는 상기 플로팅 디퓨젼의 전위에 대응되는 전압 신호를 소스 단자로 출력하는 드라이브 트랜지스터이고,
상기 제3 서플먼트 트랜지스터는 제1 내지 제4 선택 제어 신호에 따라 상기 전압 신호를 컬럼 라인으로 출력하는 선택 트랜지스터인 이미지 센서의 픽셀 어레이.
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